專利名稱：動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置(DRAM)，特別涉及抑制因備用時(shí)的位線與字線之間的短路缺陷而引起的漏電流增大的電路。
背景技術(shù)：
在一般的DRAM中，為了提高制造成品率，設(shè)置冗余單元，即使在通常的存儲(chǔ)單元的一部分上產(chǎn)生不良，通過(guò)把不良單元置換為冗余單元來(lái)進(jìn)行救濟(jì)，從而可以使其正品化。置換為冗余單元是在晶片狀態(tài)下的備用測(cè)試中，通過(guò)利用按照變?yōu)閷懭胱x出不良的地址的熔絲的切斷等進(jìn)行編程而進(jìn)行的。首先，參照?qǐng)D1說(shuō)明具有置換為冗余單元功能的DRAM的陣列構(gòu)成的典型例。另外，雖然圖1相當(dāng)于應(yīng)用本發(fā)明的一種實(shí)施方式的全體陣列構(gòu)成，但在下面，為了理解發(fā)明技術(shù)，預(yù)先說(shuō)明。
如果參照?qǐng)D1，則存儲(chǔ)板7由作為通常單元的存儲(chǔ)單元群N7和作為列冗余單元的R存儲(chǔ)單元群R7所構(gòu)成，以行號(hào)0～M、列號(hào)0～N的矩陣狀配置有多個(gè)。存儲(chǔ)板7和字線驅(qū)動(dòng)器(子字線驅(qū)動(dòng)器)SWD12沿列方向交替配置。
讀出放大器6由作為控制存儲(chǔ)單元群N7的讀出放大器的SAN6和作為控制R存儲(chǔ)單元群R7的列冗余單元用讀出放大器的SAR6構(gòu)成。
存儲(chǔ)板7和讀出放大器6在行方向上交替配置。被存儲(chǔ)板7夾持的讀出放大器、例如被圖1的行號(hào)0與行號(hào)1的存儲(chǔ)板7夾持的讀出放大器6是控制行號(hào)0(圖1的左側(cè))的存儲(chǔ)板和行號(hào)1(圖1的右側(cè))的存儲(chǔ)板雙方的。
這樣，控制左右兩側(cè)存儲(chǔ)板的讀出放大器的構(gòu)成一般叫做「共享讀出放大器」。
另外，在圖1的陣列構(gòu)成的下面，配置X譯碼器XDEC14，在陣列構(gòu)成的左側(cè)，配置有Y譯碼器YDEC13。YDEC13的構(gòu)成包括輸出用來(lái)控制通常單元用讀出放大器N6的多個(gè)列選擇信號(hào)線YSW0、YSW1、......的YDEC N13；和輸出用來(lái)控制列冗余單元用讀出放大器R6的多個(gè)列選擇信號(hào)線RYSW的RYDEC R13。
而且，在圖1中，列選擇信號(hào)線YSW0、YSW1、......、和RYSW只示出列號(hào)0的部分，但同樣也配置在列號(hào)1～N。另外，在圖1的陣列構(gòu)成的例中，雖然只示出在列方向進(jìn)行置換的列冗余構(gòu)成，但是，一般的構(gòu)成為也裝載行方向進(jìn)行置換的行冗余的構(gòu)成。
圖6是表示圖1的讀出放大器6中被兩個(gè)存儲(chǔ)板7夾持的共享讀出放大器的一般電路構(gòu)成的一例的圖。
如果參照?qǐng)D6，相對(duì)于共享讀出放大器60(對(duì)應(yīng)于圖1的6)，在圖的左側(cè)，配置作為通常單元的存儲(chǔ)單元群N7L和作為列冗余單元的R存儲(chǔ)單元群R7L，在圖的右側(cè)，配置作為通常單元的存儲(chǔ)單元群N7R和作為列冗余單元的R存儲(chǔ)單元群R7R。
在存儲(chǔ)單元群N7L中，配置位線BL0LT、BL0LN所構(gòu)成的一對(duì)位線對(duì)、位線BL1LT、BL1LN所構(gòu)成的一對(duì)位線對(duì)、等多個(gè)位線對(duì)；在各位線上連接有多個(gè)存儲(chǔ)單元8。存儲(chǔ)單元群N7R、存儲(chǔ)單元群R7L、存儲(chǔ)單元群R7R也是同樣的構(gòu)成。
存儲(chǔ)單元8由一個(gè)單元電容、和NMOS晶體管所形成的單元晶體管所構(gòu)成。單元電容的一側(cè)電極連接在供給電壓VP的電容板上，單元電容的另一側(cè)電極連接在單元晶體管的一方電極上。并且，單元晶體管的另一方電極連接在位線上，柵極連接在字線上。
讀出放大器電路60構(gòu)成為包括左右的均衡電路1L及1R、共享開關(guān)電路2L及2R、NMOS讀出電路3、PMOS讀出電路4、IO開關(guān)電路5；控制左側(cè)的位線對(duì)BL0LT、BL0LN和右側(cè)的位線對(duì)BL0RT、BL0RN的兩個(gè)位線對(duì)。讀出放大電路61、62、63、......、和R60、R61也是同樣的電路構(gòu)成。
均衡電路1L合計(jì)由三個(gè)NMOS晶體管構(gòu)成一方電極(源電極和漏電極的一方)與位線BL0LT連接、另一方電極(源電極和漏電極的另一方)與位線BL0LN連接的NMOS晶體管；一方電極連接在位線BL0LT上、另一方電極連接在位線預(yù)充電電源VHB上的NMOS晶體管；一方電極連接在位線BL0LN上、另一方電極連接在位線預(yù)充電電源VHB上的NMOS晶體管。在這三個(gè)NMOS晶體管的柵極上共同連接有控制信號(hào)EQL?？刂菩盘?hào)EQL為高電平時(shí)，均衡電路1L的NMOS晶體管接通，把位線BL0LT、BL0LN預(yù)充電為預(yù)充電電源電壓VHB。均衡電路1R也和均衡電路1L同樣，由三個(gè)NMOS晶體管所構(gòu)成，在三個(gè)NMOS晶體管的柵極上共同連接有控制信號(hào)EQR。
共享開關(guān)電路2L由兩個(gè)NMOS晶體管構(gòu)成一方電極連接在位線BL0LT上、另一方電極連接在讀出放大電路內(nèi)節(jié)點(diǎn)SL0T上的NMOS晶體管；和一方電極連接在位線BL0LN上、另一方電極連接在讀出放大電路內(nèi)節(jié)點(diǎn)SL0N上的NMOS晶體管。在這兩個(gè)NMOS晶體管的柵極上共同連接有控制信號(hào)SHL。右側(cè)的共享開關(guān)電路2R也是同樣構(gòu)成，在兩個(gè)NMOS晶體管的柵極上共同連接有控制信號(hào)SHR。在控制信號(hào)SHL、SHR分別為高電平時(shí)，共享開關(guān)電路2L、2R分別接通，使左側(cè)的位線對(duì)BL0LT、BL0LN和右側(cè)的位線對(duì)BL0RT、BL0RN變?yōu)榕c讀出電路(NMOS讀出電路3、PMOS讀出電路4)接通狀態(tài)。
NMOS讀出電路3由兩個(gè)NMOS晶體管構(gòu)成一方電極連接在讀出放大電路內(nèi)節(jié)點(diǎn)SL0T上、另一方電極連接在讀出信號(hào)SAN上、柵極連接在讀出放大電路內(nèi)節(jié)點(diǎn)SL0N上的NMOS晶體管；和一方電極連接在SL0N上、另一方電極連接在SAN上、柵極連接在SL0T上的NMOS晶體管。
PMOS讀出電路4由兩個(gè)PMOS晶體管構(gòu)成一方電極連接在讀出放大電路內(nèi)節(jié)點(diǎn)SL0T上、另一方電極連接在讀出信號(hào)SAP上、柵極連接在讀出放大電路內(nèi)節(jié)點(diǎn)SL0N上的PMOS晶體管；和一方電極連接在SL0N上、另一方電極連接在SAP上、柵極連接在SL0T上的PMOS晶體管。
IO開關(guān)電路5由兩個(gè)NMOS晶體管構(gòu)成一方電極連接在SLOT上、另一方電極連接在多條構(gòu)成的IO線中的一條上、柵極連接在列選擇信號(hào)線YSW0上的NMOS晶體管；和一方電極連接在SL0N上、另一方電極連接在多條構(gòu)成的IO線中的另一條上、柵極連接在列選擇信號(hào)線YSW0上的NMOS晶體管。
在圖6所示的構(gòu)成中，一條列選擇信號(hào)線控制兩個(gè)讀出放大電路。即，列選擇信號(hào)線YSW0輸入到讀出放大電路60和讀出放大電路61，輸入到IO開關(guān)電路內(nèi)的合計(jì)四個(gè)NMOS晶體管的柵極。這種情況下，準(zhǔn)備四條IO線，共同的列選擇信號(hào)線連接在柵極上的、構(gòu)成四個(gè)IO開關(guān)電路的NMOS晶體管在不同的IO線上分別連接有另一方的電極。
在這個(gè)例子的電路構(gòu)成中，按照從外部輸入的地址，列選擇信號(hào)線YSW0被激活的情況下，可以使讀出放大電路60和讀出放大電路61的兩個(gè)讀出放大器同時(shí)變?yōu)閷懭牖蜃x出。
作為其他例子，也有一條列選擇信號(hào)線輸入到一個(gè)讀出放大電路的情況。這種情況下，IO線變?yōu)閮蓷l，由于一條列選擇信號(hào)線的激活，變?yōu)橐粋€(gè)讀出放大電路的寫入或讀出動(dòng)作。
作為其他例子，也有一條列選擇信號(hào)線輸入到四個(gè)讀出放大電路的情況，這種情況下，IO線變?yōu)榘藯l，由于一條列選擇信號(hào)線的激活，可以使四個(gè)讀出放大電路同時(shí)變?yōu)閷懭牖蜃x出。
在圖6的讀出放大器的左側(cè)的作為通常單元的存儲(chǔ)單元群N7L內(nèi)的單元產(chǎn)生寫入讀出不良的情況下，被置換為冗余單元。作為一例，在連接位線BL0LN的存儲(chǔ)單元產(chǎn)生寫入讀出不良的情況下，四條位線BL0LT、BL0LN和BL1LT、BL1LN、即連接兩對(duì)位線的存儲(chǔ)單元群10以組置換為冗余單元群R7L。
即，存儲(chǔ)單元群N7L內(nèi)的被共同列選擇信號(hào)線YSW0控制的存儲(chǔ)單元群以組被置換。這是因?yàn)?，在一條選擇信號(hào)線中，有必要以一組同時(shí)置換寫入或讀出的讀出放大電路的緣故。
在一條列選擇信號(hào)線輸入到一個(gè)讀出放大電路的例子的情況下，1對(duì)兩條的位線以一組被置換。
另外，在一條列選擇信號(hào)線輸入到四個(gè)讀出放大電路的例子的情況下，四對(duì)八條的位線以一組被置換。
此外，在圖1和圖6中，只示出了一條列冗余單元用的列選擇信號(hào)線RYSW，但也有配置多條列冗余單元用的列選擇信號(hào)線而可以救濟(jì)多個(gè)不良的情況。
圖6中所示的共享讀出放大器構(gòu)成為，在圖的左側(cè)中，對(duì)應(yīng)于列選擇信號(hào)線YSW0的存儲(chǔ)單元群10被置換為列選擇信號(hào)線RYSW的列冗余單元R7L，在右側(cè)中，對(duì)應(yīng)于列選擇信號(hào)線YSW1的存儲(chǔ)單元群11被置換為列選擇信號(hào)線RYSW的列冗余單元R7R。換句話說(shuō)，是把共享讀出放大器的一側(cè)和另一側(cè)的存儲(chǔ)板分為不同的列置換段的方式。另外，在本說(shuō)明書中，所謂「列置換段」是指，列冗余的置換目標(biāo)變?yōu)楣餐拇鎯?chǔ)單元群的單位。
共享讀出放大器的一側(cè)和另一側(cè)中，成為各自的列置換段的方法與成為共同的列置換段的方法相比，可以以小的列冗余單元的布局面積來(lái)提高救濟(jì)率。
在圖1中，假設(shè)列號(hào)碼為0的列冗余單元用的列選擇信號(hào)線RYSW為L(zhǎng)條。在所有的共享讀出放大器的左側(cè)和右側(cè)，設(shè)為共同的列置換段的情況下，與列號(hào)0和行號(hào)0～M對(duì)應(yīng)的M+1個(gè)的存儲(chǔ)單元群的大區(qū)域變?yōu)橐粋€(gè)列置換段。這種情況下，在該大區(qū)域的列置換段內(nèi)，可以救濟(jì)L個(gè)的不良，但如果有L+1個(gè)不良就不能救濟(jì)。
如果要救濟(jì)L+1個(gè)不良，列號(hào)0的列冗余單元用的列選擇信號(hào)線RYSW就需要L+1條，列冗余單元的布局面積增大。
與此相反，在所有的共享讀出放大器的左側(cè)和右側(cè)，分別設(shè)為各自的列置換段的情況下，列號(hào)為0的各自行號(hào)不同的存儲(chǔ)單元群N7分別變?yōu)楦髯缘男〉牧兄脫Q段。這種情況下，在各自的小的列置換段內(nèi)，分別可以救濟(jì)L個(gè)不良。
因此，如果在各自的列置換段內(nèi)，均等地發(fā)生不良，則在與列號(hào)0和行號(hào)0～M對(duì)應(yīng)的M+1個(gè)的存儲(chǔ)單元群的大區(qū)域內(nèi)變?yōu)?，最大可以救?jì)L×(M+1)個(gè)不良。
這樣，在列冗余單元用列選擇信號(hào)線的條數(shù)相同的情況下，減少列置換段可以救濟(jì)更多的不良數(shù)。
另外，在想要救濟(jì)相同不良密度的情況下，減少列置換則更可以削減列冗余單元用的列選擇信號(hào)線，可以變?yōu)樾〉牧腥哂鄦卧牟季置娣e。
此外，在所有的共享讀出放大器中，一側(cè)和另一側(cè)的存儲(chǔ)單元群中列置換段未必是不同的，而一般經(jīng)常采用將幾個(gè)存儲(chǔ)單元群分配給一個(gè)列置換段的構(gòu)成。
例如，在圖1中，如同將列號(hào)碼0、行號(hào)0、1的兩個(gè)存儲(chǔ)單元群作為一個(gè)列置換段、把行號(hào)2、3的存儲(chǔ)單元群作為一個(gè)列置換段，是將每?jī)蓚€(gè)存儲(chǔ)單元群作為一個(gè)列置換段的情形。這是因?yàn)槿绻兄脫Q段變小，則存在列置換的組數(shù)增加、相應(yīng)地編程用的熔絲條數(shù)增大、熔絲的布局面積變大的問(wèn)題的緣故。
在圖6中，PMOS讀出電路4是在N井區(qū)域布局。圖6所示的電路中、除了PMOS讀出電路4以外的電路是在P井區(qū)域中布局。在N井與P井交界處產(chǎn)生叫做「井分離區(qū)域」的、不能布局幾μm(微米)寬的晶體管的無(wú)用區(qū)域。因此，為了使布局面積變小，將每一個(gè)讀出放大電路60、61、62、63、......和R60、R61內(nèi)的PMOS讀出電路4的各自的N井連接，如圖6所示，N井的區(qū)域在圖的縱向布局為帶狀。
圖7是表示圖6的共享讀出放大器的一般動(dòng)作例的時(shí)間圖。作為電源電壓，供給作為升壓電平的VPP、作為陣列電壓的VAR、作為位線預(yù)充電電源的VHB和作為基準(zhǔn)電壓的GND。VHB電平設(shè)定為1/2×VAR電平。另外，一般地，圖6的電容板的電壓VP，供給和VHB相同的恒定電平。
另外，在圖7的例子中，字線的均衡期間的電平設(shè)為GND電位，但在最近的DRAM中，也有準(zhǔn)備低于GND電位的負(fù)的電源VKK，將字線的均衡期間的電平設(shè)為VKK電位的情形。進(jìn)一步地，圖6的P井的電位在一般的DRM中，供給低于GND電位的負(fù)的電位VBB。
在前于時(shí)間T1的均衡期間內(nèi)，使控制均衡的控制信號(hào)EQL、EQR作為VPP電平(EQR未圖示)。因此，圖6的均衡電路1L、1R接通，位線對(duì)BL0LT、BL0LN和位線對(duì)BL0RT、BL0RN等是各自對(duì)的位線彼此短路(即進(jìn)行均衡動(dòng)作)，并供給位線預(yù)充電電源VHB。控制信號(hào)SHL、SHR已變?yōu)閂PP電平，共享開關(guān)電路2L、2R接通。因此，讀出放大電路內(nèi)節(jié)點(diǎn)SL0T、SL0N等變?yōu)楹臀痪€對(duì)BL0LT、BL0LN及位線對(duì)BL0RT、BL0RN等相同的VHB電平。
在T1的定時(shí)內(nèi)，激活圖6左側(cè)的存儲(chǔ)單元群N7L內(nèi)的字線。此時(shí)，使控制信號(hào)SHR變?yōu)镚ND電平，分別切斷讀出放大電路內(nèi)節(jié)點(diǎn)SL0T、SL0N和右側(cè)存儲(chǔ)單元群N7R內(nèi)的位線BL0RT及BL0RN。并且，使控制信號(hào)EQL變?yōu)镚ND電平，切斷均衡電路1L，停止位線對(duì)BL0LT、BL0LN的均衡動(dòng)作。
另外，控制信號(hào)EQR，在圖7所示的期間內(nèi)總是繼續(xù)保持VPP電平，向位線對(duì)BL0RT、BL0RN等繼續(xù)供給VHB電平。并且，信號(hào)線SHL(省略圖示)也在圖7所示的期間內(nèi)總是繼續(xù)保持VPP電平，繼續(xù)分別接通位線BL0RT及BL0RN、和讀出放大電路內(nèi)節(jié)點(diǎn)SL0T及SL0N。
接著，存儲(chǔ)單元群N7L內(nèi)的上升為VPP電平的一條字線上連接的存儲(chǔ)單元8的單元電容的電荷，向位線BL0LT或BL0LN輸出。在圖7所示的例子中，向位線BL0LT輸出High(高)，其輸出通過(guò)共享開關(guān)電路2L傳送到讀出放大電路內(nèi)節(jié)點(diǎn)SL0T、SL0N，在SL0T、SL0N上附加微小的電位差。然后，使讀出信號(hào)SAN變?yōu)镚ND電平、使讀出信號(hào)SAP變?yōu)閂AR而進(jìn)行讀出動(dòng)作。
在讀出動(dòng)作中，NMOS讀出電路3和PMOS讀出電路4的各自兩個(gè)晶體管中、對(duì)應(yīng)于附加在SL0T、SL0N上的微小的電位差，以放大其電位差的方式分別接通一個(gè)，使SL0T讀出為VAR電平、SL0N讀出為GND電平。
另外，因?yàn)镹MOS讀出電路3和PMOS讀出電路4設(shè)計(jì)為SL0T、和SL0N位于VHB電平附近時(shí)正常放大微小的電位差；故在由于某種原因，SL0T和SL0N變?yōu)檫h(yuǎn)遠(yuǎn)離開VHB電平的情況下，不能正常放大。
進(jìn)一步地，讀出放大電路內(nèi)的節(jié)點(diǎn)SL0T、SL0N的電平，通過(guò)共享開關(guān)電路2L分別傳送給位線BL0LT、BL0LN，位線BL0LT變?yōu)閂AR電平、BL0LN變?yōu)镚ND電平。
另外，雖然省略圖示，當(dāng)在這樣的狀態(tài)時(shí)，如果把列選擇信號(hào)YSW0從GND提高到VAR電平，則IO開關(guān)電路5接通，IO線與讀出放大電路內(nèi)節(jié)點(diǎn)SL0T、SL0N導(dǎo)通。因此，通過(guò)IO線可以將讀出放大電路WRITE(寫)或READ(讀)，進(jìn)行連接在被選擇的字線上的存儲(chǔ)單元8的寫入、讀出。
均衡動(dòng)作是首先把字線變?yōu)镚ND電平。然后，在T2的定時(shí)內(nèi)，通過(guò)將控制信號(hào)EQL變?yōu)閂PP電平，從而均衡電路1L接通，位線對(duì)BL0LT、BL0LN被均衡為VHB電平。
在該均衡動(dòng)作中，即使幾乎不能進(jìn)行從位線預(yù)充電電源VHB開始的電平供給，可以使位線對(duì)BL0LT、BL0LN均衡為VHB電平。在有效期間內(nèi)，BL0LT變?yōu)閂AR電平、BL0LN變?yōu)镚ND電平，另外，BL0LT和BL0LN大體上具有相同的配線電容。因此，在均衡動(dòng)作中，各自位線的電荷再分配中，可以變?yōu)?/2×VAR電平即VHB電平。
另外，在T2的定時(shí)附近，使控制信號(hào)SHR也變?yōu)閂PP電平，接通共享開關(guān)電路2L、2R。由此，由于讀出放大電路內(nèi)節(jié)點(diǎn)SL0T及SL0N通過(guò)共享開關(guān)電路2L和2R，分別連接位線BL0LT、BL0LN和BL0RT、BL0RN，所以變?yōu)閂HB電平。另外，因?yàn)樽x出放大電路內(nèi)節(jié)點(diǎn)SL0T、SL0N的配線電容小，故即使共享開關(guān)電路2L、2R的電阻增大，節(jié)點(diǎn)SL0T、SL0N也會(huì)高速地追從位線BL0LT、BL0LN和BL0RT、BL0RN的電位變化，變?yōu)閂HB電平。
從控制信號(hào)EQL變?yōu)镚ND電平的T1定時(shí)到變?yōu)閂PP電平的T2定時(shí)的期間是有效期間，控制信號(hào)EQL變?yōu)閂PP電平的期間是均衡期間。另外，把DRAM內(nèi)所有讀出放大器在均衡期間的情況叫做「?jìng)溆谩埂?br> 在近幾年的DRAM規(guī)格中，縮短均衡期間而謀求高速化的要求增強(qiáng)。因此希望，控制信號(hào)EQL、SHR變?yōu)閂PP電平后，位線BL0LT、BL0LN和讀出放大電路內(nèi)節(jié)點(diǎn)SL0T、SL0N盡可能高速地變?yōu)閂HB電平。
在圖6的電路構(gòu)成中，為了減少讀出放大電路的布局面積的目的，只設(shè)均衡電路1L和1R的兩個(gè)均衡電路中的一個(gè)，連接在讀出放大電路內(nèi)節(jié)點(diǎn)SL0T、SL0N上的電路構(gòu)成也姑且作為構(gòu)思考慮。
圖8是例示這樣的共享讀出放大器的電路構(gòu)成的圖。在圖8中表示，只抽出圖6所示構(gòu)成中的列選擇信號(hào)線YSW0所控制的部分。
圖8所示的構(gòu)成和圖6構(gòu)成不同的點(diǎn)在于省略圖6的均衡電路1R，代替均衡電路1L而新配置均衡電路1。
均衡電路1包括一方電極連接在讀出放大電路內(nèi)節(jié)點(diǎn)SL0T上、另一方電極連接在SL0N上的NMOS晶體管；一方電極連接在讀出放大電路內(nèi)節(jié)點(diǎn)SL0T上、另一方電極連接在VHB上的NMOS晶體管；一方電極連接在VHB上、另一方電極連接在讀出放大電路內(nèi)節(jié)點(diǎn)SL0N上的NMOS晶體管，在這三個(gè)NMOS晶體管的柵極上連接有控制信號(hào)EQ。
作為圖8的動(dòng)作，進(jìn)行圖7的時(shí)間圖中的將控制信號(hào)EQL置換為控制信號(hào)EQ的動(dòng)作。均衡動(dòng)作是通過(guò)將T2的定時(shí)內(nèi)的控制信號(hào)EQ變?yōu)閂PP電平，均衡電路1接通來(lái)進(jìn)行的。此時(shí)，位線BL0LT與BL0LN之間的短路是通過(guò)共享開關(guān)電路2L和均衡電路1而進(jìn)行的。位線BL0LT、BL0LN等的配線電容比讀出放大電路內(nèi)節(jié)點(diǎn)SL0T、SL0N等的配線電容大幾倍。因此，為了高速地均衡位線對(duì)BL0LT、BL0LN，以變?yōu)閂HB電平，有必要使共享開關(guān)電路2L的接通電阻足夠小。
即，有必要使共享開關(guān)電路的晶體管尺寸變大。其結(jié)果，為了對(duì)應(yīng)均衡期間的高速化要求，在圖8所示的構(gòu)成中，布局面積反而比圖6的構(gòu)成還大。
進(jìn)一步地，在圖8所示的構(gòu)成中，在有效期間內(nèi)，因?yàn)楣蚕黹_關(guān)電路2R斷開，所以位線BL0RT、和BL0RN等變?yōu)楦?dòng)。在DRAM規(guī)格上，也有有效期間變?yōu)楹荛L(zhǎng)期間的情況。此時(shí)，如果存在位線BL0RT或BL0RN通過(guò)極小漏電流的不良，則電平大大偏離VHB，其位線變?yōu)閷懭胱x出不良。因此，圖8所示的構(gòu)成變?yōu)楸葓D6所示的電路構(gòu)成還降低成品率。
因?yàn)榇嬖谶@樣的問(wèn)題，所以最近的DRAM中的均衡電路，如同圖6的例子那樣，有必要在共享讀出放大器的左側(cè)和右側(cè)的位線對(duì)分別各自配置。
在圖6所示的一般的DRAM構(gòu)成中，產(chǎn)生位線與字線的短路缺陷的情況下，變?yōu)閷懭胱x出不良。例如，產(chǎn)生圖6的位線BL0LT與字線的短路缺陷15的情況下，連接在位線對(duì)BL0LN、BL0LT上的存儲(chǔ)單元變?yōu)閷懭胱x出不良。
在產(chǎn)生該不良的情況下，存儲(chǔ)單元群10被置換為列冗余存儲(chǔ)單元群R7L，所以寫入讀出動(dòng)作上變?yōu)檎坊?br> 可是，即使被置換后，在均衡期間，因?yàn)閂HB電平供給到位線BL0LT、GND電平(或VKK電平)供給到字線，故通過(guò)漏電流，備用電流增大。
另外，短路缺陷的電阻取幾歐姆的低電阻到幾百歐姆以上的高電阻的各種電阻。我們的估計(jì)是位線與字線的短路缺陷發(fā)生在幾歐姆的低電阻的情況下，一處短路缺陷的漏電流約為200毫安左右。
由于一般的DRAM的備用電流的標(biāo)準(zhǔn)小到幾毫安左右，故位線與字線的低電阻下的短路缺陷只發(fā)生十處，就變?yōu)槁╇娏鞑涣计?，成為降低成品率的主要原因?br> 因此，希望即使發(fā)生位線與字線的短路缺陷也可降低其漏電流的方法，提出幾個(gè)方法。
作為降低位線與字線短路缺陷所引起的漏電流的方法，公開有在專利文獻(xiàn)1的均衡電路與位線預(yù)充電電源VHB之間配置電流限制元件的方法。
圖9是表示專利文獻(xiàn)1中所記載的共享讀出放大電路的構(gòu)成的圖。在圖9中，對(duì)圖6只抽出由列選擇信號(hào)線YSW0控制的部分。和圖6不同的地方在于在均衡電路1L及1R與VHB之間分別配置有電流限制元件9。
進(jìn)一步地，在專利文獻(xiàn)1中，作為該電流限制元件9的具體電路構(gòu)成，公開有圖10(A)、圖10(B)、圖10(C)、圖10(D)的構(gòu)成。
在圖10(A)的電路構(gòu)成中，作為電流限制元件9，使用NMOS晶體管，NMOS晶體管的一方電極連接在VHB上，另一方電極連接在節(jié)點(diǎn)A上。另外，柵極連接恒壓電平V1，V1的電壓設(shè)定為通過(guò)適當(dāng)?shù)碾娏鞯碾娖?。另外，向均衡電?L供給節(jié)點(diǎn)A。
在圖10(B)的構(gòu)成中，作為電流限制元件9，使用PMOS晶體管。PMOS晶體管的柵極電壓V1被設(shè)定為通過(guò)適當(dāng)?shù)碾娏鞯碾娖健?br> 在圖10(C)的電路構(gòu)成中，作為電流限制元件9，使用耗盡型NMOS晶體管。耗盡型NMOS晶體管的柵極連接有節(jié)點(diǎn)A。耗盡型NMOS晶體管的臨界電壓設(shè)定為通過(guò)雜質(zhì)滲雜量的調(diào)節(jié)來(lái)通過(guò)適當(dāng)電流的值。
在圖10(D)的構(gòu)成中，作為電流限制元件9，使用寄存器。寄存器的電阻值設(shè)定為使適當(dāng)?shù)碾娏魍ㄟ^(guò)的值。
另外，在專利文獻(xiàn)2和非專利文獻(xiàn)1中公開有對(duì)控制以一組同時(shí)置換為列冗余存儲(chǔ)單元群的多個(gè)位線對(duì)的均衡電路，共用一個(gè)電流限制元件的構(gòu)成。由此，減少電流限制元件的個(gè)數(shù)，可以將布局面積的增大抑制為小。
圖11是表示根據(jù)這樣的原理的、非專利文獻(xiàn)1的圖8中所公開的共享讀出放大器的電路構(gòu)成的圖。
圖11和圖6不同的點(diǎn)在于相對(duì)分別連接在以一組置換為列冗余存儲(chǔ)單元群的位線對(duì)BL0LT、BL0LN和位線對(duì)BL1LT、BL1LN的兩個(gè)均衡電路1L，配置一個(gè)電流限制元件9，電流限制元件9的一方電極連接在位線預(yù)充電電源VHB上，另一方電極連接在節(jié)點(diǎn)A0L上，把節(jié)點(diǎn)A0L供給到兩個(gè)均衡電路1L。
同樣，對(duì)于連接在以其他組置換為列冗余存儲(chǔ)單元群的兩對(duì)位線對(duì)的兩個(gè)均衡電路1R，分別共用一個(gè)電流限制元件9。對(duì)于由列選擇信號(hào)線RYSW所控制的地方也是同樣。在非專利文獻(xiàn)1的例子中，作為電流限制元件9雖然使用的是耗盡型NMOS晶體管，但作為其他型的電流限制元件也能使用。
圖12(A)是專利文獻(xiàn)2中所公開的、降低位線與字線的短路缺陷的漏電流的方法，是表示相對(duì)圖1所記載的DRAM陣列構(gòu)成圖，只抽出列號(hào)0的部分的圖。另外，圖12(B)是把其方法應(yīng)用在共享讀出放大電路的電路構(gòu)成的例子，相對(duì)圖6只抽出由列選擇信號(hào)線YSW0所控制的部分。
圖12(A)和圖1不同的地方是平行于每一個(gè)列選擇信號(hào)線YSW0、YSW1、......RYSW，分別配置信號(hào)線A0、A1、......RA，信號(hào)線A0、A1、......RA連接在每一個(gè)讀出放大器6上，并且，分別通過(guò)熔絲而連接有信號(hào)線A0、A1、......RA和位線預(yù)充電電源VHB，作為電流限制元件9使用的是熔絲。
圖12(B)和圖6不同的地方是信號(hào)線A0替代VHB連接在列選擇信號(hào)線YSW0所控制的讀出放大電路60和61內(nèi)的四個(gè)均衡電路上。
圖12(A)、圖12(B)所示的專利文獻(xiàn)2所公開的構(gòu)成是在產(chǎn)生位線與字線的短路缺陷15的情況下，把相當(dāng)于不良的列選擇信號(hào)線YSW0置換為列冗余列選擇信號(hào)線RYSW，進(jìn)一步切斷相應(yīng)信號(hào)線A0的熔絲而切斷漏電流。
專利文獻(xiàn)1特開平8-263983號(hào)公報(bào)(權(quán)利要求9、圖3、圖4、圖5)專利文獻(xiàn)2特開平7-334987號(hào)公報(bào)(第0035、0036段、圖1、圖2、圖3)非專利文獻(xiàn)1IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL31、NO.4、APRIL1996，第558～第566頁(yè)，F(xiàn)ault-Tolerant Designs for 256Mb DRAM，Toshiaki Kirihata其他，發(fā)行年月日NO.4、APRIL 1996、P563、Fig.8(1996年四月第四，第563頁(yè)，圖8)關(guān)于上述的專利文獻(xiàn)1所公開的圖10(A)～圖10(D)的電流限制元件的適當(dāng)?shù)南拗齐娏髁?，即使最大，也不是可以充分限制作為位線與字線的短路缺陷的漏電流的200μA的電流量，沒有對(duì)策的效果。另外，即使最小也有必要相對(duì)沒有漏電流的正常的位線，在電源接通時(shí)標(biāo)準(zhǔn)上規(guī)定的時(shí)間內(nèi)(例如，一般的DRAM標(biāo)準(zhǔn)中為200毫秒)，把其位線上升到VHB電平的電流量的幾nA左右以上。在我們的估計(jì)中，認(rèn)為電流限制元件的適當(dāng)電流量為幾μA左右。
在圖10(A)所示的作為電流限制元件、在柵極輸入了恒壓電平V1的NMOS晶體管中，在沒有不良的情況下，備用時(shí)的節(jié)點(diǎn)A的電平變?yōu)閂HB電平。在產(chǎn)生由于一方的位線與字線的短路缺陷而引起的漏電流的情況下，節(jié)點(diǎn)A的電平比VHB還低。此時(shí)，電流限制元件的NMOS晶體管的源極電壓為節(jié)點(diǎn)A，并且，因?yàn)闁艠O電壓為V1，節(jié)點(diǎn)A的電平越低則NMOS晶體管的VGS(柵極源極間的電壓)越擴(kuò)大，可以限制的電流量增大。即，由于短路缺陷的漏電阻越小，電流限制元件的限制電流量越增大，存在特性上的問(wèn)題。
在圖10(D)所示的、作為電流限制元件利用寄存器的情況下，也同樣，在產(chǎn)生因短路缺陷而引起的漏電流的情況下，漏電阻越變小，節(jié)點(diǎn)A的電平越下降，寄存器的兩電極的電位差越擴(kuò)大，所以限制電流量增大，存在特性上的問(wèn)題。
在圖10(C)所示的作為電流限制元件、將柵極連接在節(jié)點(diǎn)A上的耗盡型NMOS晶體管中，在產(chǎn)生因短路缺陷而引起的漏電流的情況下，節(jié)點(diǎn)A的電平下降?？墒牵?yàn)樵礃O與柵極被短路，VGS＝0V，是恒定的，故與節(jié)點(diǎn)A的電平無(wú)關(guān)，起著恒流源的作用。因此，與因短路缺陷而引起的漏電阻值的大小無(wú)關(guān)，電流限制元件具有可以限制為設(shè)定過(guò)的電流量的優(yōu)越特性?？墒牵捎诤谋M型NMOS晶體管在一般的DRAM中是不使用的，所以需要特別制造耗盡型NMOS晶體管，存在增加制造成本的問(wèn)題。
在圖10(B)所示的作為電流限制元件的、把恒壓電平V1輸入到柵極的PMOS晶體管中，在產(chǎn)生因短路缺陷而引起的漏電流的情況下，節(jié)點(diǎn)A的電平下降。可是，因?yàn)樵礃O電平為VHB，VGS＝VHB-V1而恒定，所以與節(jié)點(diǎn)A的電平無(wú)關(guān)，起著恒流源的作用。因此，與因短路缺陷而引起的漏電阻值的大小無(wú)關(guān)，電流限制元件具有可以限制為設(shè)定過(guò)的電流量的優(yōu)越特性。另外，由于采用了一般的DRAM中通常利用的PMOS晶體管，所以具有與制造成本的增大沒有聯(lián)系在一起的特征。
然而，變?yōu)樵趫D9或圖11的均衡電路1L、和1R的旁邊配置作為電流限制元件9的PMOS晶體管，其結(jié)果，產(chǎn)生在讀出放大電路60內(nèi)的P井區(qū)域附加兩處新的N井的必要。在N井與P井交界處，作為井分離區(qū)域產(chǎn)生幾μm的無(wú)用區(qū)域，所以如果是這種方式，則存在布局面積大大增大的問(wèn)題。
進(jìn)一步地，在晶片狀態(tài)下的預(yù)備試驗(yàn)中，變?yōu)閷懭胱x出不良的存儲(chǔ)單元，由于熔絲切斷等編程，置換為冗余單元，但如果是利用圖9和圖11所示的現(xiàn)有電流限制元件的位線與字線的短路缺陷的備用電流不良的對(duì)策，則存在沒有進(jìn)行可靠的置換而降低成品率的問(wèn)題。
圖11是在存儲(chǔ)單元群N7L和N7R中列置換段不同構(gòu)成的共享讀出放大器內(nèi)配置電流限制元件9的電路構(gòu)成的圖。在該構(gòu)成中，均衡期間，如果存在低電阻位線BL0LN與字線間的短路缺陷15，則位線BL0LN降低至字線的備用時(shí)的電平(GND或VKK電平)附近。由于位線BL0LT也因均衡電路1L而與BL0LN短路，所以降低至同樣的低電平。另外，由于節(jié)點(diǎn)A0L也因均衡電路1L而與位線對(duì)BL0LT、BL0LN短路，所以降低至同樣的低電平，通過(guò)均衡電路，供給節(jié)點(diǎn)A0L的電平的位線對(duì)BL1LT、BL1LN也同樣降低至同樣的低電平。如果從這種狀態(tài)把存儲(chǔ)單元群N7L內(nèi)的字線上升而轉(zhuǎn)移到有效狀態(tài)，則連接在位線對(duì)BL0LT、BL0LN和位線對(duì)BL1LT、BL1LN上的存儲(chǔ)單元變?yōu)閷懭胱x出不良，進(jìn)行存儲(chǔ)單元群10的向列冗余存儲(chǔ)單元群R7L的置換。
另一方面，均衡期間，共享開關(guān)電路2L和2R接通。因此，位線對(duì)BL0RT、BL0RN、位線對(duì)BL1RT、BL1RN的電平以及信號(hào)線A0R的電平也比VHB還低。該降低電平是由共享開關(guān)電路2L及2R的接通電阻和電流限制元件9的電阻值等的比率來(lái)決定的，變?yōu)樽志€的備用時(shí)的電平與VHB電平之間的中間電平。共享開關(guān)電路2L及2R的接通電阻和電流限制元件9的電阻值隨著溫度變動(dòng)或每一個(gè)電源電壓變動(dòng)等而變動(dòng)。因此，中間電平的電位是因各種條件而變動(dòng)的。從這種狀態(tài)使存儲(chǔ)單元群N7R內(nèi)的字線上升而轉(zhuǎn)移到有效狀態(tài)時(shí)，變?yōu)檫B接在位線對(duì)BL0RT、BL0RN和位線對(duì)BL1RT、BL1RN上的存儲(chǔ)單元變?yōu)閷懭胱x出不良或正品的不穩(wěn)定狀況。因此，在晶片狀態(tài)下的預(yù)備試驗(yàn)中，難以將連接在位線對(duì)BL0RT、BL0RN和位線對(duì)BL1RT、BL1RN上的存儲(chǔ)單元群作為寫入讀出不良位而可靠地檢測(cè)出來(lái)，產(chǎn)生不能進(jìn)行向列冗余存儲(chǔ)單元群的置換的情況。因此，會(huì)發(fā)生在切斷熔絲等編程的置換工序以后的選擇試驗(yàn)中多產(chǎn)生不良，成為降低成品率的主要原因的問(wèn)題。
另外，在圖12(A)所示的專利文獻(xiàn)2的構(gòu)成中，在信號(hào)線A0、A1、......RA的每一個(gè)上分別配置作為電流限制元件9的熔絲，信號(hào)線A0、A1、......RA供給到控制行號(hào)0～M的存儲(chǔ)單元板7的所有讀出放大器6。在產(chǎn)生位線與字線的短路缺陷的情況下，對(duì)應(yīng)于該缺陷的列選擇信號(hào)線被置換為列冗余列選擇信號(hào)線RYWS的同時(shí)，對(duì)應(yīng)于該缺陷的信號(hào)線的熔絲被切斷。因此，如果為該構(gòu)成，則行號(hào)0～M的M+1個(gè)存儲(chǔ)單元群必然變?yōu)橐粋€(gè)大的列置換段。在這種大的列置換段中，相對(duì)列冗余單元的布局面積和救濟(jì)率存在問(wèn)題。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于，提供一種一邊適當(dāng)?shù)貞?yīng)付因動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置的位線與字線的短路缺陷而引起的備用電流不良，一邊抑制和減少布局面積的增大、達(dá)到高的冗余救濟(jì)率，能可靠地冗余救濟(jì)的裝置。
本申請(qǐng)中所公開的發(fā)明，為了達(dá)到上述的目的，如果敘述其概略的話，構(gòu)成如下相對(duì)共享讀出放大器中、一側(cè)的位線對(duì)用的均衡電路和另一側(cè)位線對(duì)用均衡電路，共同設(shè)置一個(gè)電流限制元件，通過(guò)電流限制元件向兩側(cè)的均衡電路供給位線預(yù)充電電位。
本發(fā)明的一個(gè)側(cè)面(觀點(diǎn))的半導(dǎo)體存儲(chǔ)裝置，包括對(duì)向配置的一側(cè)和另一側(cè)的存儲(chǔ)單元群；連接在所述一側(cè)存儲(chǔ)單元群上的多對(duì)的一側(cè)位線對(duì)；連接在所述另一側(cè)存儲(chǔ)單元群上的多對(duì)的另一側(cè)位線對(duì)；和配置在所述一側(cè)存儲(chǔ)單元群與另一側(cè)存儲(chǔ)單元群之間，控制所述一側(cè)位線對(duì)和另一側(cè)位線對(duì)的共享讀出放大器；所述共享讀出放大器包括分別連接在所述一側(cè)的一對(duì)位線對(duì)上的一側(cè)的均衡電路；分別連接在所述另一側(cè)的一對(duì)位線對(duì)上的另一側(cè)的均衡電路；相對(duì)一個(gè)或多個(gè)所述一側(cè)的均衡電路和一個(gè)或多個(gè)所述另一側(cè)的均衡電路共同設(shè)置，向一個(gè)或多個(gè)所述一側(cè)和另一側(cè)的均衡電路供給位線預(yù)充電電位的一個(gè)電流限制元件；分別連接在共用所述一個(gè)電流限制元件的所述一側(cè)均衡電路和所述另一側(cè)均衡電路，列冗余的置換目標(biāo)變?yōu)楣餐拇鎯?chǔ)單元群的單位(叫做「列置換段」)構(gòu)成為在所述一側(cè)存儲(chǔ)單元群和所述另一側(cè)存儲(chǔ)單元群之間成為互不相同的單位。
本發(fā)明的另一個(gè)側(cè)面(觀點(diǎn))的半導(dǎo)體存儲(chǔ)裝置，具有對(duì)向配置的一側(cè)和另一側(cè)的存儲(chǔ)單元群；連接在所述一側(cè)存儲(chǔ)單元群上的多對(duì)的一側(cè)位線對(duì)；連接在所述另一側(cè)存儲(chǔ)單元群上的多對(duì)的另一側(cè)位線對(duì)；配置在所述一側(cè)存儲(chǔ)單元群與另一側(cè)存儲(chǔ)單元群之間，控制所述一側(cè)位線對(duì)和另一側(cè)位線對(duì)的共享讀出放大器；所述共享讀出放大器具有分別連接在所述一側(cè)的一對(duì)位線對(duì)上的一側(cè)的均衡電路；分別連接在所述另一側(cè)的一對(duì)位線對(duì)上的另一側(cè)的均衡電路；在所述一側(cè)的存儲(chǔ)單元群處于激活狀態(tài)時(shí)，第一列選擇線被設(shè)定為激活狀態(tài)的同時(shí)，寫入/讀出動(dòng)作的所述一側(cè)的一對(duì)或多對(duì)位線對(duì)以組置換為列冗余位線對(duì)；在所述另一側(cè)的存儲(chǔ)單元群處于激活狀態(tài)時(shí)，所述第一列選擇線被設(shè)定為激活狀態(tài)的同時(shí)，寫入/讀出動(dòng)作的所述另一側(cè)的一對(duì)或多對(duì)位線對(duì)以組置換為列冗余位線對(duì)；具備向分別連接在所述一側(cè)的一對(duì)或多對(duì)位線的所述一側(cè)的均衡電路和分別連接在所述另一側(cè)的一對(duì)或多對(duì)位線的所述另一側(cè)的均衡電路共同供給位線預(yù)充電電位的一個(gè)電流限制元件；分別連接在共用所述一個(gè)電流限制元件的所述一側(cè)均衡電路和所述另一側(cè)均衡電路上，列冗余的置換目標(biāo)變?yōu)楣餐拇鎯?chǔ)單元群的單位(叫做「列置換段」)構(gòu)成為在所述一側(cè)存儲(chǔ)單元群和所述另一側(cè)存儲(chǔ)單元群成為互不相同的單位。
在本發(fā)明中，所述電流限制元件也可以是由第一端子連接在所述位線預(yù)充電電源上、第二端子共同連接在所述一側(cè)和另一側(cè)均衡電路上的PMOS晶體管所構(gòu)成的。
在本發(fā)明中，可以構(gòu)成為向所述PMOS晶體管的柵極供給基準(zhǔn)電壓(GND)、存儲(chǔ)單元晶體管的基板電壓(VBB)、字線的備用電壓(VKK)的電壓電平中的至少一個(gè)。
在本發(fā)明中，可以構(gòu)成為所述PMOS晶體管配置在構(gòu)成所述共享讀出放大器的構(gòu)成PMOS讀出電路的PMOS晶體管被配置的N井和共同的N井區(qū)域。
在本發(fā)明中，作為從所述電流限制元件向一個(gè)或多個(gè)所述一側(cè)的均衡電路和一個(gè)或多個(gè)所述另一側(cè)的均衡電路共同供給位線預(yù)充電電位的配線的配線層，可以構(gòu)成為利用共同連接在存儲(chǔ)單元群的多個(gè)單元電容一端上的電容板層。
在本發(fā)明中，還可以構(gòu)成為具有可變地切換控制所述電流限制元件的限制電流量的機(jī)構(gòu)。
在本發(fā)明中，也可以構(gòu)成為具有將供給到構(gòu)成所述電流限制元件的PMOS晶體管柵極的電壓切換為基準(zhǔn)電壓、存儲(chǔ)單元晶體管的基板電壓、字線的備用電壓中、被選擇的電壓的機(jī)構(gòu)。
在本發(fā)明中，可以根據(jù)試驗(yàn)方式切換所述電流限制元件的限制電流量?；蛘咭部梢跃邆淅们袛嗟挠袩o(wú)來(lái)可變控制所述電流限制元件的限制電流量的熔絲，利用熔絲的切斷來(lái)切換所述電流限制元件的限制電流量。
根據(jù)本發(fā)明，在動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置的共享讀出放大器中，相對(duì)一側(cè)位線對(duì)用的均衡電路和另一側(cè)位線對(duì)用的均衡電路，共同設(shè)置一個(gè)電流限制元件，通過(guò)構(gòu)成為由電流限制元件進(jìn)行過(guò)電流限制的位線預(yù)充電電位供給到一側(cè)和另一側(cè)的兩方均衡電路，從而可以一邊應(yīng)付由于位線與字線的短路缺陷而引起的備用電流不良，一邊以小的布局面積即可實(shí)現(xiàn)高的冗余救濟(jì)率。
另外，根據(jù)本發(fā)明，由于具有使電流限制元件的限制電流值變化的機(jī)構(gòu)，故能夠進(jìn)行可靠的冗余救濟(jì)。


圖1是表示本發(fā)明的一個(gè)實(shí)施方式的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置的陣列構(gòu)成的圖。
圖2是表示本發(fā)明的一個(gè)實(shí)施方式的共享讀出放大器的電路構(gòu)成例的圖。
圖3是表示本發(fā)明的一個(gè)實(shí)施方式的共享讀出放大器的電路構(gòu)成例的圖。
圖4是表示本發(fā)明的一個(gè)實(shí)施方式的共享讀出放大器的電路布局例的圖。
圖5是表示本發(fā)明的一個(gè)實(shí)施方式的共享讀出放大器的電路構(gòu)成例的圖。
圖6是表示現(xiàn)有的共享讀出放大器的電路構(gòu)成例的圖。
圖7是表示圖6的動(dòng)作的時(shí)間圖。
圖8是表示現(xiàn)有的共享讀出放大器的電路的一般構(gòu)成例的圖。
圖9是表示現(xiàn)有的共享讀出放大器的電路構(gòu)成例的圖。
圖10(A)～圖10(D)是分別表示圖9所示的電流限制元件和均衡電路的電路構(gòu)成例的圖。
圖11是表示現(xiàn)有的共享讀出放大器的電路構(gòu)成例的圖。
圖12(A)是表示現(xiàn)有的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置的陣列構(gòu)成的圖，圖12(B)是表示圖12(A)所示的共享讀出放大器的電路構(gòu)成例的圖。
圖中1、1L、1R-均衡電路，2L、2R-共享開關(guān)電路，3-NMOS讀出電路，4-MOS讀出電路，5-IO開關(guān)電路，6-讀出放大器，7-存儲(chǔ)板，8-存儲(chǔ)單元，9-電流限制元件，10、11-存儲(chǔ)單元群，12-字線驅(qū)動(dòng)器，13-Y譯碼器，14-X譯碼器，15-位線與字線的短路缺陷，60、61、62、63、R60、R61-讀出放大電路，N6-控制存儲(chǔ)單元群N7的讀出放大器，N7、N7L、N7R-作為通常單元的存儲(chǔ)單元群，N13-通常單元用YDEC，R6-控制存儲(chǔ)單元群R7的讀出放大器，R7、R7L、R7R-作為列冗余單元的存儲(chǔ)單元群，R13-列冗余單元用的YDEC。
具體實(shí)施例方式
為了更詳細(xì)的敘述本發(fā)明，參照附圖對(duì)其進(jìn)行說(shuō)明。
對(duì)用于實(shí)施本發(fā)明的最佳實(shí)施方式進(jìn)行說(shuō)明。本發(fā)明的一個(gè)實(shí)施方式的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置的陣列的全體構(gòu)成如同圖1所示的構(gòu)成，為了避免重復(fù)，省略其說(shuō)明，在下面，對(duì)依據(jù)本發(fā)明的共享讀出放大器等的詳細(xì)構(gòu)成，進(jìn)行說(shuō)明。
圖2是表示圖1所示的本發(fā)明的一實(shí)施方式的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置的共享讀出放大器的一個(gè)實(shí)施例的構(gòu)成圖。在圖2中表示被圖1的存儲(chǔ)單元板7夾持的一個(gè)讀出放大器6(60…63、R60、R61)。如圖2所示，在本實(shí)施例中，左側(cè)的存儲(chǔ)單元群N7L和右側(cè)的存儲(chǔ)單元群N7R之間分別成為不同的列置換段。
圖2所示的本實(shí)施例的構(gòu)成，和圖11所示的以往的構(gòu)成不同點(diǎn)在于相對(duì)連接以組置換為列冗余存儲(chǔ)單元群的兩對(duì)位線對(duì)BL0LT、BL0LN和BL1LT、BL1LN的兩個(gè)均衡電路1L、和連接以別的組置換為列冗余存儲(chǔ)單元群的兩對(duì)位線對(duì)BL0RT、BL0RN和BL1RT、BL1RN的兩個(gè)均衡電路1R的合計(jì)四個(gè)均衡電路，共同配置一個(gè)電流限制元件9；電流限制元件9的一方電極連接在位線預(yù)充電電源VHB上，另一方電極連接在節(jié)點(diǎn)A0上，節(jié)點(diǎn)A0共同連接有四個(gè)均衡電路。均衡電路1L合計(jì)由三個(gè)晶體管構(gòu)成一方電極和另一方電極連接在位線對(duì)上的NMOS晶體管；一方電極連接在節(jié)點(diǎn)A0上、另一方電極連接在位線對(duì)的一方上的NMOS晶體管；和一方電極連接在節(jié)點(diǎn)A0上、另一方的電極連接在位線對(duì)的另一方上的NMOS晶體管。這三個(gè)NMOS晶體管的柵極共同連接有控制線EQL。均衡電路1R也和均衡電路1L同樣構(gòu)成，三個(gè)NMOS晶體管的柵極共同連接有控制線EQR。
在產(chǎn)生了位線BL0LN與字線的短路缺陷15的情況下，漏電流被電流限制元件9限制，可以應(yīng)付備用電流不良。
在產(chǎn)生了低電阻下的位線BL0LN與字線的短路缺陷15的情況下，和圖11同樣，在均衡期間，位線對(duì)BL0LT、BL0LN下降至字線的備用時(shí)的電平(GND、或VKK電平)附近。另外，節(jié)點(diǎn)A0也因?yàn)榫怆娐?L而與位線對(duì)BL0LT、BL0LN短路，同樣降低至低電平。
進(jìn)一步地，被供給節(jié)點(diǎn)A0的電位的位線對(duì)BL1LT、BL1LN、位線對(duì)BL0RT、BL0RN以及位線對(duì)BL1RT、BL1RN也同樣降低至低電平。
如果從這種狀態(tài)使存儲(chǔ)單元群N7L內(nèi)的字線上升而轉(zhuǎn)移到有效狀態(tài)，則和以往同樣，連接在位線對(duì)BL0LT、BL0LN和位線對(duì)BL1LT、BL1LN上的存儲(chǔ)單元變?yōu)閷懭胱x出不良。
進(jìn)一步地，在本實(shí)施例中，即使在使存儲(chǔ)單元群N7R內(nèi)的字線上升而轉(zhuǎn)移到有效狀態(tài)的情況下，連接在位線對(duì)BL0RT、BL0RN、和位線對(duì)BL1RT、BL1RN上的存儲(chǔ)單元也可以穩(wěn)定地變?yōu)閷懭胱x出不良。
因此，在晶片狀態(tài)下的預(yù)備試驗(yàn)中，即使利用圖11所示的現(xiàn)有構(gòu)成，也可以使連接在位線對(duì)BL0RT、BL0RN和位線對(duì)BL1RT、BL1RN上的存儲(chǔ)單元群可靠地置換為列冗余存儲(chǔ)單元群，相對(duì)圖11所示的現(xiàn)有的構(gòu)成，可以改善置換工序以后的選擇試驗(yàn)中的成品率。
進(jìn)而，相對(duì)于圖11等中所示的現(xiàn)有的備用電流不良對(duì)策，根據(jù)本實(shí)施例，電流限制元件的元件個(gè)數(shù)減少一半，具有可以減少布局面積的效果。
圖3是表示本發(fā)明的一個(gè)實(shí)施方式的更具體的構(gòu)成的圖。圖3所示的本實(shí)施例的構(gòu)成和圖2所示的上述的實(shí)施例不同的點(diǎn)是作為電流限制元件9采用了柵極連接恒壓電平V1的PMOS晶體管，并且，該P(yáng)MOS晶體管配置在布局為配置有PMOS讀出電路4的帶狀的N井區(qū)域中。
作為電流限制元件的種類，雖然圖10(A)～圖10(D)所示的構(gòu)成作為現(xiàn)有技術(shù)而被公開，其中，從限制電流特性和制造成本觀點(diǎn)來(lái)看，作為電流限制元件使用圖10(B)的PMOS晶體管為最佳。
然而，在現(xiàn)有的電流限制元件9的配置(參照?qǐng)D11)中，由于產(chǎn)生新的井分離區(qū)域，存在布局面積大大增大的問(wèn)題。
與此相反，如果應(yīng)用本發(fā)明，則如圖3所示，因?yàn)椴划a(chǎn)生新的井分離區(qū)域，故可以大幅度減輕布局面積增大的問(wèn)題，即可以獲得特別抑制減少面積增大的效果。
這樣，根據(jù)本實(shí)施例，不會(huì)增大制造成本，以小的布局面積即可實(shí)現(xiàn)具有優(yōu)越限制電流特性的電流限制元件。
恒壓V1的電平設(shè)定為作為電流限制元件9而使用的PMOS晶體管通過(guò)適當(dāng)?shù)碾娏?例如，幾μA左右)的電平。例如，作為V1利用GND、或VKK、或VBB等電源電壓就可以。
在圖3中，存在位線BL0LN與字線的短路缺陷15是某種程度的高電阻下的短路缺陷的情況。這種情況下，在均衡期間，節(jié)點(diǎn)A0等的電平變?yōu)樽志€的備用時(shí)的電平(GND、或VKK電平)與位線預(yù)充電電源VHB之間的中間電平。并且，其中間電平是由短路缺陷的電阻值和電流限制元件9電阻值等的比率所決定的。因此，節(jié)點(diǎn)A0等的電平隨著溫度變動(dòng)等，以各種條件而變動(dòng)其電平。其結(jié)果，在晶片狀態(tài)下的預(yù)備試驗(yàn)中，有無(wú)法使位線對(duì)BL0LT、BL0LN、BL1LT、BL1LN以及位線對(duì)BL0RT、BL0RN、和位線對(duì)BL1RT、BL1RN穩(wěn)定地變?yōu)閷懭胱x出不良的情況。這種情況下，在置換工序以后的選擇試驗(yàn)中，產(chǎn)生不良而成為大大降低成品率的主要原因。
因此，為了對(duì)付這個(gè)問(wèn)題，在本實(shí)施例中，構(gòu)成為具備使電流限制元件9的限制電流值變化的機(jī)構(gòu)。
在本實(shí)施例中，例如在通常時(shí)，把提供給電流限制元件(PMOS晶體管)9的柵極的恒壓電平V1設(shè)定為VBB。
并且，在本實(shí)施例中，在晶片狀態(tài)下的預(yù)備試驗(yàn)時(shí)，將恒壓電平V1設(shè)定為比平常時(shí)還高的電平(例如GND)。由此，在晶片狀態(tài)下的預(yù)備試驗(yàn)時(shí)，電流限制元件9的PMOS晶體管的限制電流量變小，可以使均衡期間的節(jié)點(diǎn)A0、位線對(duì)BL0LT、BL0LN、位線對(duì)BL1LT、BL1LN、位線對(duì)BL0RT、BL0RN以及位線對(duì)BL1RT、BL1RN的電平(電位)比通常時(shí)的還低。其結(jié)果，可以變?yōu)橄鄬?duì)于在通常時(shí)在寫入讀出中或不良或正品化的不穩(wěn)定的存儲(chǔ)單元，在晶片狀態(tài)下的預(yù)備試驗(yàn)時(shí)，可以穩(wěn)定地成為寫入讀出不良，可以可靠地置換為列冗余存儲(chǔ)單元。
這樣，根據(jù)本實(shí)施例，即使產(chǎn)生高電阻下的位線與字線的短路缺陷，也可以提高成品率。
另外，恒壓電平V1的設(shè)定電壓的變更，可以通過(guò)試驗(yàn)方式(被輸入的試驗(yàn)方式信號(hào))或熔絲的切斷等來(lái)進(jìn)行。
根據(jù)本實(shí)施例，即使一側(cè)的列置換段和另一側(cè)的列置換段應(yīng)用在不同的共享讀出放大器中，也可以可靠地進(jìn)行冗余救濟(jì)。因此，由于可以分割為和一般的DRAM同樣小的列置換段，故相對(duì)于圖12(A)、圖12(B)所示的現(xiàn)有技術(shù)，可以減少列冗余單元的布局面積，可以提高救濟(jì)率。
圖4是表示本發(fā)明的布局構(gòu)成的一個(gè)實(shí)施例的圖。本實(shí)施例可以有效配線圖3所示的實(shí)施例中的信號(hào)線A0、A1、......RA。在圖3所示的上述實(shí)施例中，每一個(gè)存儲(chǔ)單元8的單元電容的一方電極連接在提供了電壓VP的叫做「電容板」的導(dǎo)電層上。
在本實(shí)施例中，如圖4所示，存儲(chǔ)板7如劃陰影線部分所示，被電容板覆蓋。
另一方面，在現(xiàn)有的讀出放大電路60、61、62、63、......R60、R61的區(qū)域中一般不使用電容板的導(dǎo)電層。
在本實(shí)施例中，作為信號(hào)線A0、A1、......RA的配線，利用該電容板的導(dǎo)電層。根據(jù)該構(gòu)成，相對(duì)于分別配置在共享讀出放大器的一側(cè)和另一側(cè)的均衡電路，共用一個(gè)電流限制元件9，即使在兩方的均衡電路中配線信號(hào)線A0、A1、......RA，在制造工序中也沒有必要增加新的配線層或?yàn)榱送ㄟ^(guò)新的配線而大幅度變更現(xiàn)有的布局，對(duì)于圖6所示的電路，以簡(jiǎn)單的修改，即可以進(jìn)行因位線與字線的短路缺陷的備用電流不良的對(duì)策。
在圖2所示的上述實(shí)施例中，說(shuō)明了一條列選擇信號(hào)線輸入到一個(gè)讀出放大電路的本發(fā)明的應(yīng)用例，但是，本發(fā)明也可以應(yīng)用在一條列選擇信號(hào)線輸入到一個(gè)讀出放大電路的情況或一條列選擇信號(hào)線輸入到四條以上讀出放大電路的情況。
圖5是表示對(duì)一條列選擇信號(hào)線輸入到一個(gè)讀出放大電路的情況應(yīng)用本發(fā)明的一個(gè)實(shí)施例的構(gòu)成的圖。如圖5所示，在本實(shí)施例中，在共享讀出放大器的左側(cè)的存儲(chǔ)單元群N7L和右側(cè)的存儲(chǔ)單元群N7R中其列置換段也不同。另外，是位線對(duì)按照每一對(duì)以組被置換的構(gòu)成。
相對(duì)均衡電路1L和均衡電路1R的兩個(gè)均衡電路，共同配置一個(gè)電流限制元件9，電流限制元件9的一方電極連接在位線預(yù)充電電源VHB上，另一方電極連接在節(jié)點(diǎn)A0上，并且，使節(jié)點(diǎn)A0連接兩個(gè)均衡電路。
同樣，在一條列選擇信號(hào)線輸入到四條讀出放大電路的情況下，在共享讀出放大器的一側(cè)和另一側(cè)的、分別以組被置換的合計(jì)八對(duì)的位線對(duì)(一側(cè)的四對(duì)和另一側(cè)的四對(duì))中，相對(duì)分別連接的合計(jì)八個(gè)的均衡電路，共同配置一個(gè)電流限制元件，電流限制元件9的一方電極(源極或漏極)連接在位線預(yù)充電電源VHB上，另一方電極連接在節(jié)點(diǎn)A0上，將節(jié)點(diǎn)A0連接在八個(gè)均衡電路上，其柵極與V1連接。另外，電流限制元件9設(shè)置在N井區(qū)域內(nèi)。
以上雖然根據(jù)上述實(shí)施例說(shuō)明了本發(fā)明，但是，本發(fā)明并未被上述的實(shí)施例限定，還包括只要是本領(lǐng)域的技術(shù)人員在本發(fā)明的范圍內(nèi)就可以獲得的各種變形、修改。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，包括對(duì)向配置的一側(cè)和另一側(cè)的存儲(chǔ)單元群；連接在所述一側(cè)存儲(chǔ)單元群上的多對(duì)的一側(cè)位線對(duì)；連接在所述另一側(cè)存儲(chǔ)單元群上的多對(duì)的另一側(cè)位線對(duì)；和配置在所述一側(cè)存儲(chǔ)單元群與另一側(cè)存儲(chǔ)單元群之間，控制所述一側(cè)位線對(duì)和另一側(cè)位線對(duì)的共享讀出放大器；所述共享讀出放大器包括分別連接在所述一側(cè)的一對(duì)位線對(duì)上的一側(cè)的均衡電路；分別連接在所述另一側(cè)的一對(duì)位線對(duì)上的另一側(cè)的均衡電路；和相對(duì)一個(gè)或多個(gè)所述一側(cè)的均衡電路和一個(gè)或多個(gè)所述另一側(cè)的均衡電路共同設(shè)置，向一個(gè)或多個(gè)所述一側(cè)和另一側(cè)的均衡電路供給位線預(yù)充電電位的一個(gè)電流限制元件；分別連接在共用所述一個(gè)電流限制元件的所述一側(cè)均衡電路和所述另一側(cè)均衡電路，列冗余的置換目標(biāo)變?yōu)楣餐拇鎯?chǔ)單元群的單位(叫做「列置換段」)構(gòu)成為在所述一側(cè)存儲(chǔ)單元群和所述另一側(cè)存儲(chǔ)單元群之間成為互不相同的單位。
2.一種動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有對(duì)向配置的一側(cè)和另一側(cè)的存儲(chǔ)單元群；連接在所述一側(cè)存儲(chǔ)單元群上的多對(duì)的一側(cè)位線對(duì)；連接在所述另一側(cè)存儲(chǔ)單元群上的多對(duì)的另一側(cè)位線對(duì)；和配置在所述一側(cè)存儲(chǔ)單元群與另一側(cè)存儲(chǔ)單元群之間，控制所述一側(cè)位線對(duì)和另一側(cè)位線對(duì)的共享讀出放大器；所述共享讀出放大器具有分別連接在所述一側(cè)的一對(duì)位線對(duì)上的一側(cè)的均衡電路；和分別連接在所述另一側(cè)的一對(duì)位線對(duì)上的另一側(cè)的均衡電路；在所述一側(cè)的存儲(chǔ)單元群處于激活狀態(tài)時(shí)，第一列選擇線被設(shè)定為激活狀態(tài)的同時(shí)，寫入/讀出動(dòng)作的所述一側(cè)的一對(duì)或多對(duì)位線對(duì)以組置換為列冗余位線對(duì)；在所述另一側(cè)的存儲(chǔ)單元群處于激活狀態(tài)時(shí)，所述第一列選擇線被設(shè)定為激活狀態(tài)的同時(shí)，寫入/讀出動(dòng)作的所述另一側(cè)的一對(duì)或多對(duì)位線對(duì)以組置換為列冗余位線對(duì)；具備向分別連接在所述一側(cè)的一對(duì)或多對(duì)位線的所述一側(cè)的均衡電路和分別連接在所述另一側(cè)的一對(duì)或多對(duì)位線的所述另一側(cè)的均衡電路共同供給位線預(yù)充電電位的一個(gè)電流限制元件；分別連接在共用所述一個(gè)電流限制元件的所述一側(cè)均衡電路和所述另一側(cè)均衡電路上，列冗余的置換目標(biāo)變?yōu)楣餐拇鎯?chǔ)單元群的單位(叫做「列置換段」)構(gòu)成為在所述一側(cè)存儲(chǔ)單元群和所述另一側(cè)存儲(chǔ)單元群成為互不相同的單位。
3.根據(jù)權(quán)利要求1或2所述的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述電流限制元件包括第一端子連接在所述位線預(yù)充電電源上、第二端子共同連接在所述一側(cè)和另一側(cè)均衡電路上的PMOS晶體管。
4.根據(jù)權(quán)利要求3所述的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，其特征在于，向所述PMOS晶體管的柵極供給基準(zhǔn)電壓(GND)、存儲(chǔ)單元晶體管的基板電壓(VBB)、字線的備用電壓(VKK)的電壓電平中的至少一個(gè)。
5.根據(jù)權(quán)利要求3所述的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述PMOS晶體管配置在構(gòu)成所述共享讀出放大器的構(gòu)成PMOS讀出電路的PMOS晶體管被配置的N井和共同的N井區(qū)域。
6.根據(jù)權(quán)利要求1或2所述的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，其特征在于，作為從所述電流限制元件向一個(gè)或多個(gè)所述一側(cè)的均衡電路和一個(gè)或多個(gè)所述另一側(cè)的均衡電路共同供給位線預(yù)充電電位的配線的配線層，利用共同連接在存儲(chǔ)單元群的多個(gè)單元電容一端上的電容板層。
7.根據(jù)權(quán)利要求1或2所述的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有可變地切換控制所述電流限制元件的限制電流量的機(jī)構(gòu)。
8.根據(jù)權(quán)利要求3所述的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有將供給到構(gòu)成所述電流限制元件的PMOS晶體管柵極的電壓切換為基準(zhǔn)電壓、存儲(chǔ)單元晶體管的基板電壓、字線的備用電壓中、被選擇的電壓的機(jī)構(gòu)。
9.根據(jù)權(quán)利要求7所述的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，其特征在于，根據(jù)試驗(yàn)方式切換所述電流限制元件的限制電流量。
10.根據(jù)權(quán)利要求6所述的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有根據(jù)切斷的有無(wú)，可變地控制所述電流限制元件的限制電流量的熔絲；利用熔絲的切斷來(lái)切換所述電流限制元件的限制電流量。
11.一種動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有對(duì)向配置且分別具有冗余單元的一側(cè)和另一側(cè)的兩個(gè)存儲(chǔ)陣列；和連接在所述兩個(gè)存儲(chǔ)陣列之間的讀出放大電路；所述讀出放大電路包括一側(cè)的均衡電路，其具有相對(duì)所述一側(cè)存儲(chǔ)陣列的位線對(duì)設(shè)置，一端分別連接在所述位線對(duì)，在預(yù)充電·均衡動(dòng)作時(shí)，按照共同輸入到另一端的位預(yù)充電電壓，將所述位線對(duì)分別驅(qū)動(dòng)為位預(yù)充電電壓的兩個(gè)能動(dòng)元件；和插入到所述位線對(duì)之間的一個(gè)能動(dòng)元件；所述三個(gè)能動(dòng)元件的控制端子共同連接第一均衡控制信號(hào)而成；另一側(cè)的均衡電路，其具有相對(duì)所述另一側(cè)存儲(chǔ)陣列的位線對(duì)設(shè)置，一端分別連接所述位線對(duì)，在預(yù)充電·均衡動(dòng)作時(shí)，按照共同輸入到另一端的位預(yù)充電電壓，把所述位線對(duì)分別驅(qū)動(dòng)為位預(yù)充電電壓的兩個(gè)能動(dòng)元件；和插入到所述位線對(duì)之間的一個(gè)能動(dòng)元件；所述三個(gè)能動(dòng)元件的控制端子共同連接第二均衡控制信號(hào)而成；在第一和第二節(jié)點(diǎn)接受位線對(duì)的電壓并差動(dòng)放大，向第一和第二節(jié)點(diǎn)輸出的讀出電路；第一開關(guān)，其根據(jù)所輸入的控制信號(hào)，接通·切斷控制連接在所述一側(cè)均衡電路上的位線對(duì)端部與所述讀出電路的第一及第二節(jié)點(diǎn)之間的連接；第二開關(guān)，其根據(jù)所輸入的控制信號(hào)，接通·切斷控制連接在所述另一側(cè)均衡電路上的位線對(duì)的端部與所述讀出電路的第一及第二節(jié)點(diǎn)之間的連接；和利用所輸入的列選擇信號(hào)接通·切斷控制對(duì)應(yīng)于所述讀出電路的第一和第二節(jié)點(diǎn)的IO線的開關(guān)；進(jìn)一步包括電流限制元件，其相對(duì)一組的所述一側(cè)和另一側(cè)的均衡電路共同設(shè)置，一端連接在位線預(yù)充電電源上，并將規(guī)定的電壓輸入到控制端子，另一端共同連接在把所述一側(cè)和另一側(cè)均衡電路的、將所述位線對(duì)驅(qū)動(dòng)為位預(yù)充電電壓的兩個(gè)能動(dòng)元件的所述另一端而成；分別連接在共用所述一個(gè)電流限制元件的所述一側(cè)的均衡電路和所述另一側(cè)的均衡電路上，列冗余的置換目標(biāo)變?yōu)楣餐拇鎯?chǔ)單元群的單位(叫做「列置換段」)構(gòu)成為在所述一側(cè)存儲(chǔ)單元群和所述另一側(cè)存儲(chǔ)單元群之間變?yōu)榛ゲ幌嗤膯挝弧?br> 12.根據(jù)權(quán)利要求11所述的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述電流限制元件相對(duì)多個(gè)所述一側(cè)的均衡電路和多個(gè)所述另一側(cè)的均衡電路共同設(shè)置；所述電流限制元件的一端連接在位線預(yù)充電電源上，并將規(guī)定的電壓輸入到控制端子，另一端共同連接在多個(gè)所述一側(cè)均衡電路的將所述位線對(duì)驅(qū)動(dòng)為位預(yù)充電電壓的兩個(gè)能動(dòng)元件的所述另一端上，并和多個(gè)所述另一側(cè)均衡電路的將所述位線對(duì)驅(qū)動(dòng)為位預(yù)充電電壓的兩個(gè)能動(dòng)元件的所述另一端共同連接。
13.根據(jù)權(quán)利要求12所述的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，其特征在于，連接在多個(gè)所述一側(cè)均衡電路上的多個(gè)位線對(duì)和連接在多個(gè)所述另一側(cè)均衡電路上的多個(gè)位線對(duì)的數(shù)據(jù)，連接在通過(guò)以共同的列選擇信號(hào)來(lái)接通·切斷的開關(guān)所對(duì)應(yīng)的IO線上。
全文摘要
本發(fā)明提供一種一邊可以應(yīng)付位線與字線的短路缺陷而引起的備用電流不良，一邊可以以小的布局面積達(dá)到高的冗余救濟(jì)率，且能可靠地冗余救濟(jì)的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置。相對(duì)共享讀出放大器中的一側(cè)的位線對(duì)用均衡電路和另一側(cè)的位線對(duì)用均衡電路，共同設(shè)置一個(gè)電流限制元件，通過(guò)電流限制元件，向兩側(cè)的均衡電路供給位線預(yù)充電電位。
文檔編號(hào)G11C11/4078GK1661724SQ20051005245
公開日2005年8月31日 申請(qǐng)日期2005年2月28日 優(yōu)先權(quán)日2004年2月27日
發(fā)明者塚田修一 申請(qǐng)人:爾必達(dá)存儲(chǔ)器股份有限公司