專利名稱：用于存儲器接口的內部電壓基準的制作方法
技術領域：
本發(fā)明的實施方案一般地涉及電壓基準產生，并特別涉及用于DDR存儲器接口的內部電壓基準產生。
2.背景信息封裝成本是半導體器件成本的重要部分。通常，封裝中引腳(pin)或者端子(terminal)的數量越多，則封裝的成本越大。而且，封裝的引腳或端子要求空間，以便連接到例如印刷電路板。如果在接口中可以消除對引腳或者端子的要求，則封裝成本可以被降低，或者可以將未使用的引腳分配給不同的功能，例如電源或地的額外的引腳或端子。
具有已知電壓電平的電壓基準可被用于和輸入信號的未知電平進行比較，以做出有關于所述未知電平的某種確定。可以用很多方式來產生用于這種比較的電壓基準。電壓基準可以在外部產生，并通過封裝的專用電壓基準引腳或端子耦合到集成電路(IC)中，供那里的電路使用。在這種情況中，IC的半導體管芯(die)具有專用的電壓基準焊盤(pad)，用于耦合到封裝的電壓基準引腳或端子。
封裝使用專用電壓基準引腳或端子增加了封裝成本。此外，使用專用的電壓基準引腳或端子由于提供用于外部電壓基準的專用焊盤，也增加了IC的半導體管芯的成本。
附圖簡要說明

圖1示出了其中可以利用本發(fā)明的實施方案的典型的計算機系統的框圖。
圖2A示出了其中可以利用本發(fā)明的實施方案的中央處理單元的框圖。
圖2B示出了其中可以利用本發(fā)明的實施方案的另一個中央處理單元的框圖。
圖2C示出了存儲器模塊的框圖，所述存儲器模塊包括具有可被存儲器控制器校準的輸出驅動器的存儲器器件。
圖3示出了存儲器控制器中執(zhí)行片外驅動器(off chip driver，OCD)上拉校準和片外驅動器(OCD)下拉校準的元件的框圖。
圖4示出了使用OCDH和OCDL校準端子/引腳的內部電壓基準產生的概念的框圖。
圖5A示出了用于在OCD模式中產生OCD上拉校準電壓的開關設置的框圖。
圖5B示出了用于在OCD模式中產生OCD下拉校準電壓的開關設置的框圖。
圖5C示出了用于正常模式的內部電壓基準產生的開關設置的框圖。
圖6示出了在OCD模式中提供OCD校準電壓和在正常模式中產生內部電壓基準的晶體管開關的示例性原理圖。
圖7示出了沒有外部電壓基準端子/引腳的已封裝集成電路的框圖。
詳細描述在本發(fā)明的實施方案的下列詳細描述中，為了提供對本發(fā)明透徹的理解，給出了很多具體細節(jié)。但是，熟練技術人員將很清楚，無需這些細節(jié)也可以實踐本發(fā)明的實施方案。在其他的實例中，沒有詳細地描述公知的方法、過程、組件和電路，以免不必要地模糊本發(fā)明的實施方案的方面。
本發(fā)明的實施方案通過從通常用來執(zhí)行片外驅動器(OCD)校準的其他引腳/端子產生內部電壓基準VREF，消除了外部電壓基準(VREF)，從封裝中消除了外部電壓基準(VREF)引腳/端子，并消除了半導體管芯上的外部電壓基準焊盤。使用一對校準引腳/端子(OCDH和OCDL)來提供電壓或阻抗，以校準驅動存儲器器件的輸出驅動器，所述存儲器器件支持由JEDEC固態(tài)技術協會在2003年9月在JEDEC標準JESD79-2“DDR2SDRAM SPECIFICATION(DDR2 SDRAM規(guī)范)”中描述的雙數據率(DDR)II規(guī)范。在存儲器控制器中，一個校準端子/引腳是OCD上拉(pull-up)校準的基準，而另一個端子/引腳則是OCD下拉(pull-down)校準的基準。當存儲器不可用時，在初始化或周期性校準期間使用這些校準端子/引腳。在OCD校準期間，在內部產生的電壓基準(VREF)不被存儲器控制器的輸入接收器用來接收數據。
當OCD校準完成時，可以產生內部電壓基準VREF并在數字輸入接收器處使用內部電壓基準VREF來接收數據。在這種情況下，內部電壓基準VREF被用于與進入的數字數據信號進行比較，以確定輸入信號是邏輯電平0還是邏輯電平1。即，內部電壓基準VREF的電壓電平作為跳變點(trip point)或轉換點。例如，具有跳變點以上的電壓電平的輸入信號是邏輯電平1，并且具有跳變點以下的電壓電平的輸入信號是邏輯電平0。
在本發(fā)明的一個實施方案中，公開了一種接口到存儲器的集成電路。所述集成電路包括耦合到外部上拉電阻器的第一片外驅動器校準端子；耦合到外部下拉電阻器的第二片外驅動器校準端子；耦合在所述第一片外驅動器校準端子和電壓基準節(jié)點之間的第一開關；以及，耦合在所述第二片外驅動器校準端子和所述電壓基準節(jié)點之間的第二開關。所述第一開關和所述第二開關被選擇性地閉合，以在所述電壓基準節(jié)點上產生內部電壓基準，利用所述內部電壓基準可以比較輸入信號以便接收數據；所述第一開關被選擇性地閉合并且所述第二開關被選擇性地打開，以在所述電壓基準節(jié)點上產生上拉校準電壓來校準片外驅動器；并且，所述第一開關被選擇地打開并且所述第二開關被選擇性地閉合，以在所述電壓基準節(jié)點上產生下拉校準電壓來進一步校準所述片外驅動器。
在本發(fā)明的另一個實施方案中，公開了集成電路中一種用于接口到存儲器的方法，包括如果處于用于上拉的片外驅動器校準模式，則選擇上拉校準端子耦合到電壓基準節(jié)點，以在其上提供上拉校準電壓，并校準片外驅動器的上拉；并且如果處于用于下拉的片外驅動器校準模式，則選擇下拉校準端子耦合到所述電壓基準節(jié)點，以在其上提供下拉校準電壓，并校準片外驅動器的下拉；并且如果處于接收數據的正常模式，則選擇所述上拉校準端子和所述下拉校準端子耦合到所述電壓基準節(jié)點，以在其上提供基準電壓，并從數據輸入端子接收數據。
在本發(fā)明的另一個實施方案中，公開了一種系統，包括用于執(zhí)行指令并處理數據的處理器；雙數據率存儲器器件，用于儲存來自所述處理器的數據并將數據讀到所述處理器；具有耦合到第一電源端子的第一端的外部上拉電阻器；具有耦合到第二電源端子的第一端的外部下拉電阻器；以及，耦合在所述雙數據率存儲器器件和所述處理器之間的存儲器控制器。所述存儲器控制器包括耦合到所述外部上拉電阻器的第二端的上拉校準端子、耦合到所述外部下拉電阻器的第二端的下拉校準端子、電壓基準節(jié)點、具有耦合到所述上拉校準端子的第一開關連接和耦合到所述電壓基準節(jié)點的第二開關連接的第一開關，以及，具有耦合到所述下拉校準端子的第一開關連接和耦合到所述電壓基準節(jié)點的第二開關連接的第二開關。
在本發(fā)明的又一個實施方案中，公開了一種用于計算機系統的處理器，包括接口存儲器的存儲器控制器。所述存儲器控制器具有耦合到外部上拉電阻器的上拉校準端子、耦合到外部下拉電阻器的下拉校準端子、電壓基準節(jié)點、耦合在所述上拉校準端子和所述電壓基準節(jié)點之間的第一開關，以及，耦合在所述下拉校準端子和所述電壓基準節(jié)點之間的第二開關。
在本發(fā)明的又一個實施方案中，公開了一種接口存儲器的已封裝集成電路，具有耦合到第一外部電阻器的第一片外驅動器校準端子；耦合到第二外部電阻器的第二片外驅動器校準端子；第一多個(a first plurality of)場效應晶體管，所述第一多個場效應晶體管具有并聯在一起耦合到所述第一片外驅動器校準端子的源極和并聯在一起耦合到電壓基準節(jié)點的漏極；以及，第二多個(a second plurality of)場效應晶體管，所述第二多個場效應晶體管具有并聯在一起耦合到所述第二片外驅動器校準端子的漏極和并聯在一起耦合到所述電壓基準節(jié)點的源極。
現在參照圖1，示出了典型的計算機系統100的框圖，在所述系統100中可以利用本發(fā)明的實施方案。計算機系統100包括中央處理單元(CPU)101；例如鍵盤、調制解調器、打印機、外部儲存設備等等的輸入/輸出設備(I/O)102；以及例如CRT或圖形顯示器的監(jiān)視設備(M)103。監(jiān)視設備(M)103以人類可理解的格式，例如視覺或音頻格式提供計算機信息。系統100可以是除計算機系統以外的很多種不同的電子系統。
現在參照圖2A，示出了其中可以利用本發(fā)明的實施方案的中央處理單元101A的框圖。中央處理單元101A包括處理器201、存儲器控制器202、如所示和所說明那樣耦合在一起的第一存儲器通道的DDR存儲器204A。中央處理單元101A還可以包括用于第二存儲器通道的第二DDR存儲器204B，以及盤儲存設備206。
DDR存儲器204A和204B中的每一個均可以是一個或更多個存儲器模塊(MM1-MMn)，例如雙列直插存儲器模塊(DIMM)或單列直插存儲器模塊(SIMM)。如圖2C中所示，諸如SIMM或DIMM的一個或更多個存儲器模塊250可以包括一個或更多個DDR存儲器芯片252，DDR存儲器芯片252耦合到具有邊緣連接254的印刷電路板251。DDR存儲器204A、204B的所述一個或更多個存儲器模塊250的所述一個或更多個DDR存儲器芯片252一般是動態(tài)隨機訪問存儲器(DRAM)，但是也可以是其他類型的具有類似的存儲器接口類型的儲存器。DDR存儲器使用轉換點或跳變點在高邏輯電平(即1邏輯電平)和低邏輯電平(即0邏輯電平)之間區(qū)分。與例如在標準TTL或CMOS邏輯中使用的用于在1和0之間區(qū)分的一對電壓電平相比，所述轉換點或跳變點是用于在1和0之間區(qū)分的單個電壓電平。利用轉換點或跳變點的單個電平，波形可以在較窄的電壓范圍內擺動，并且可以以較高的數據速率在設備之間傳輸數字數據(邏輯1和0)。
存儲器控制器202是給DDR存儲器204A和204B提供DDR存儲器接口的DDR存儲器控制器。
盤儲存設備206可以是軟盤、壓縮盤(zip disk)、DVD盤、硬盤、可重寫光盤、閃存存儲器或其他的非易失性儲存設備。
現在參照圖2B，示出了其中可以利用本發(fā)明的實施方案的中央處理單元101B的框圖。中央處理單元101B包括具有內部存儲器控制器202’的處理器201’以及具有如所示和所說明那樣耦合在一起的第一存儲器通道的DDR存儲器204A。中央處理單元101B還可以包括用于第二存儲器通道的第二DDR存儲器204B，以及磁盤儲存設備206。和中央處理單元101A相比，處理器201’具有提供到DDR存儲器204A和204B的DDR存儲器接口的內部DDR存儲器控制器202’。
處理器201、201’還可以包括一個或更多個執(zhí)行單元以及一個或更多個層次的緩存(cache)存儲器。其他層次的緩存存儲器可以在所述處理器的外部，并接口到存儲器控制器。所述處理器、一個或更多個執(zhí)行單元或一個或更多個層次的緩存存儲器可以通過存儲器控制器，利用DDR存儲器讀或寫數據(包括指令)。在接口到存儲器控制器時，可能存在地址、數據、控制和時鐘控制(clocking)信號，耦合到DDR存儲器，作為DDR存儲器接口的一部分。處理器201、201’和盤儲存設備206都可以將信息讀和寫到DDR存儲器204A、204B中。
為了提高數據在存儲器控制器和存儲器204A、204B之間流動的速度，存儲器器件252中的輸出驅動器在首次安裝時可以被初次校準，并且此后被周期性地校準，例如在上電時。人們期望校準驅動器，以便補償在存儲器控制器和存儲器器件之間看到的轉換速率和阻抗，并補償溫度、工藝變化和隨時間的磨損。否則，例如電壓在器件之間的長線上可能下降，并且可能發(fā)生數據傳輸錯誤。
存儲器控制器可以執(zhí)行校準測量，并且發(fā)信號指示存儲器器件252調整其輸出驅動器的其上拉晶體管和下拉晶體管的強度。即，其阻抗或電阻水平可以被調整，以取得跳變點或轉換點附近的期望電平。在這種情況下，存儲器器件中的輸出驅動器的校準被存儲器控制器在片外執(zhí)行，并被稱為片外驅動器(OCD)校準。片外驅動器(OCD)校準包括存儲器器件的輸出驅動器中的上拉晶體管的OCD上拉校準，以及存儲器器件的輸出驅動器中的下拉晶體管的OCD下拉校準。
現在參照圖3，示出了被存儲器控制器202、202’用來執(zhí)行OCD上拉校準和OCD下拉校準的元件(element)的框圖。使用OCD校準來調整存儲器器件中的輸出驅動器的強度，所述輸出驅動器例如存儲器204A、204B中的存儲器模塊的存儲器器件252中的輸出驅動器。在校準期間，數據可以從存儲器控制器傳送到存儲器器件，以從正常調整輸出驅動器的驅動設置。
利用存儲器控制器202、202’中用于OCD上拉校準的元件來校準存儲器器件252的輸出驅動器中的上拉晶體管的導通電阻，所述上拉晶體管的導通電阻在圖3中被示為電阻器RONPU301。利用存儲器控制器202、202’中用于OCD下拉校準的元件來校準存儲器器件252的輸出驅動器中的下拉晶體管的導通電阻，所述下拉晶體管的導通電阻在圖3中被示為電阻器RONPD302。
存儲器控制器202、202’用于OCD上拉校準的元件包括耦合到外部上拉電阻器REXTPU311的一端(end)、三態(tài)驅動器314的輸出，以及比較器318的第一輸入的OCD高校準引腳OCDH 310。外部上拉電阻器REXTPU311的相對端耦合到具有正電源電壓或VDDQ的第一電源端子。用于OCD上拉校準的元件還包括輸出耦合到數據輸出端子/引腳DQ1 312和比較器318的第二輸入的三態(tài)驅動器316。數據輸出端子/引腳DQ1 312可以耦合到通過外部短線電阻器(stub resistor)RSTUB1351被校準的存儲器器件252的輸出驅動器。在其他情況下，可以不使用外部短線電阻器RSTUB1351。
在上拉校準期間，三態(tài)驅動器314和316被使能(enable)，并接收邏輯0電平輸入，以導通下拉晶體管，給端子/引腳310和312加負載。隨著存儲器器件252的驅動器中的上拉晶體管被導通，使用比較器318來比較OCD高校準引腳OCDH 310和數據輸出端子/引腳DQ1 312上的電壓電平，以確定是否應該對存儲器器件252中的上拉晶體管的驅動強度做出調整。如果期望調整，則數據可以從存儲器控制器傳送到存儲器器件252，以從正常調整存儲器器件252中的上拉晶體管的驅動強度，然后重新執(zhí)行比較。所述數據可以指示用于輸出驅動器的上拉的遞增阻抗或電阻的一個或更多個水平的增加或降低?？梢灾貜驮撗h(huán)，直到到達期望的設置為止。
存儲器控制器202、202’用于OCD下拉校準的元件包括耦合到外部下拉電阻器REXTPD321的一端、三態(tài)驅動器324的輸出，以及比較器328的第一輸入的OCD低校準引腳OCDL 320。外部下拉電阻器REXTPD321的相對端耦合到具有負電源電壓或地的第二電源端子。用于OCD下拉校準的元件還包括輸出耦合到數據輸出端子/引腳DQ2 322和比較器328的第二輸入的三態(tài)驅動器326。數據輸出端子/引腳DQ2 322可以耦合到通過外部短線電阻器RSTUB2352被校準的存儲器器件252的輸出驅動器。在其他情況下，可以不使用外部短線電阻器RSTUB2352。
在下拉校準期間，三態(tài)驅動器324和326被使能，并接收邏輯1電平輸入，以導通上拉晶體管，給端子/引腳320和322加負載。隨著存儲器器件252的驅動器中的下拉晶體管被導通，使用比較器328來比較OCD低校準引腳OCDL 320和數據輸出端子/引腳DQ2322上的電壓電平，以確定是否應該對存儲器器件252中的下拉晶體管的驅動強度做出調整。如果期望調整，則數據可以從存儲器控制器傳送到存儲器器件252，以從正常調整存儲器器件252中的下拉晶體管的驅動強度，然后重新執(zhí)行比較。所述數據可以指示用于輸出驅動器的下拉的遞增阻抗或電阻的一個或更多個水平的增加或降低?？梢灾貜驮撗h(huán)，直到到達期望的設置為止。
外部上拉電阻器REXTPU311可以具有等于上拉目標電阻和外部短線電阻器RSTUB1的電阻之和的電阻值。外部下拉電阻器REXTPD321可以具有等于下拉目標電阻和外部短線電阻器RSTUB2的電阻之和的電阻值。外部短線電阻器RSTUB1和外部短線電阻器RSTUB2是提供信號完整性的電阻器。在存儲器和存儲器控制器之間的數據路徑(path)中，每一個數據位(data bit)DQi均具有外部短線電阻器，并且一般每一個均具有相等的電阻。上拉目標電阻和下拉目標電阻一般是相同的。上拉目標電阻和下拉目標電阻可以被選擇為18歐姆(ohm)加或減3歐姆，在15到21歐姆電阻的范圍內。
雖然OCD高校準引腳OCDH 310和OCD低校準引腳OCDL 320被用于OCD校準，但是它們也可以用來產生內部電壓基準(VREF)，所述內部電壓基準被輸入接收器用來檢測數字輸入信號中的邏輯電平。即，通過被用于OCD校準和內部電壓基準產生，OCDH端子/引腳310和OCDL端子/引腳320是多功能的。
現在參照圖4，示出了使用校準端子/引腳對(OCDH 310和OCDL 320)產生內部電壓基準(VREF)的概念。在這種情況下，由建立在VDDQ和VSS之間的分壓器電阻器網絡在內部產生內部電壓基準(VREF)。分壓器電阻器網絡一般使用兩個等值電阻將VDDQ和VSS之間的電壓分為兩部分。當在OCD校準模式中時，使用校準端子/引腳對(OCDH 310和OCDL 320)將其上產生的校準電壓耦合到OCD上拉比較器318和OCD下拉比較器328的輸入。當存儲器控制器不在OCD校準模式中時，(即它在正常模式中)，則校準端子/引腳對(OCDH 310和OCDL 320)可被用于產生內部電壓基準，以便從存儲器中的存儲器器件接收數據。
數字輸入接收器400具有一個耦合到數據輸入端子/引腳DQi 414的輸入，以及耦合到內部電壓基準(VREF)的另一個輸入。響應于數據輸入端子/引腳DQi 414上的電壓電平在內部電壓基準(VREF)之上或之下，數字輸入接收器400在其輸出DATA IN 416上產生數字邏輯電平。例如，如果數據輸入端子/引腳DQi 414上的電壓電平在內部電壓基準(VREF)的電壓電平之上，則數字輸入接收器400可以在其輸出DATA IN 416上產生高邏輯電平(即1)。如果數據輸入端子/引腳DQi 414上的電壓電平在內部電壓基準(VREF)的電壓電平之下，則數字輸入接收器400可以在其輸出DATA IN 416上產生低邏輯電平(即0)。
使用至少一對開關來使校準引腳的功能性在OCD校準模式和正常模式之間切換。當存儲器控制器不在OCD校準模式中時，本發(fā)明的實施方案借由把OCD低和OCD高端子/引腳(這里也分別稱為OCDL 320和OCDH 310)通過所述開關對耦合在一起，產生內部電壓基準VREF。當所述開關對處于閉合狀態(tài)時，它們可以具有某個與其相關聯的電阻。
圖5A到5C示出了存儲器控制器202、202’中在OCD校準模式(即上拉和下拉校準)和要接收數據時的正常模式之間切換的開關對501、502。在存儲器控制器中的這種開關結構中，同一節(jié)點(VREF 500)可以被用來分布上拉校準電壓、下拉校準電壓，以及用于數據接收的內部VREF。以這種方式，隨著響應于模式在其上選擇適當的電壓，在半導體器件內分布的基準電壓的數量可以被減少。此外，無需使用專用于執(zhí)行校準的比較器318和328。除了在正常模式期間接收數據以外，在校準模式期間，每一個輸入接收器400A-400n中的比較器可以用來執(zhí)行校準。
每一個開關501、502均具有第一開關連接、第二開關連接以及控制連接。控制連接控制在第一開關連接和第二開關連接之間開關的打開和閉合。開關501耦合在上拉校準端子OCDH 310和電壓基準節(jié)點500之間。開關501的第一開關連接耦合到上拉校準端子OCDH 310，并且開關501的第二開關連接耦合到電壓基準節(jié)點500。開關501的控制連接耦合到開關控制器510。開關502耦合在下拉校準端子OCDL 320和電壓基準節(jié)點500之間。開關502的第一開關連接耦合到下拉校準端子OCDL 320，并且開關502的第二開關連接耦合到電壓基準節(jié)點500。開關502的控制連接耦合到開關控制器510。
在圖5A中，開關被設置成提供OCD上拉校準。響應從開關控制器510接收到開關控制信號，開關501被閉合并且開關502被打開。開關控制器510對模式做出響應。在這種情況下，開關控制器510響應于處于OCD校準模式產生開關控制信號，以執(zhí)行OCD上拉校準。注意，開關501可以代表多個并聯的、至少一個被選擇性地閉合的開關。在圖5A中，開關502可以代表多個并聯的、無一被閉合的開關。
在圖5A中，用邏輯0輸入使能三態(tài)驅動器314，以將下拉負載耦合到OCDH端子/引腳310上。外部電阻器REXTPU311耦合在VDDQ和OCDH端子/引腳310之間，以在其上產生校準電壓。OCDH端子/引腳310上的校準電壓通過開關501基本上耦合到節(jié)點VREF 500上，因為幾乎沒有電流流過開關501。輸入接收器400A-400n的比較器使用OCDH端子/引腳310和節(jié)點VREF 500上的校準電壓與數據總線的相應數據端子/引腳DQi上的電壓電平進行比較，如先前利用數據端子/引腳DQ1 312描述的那樣。
數據端子/引腳DQi的數據總線可以是單向或雙向數據總線。在單向數據總線的情況下，數據端子/引腳DQi是到存儲器控制器的數據輸入端子/引腳。在雙向數據總線的情況下，數據端子/引腳DQi是存儲器控制器的數據輸入/輸出端子/引腳，并使片上輸入接收器和輸出驅動器耦合到它。要被校準并要從其接收數據的片外輸出驅動器使其輸出耦合到相應的數據端子/引腳DQi。
在圖5B中，開關被設置成提供OCD下拉校準。響應于從開關控制器510接收到開關控制信號，開關501打開并且開關502被閉合。開關控制器510響應于處于OCD校準模式產生開關控制信號，以執(zhí)行OCD下拉校準。注意，開關501可以代表多個并聯的、無一被閉合的開關。在圖5B中，開關502可以代表多個并聯的、至少一個被選擇性地閉合的開關。
在圖5B中，用邏輯1輸入使能三態(tài)驅動器324，以將上拉負載耦合到OCDL端子/引腳320上。外部電阻器REXTPD321耦合在地和OCDL端子/引腳320之間，以在其上產生校準電壓。OCDL端子/引腳320上的校準電壓通過開關502基本上耦合到節(jié)點VREF 500上，因為幾乎沒有電流流過開關502。輸入接收器400A-400n的比較器使用OCDL端子/引腳320和節(jié)點VREF 500上的校準電壓與數據端子/引腳DQi上的電壓電平進行比較，如先前利用數據端子/引腳DQ2 322描述的那樣。以這種方式，每一個數據端子/引腳DQi在被校準的存儲器器件的每一個片外驅動器中均可以具有上拉和下拉。
在圖5C中，開關被設置成提供用于數據接收的內部VREF。響應于從開關控制器510接收到開關控制信號，開關501被閉合并且開關502被閉合。開關控制器510響應于處于正常模式產生開關控制信號，以便當不在數據總線上將數據驅動出去時，從存儲器將數據接收進來。注意，開關501可以代表多個并聯的、至少一個被選擇性地閉合的開關。開關502可以代表多個并聯的、至少一個被選擇性地閉合的開關。
在圖5C中，三態(tài)驅動器314和324被禁用(disable)(即為高阻態(tài))，所以兩者都不把負載驅動到OCDH端子/引腳310或OCDL端子/引腳320上，因此它們未被示出。外部電阻器REXTPD321仍耦合在地和OCDL端子/引腳320之間，并且外部電阻器REXTPU311仍耦合在VDDQ和OCDH端子/引腳310之間。
外部電阻器REXTPU311的電阻、開關501的開關電阻、開關502的開關電阻，以及外部電阻器REXTPD321的電阻分割VDDQ和地之間的電壓，并將其耦合到節(jié)點VREF 500。在一個實施方案中，輸入接收器的轉換點是VDDQ和地之間的中點。在這種情況下，人們期望將VDDQ和VREF 500之間的電阻設置為等于VREF 500和地之間的電阻，以在VREF 500上將VDDQ和地之間的電壓分成兩半。在外部電阻器REXTPU311的電阻和外部電阻器REXTPD321的電阻相等的情況下，將開關501和502的開關電阻調整成相等，以在VREF 500上將VDDQ和地之間的電壓分成兩半。在其他的實施方案中，通過將不同的開關電阻用于開關501和502，轉換點可以偏離VDDQ和地之間的中點。
節(jié)點VREF 500上的內部電壓基準耦合到數字輸入接收器400的一個輸入中。數字輸入接收器400使用節(jié)點VREF 500上的內部電壓基準來與例如DQi 414的數據端子/引腳上的電壓電平進行比較，以如參照圖4所描述和說明的那樣在414中產生數據。
存在著多種實施本發(fā)明的方法，包括(但不限于)使用模擬開關、通過門(pass-gate)，或晶體管。在一個實施方案中，可以使用源極并聯在一起并且漏極并聯在一起的第一多個場效應晶體管(“FET”)和源極并聯在一起并且漏極并聯在一起的第二多個場效應晶體管(“FET”)來產生VREF的可選擇電壓電平，所述第一多個場效應晶體管在OCDH和VREF之間，所述第二多個場效應晶體管在VREF和OCDL之間。
一般對于數據接收，(即正常模式)，人們期望產生處于電源軌VDDQ和地之間的正常中點處的VREF。開啟或關閉的晶體管的數量可以變化，以基本上達到中點電壓電平。但是，在某些情況下，例如用于測試或實驗，人們可能期望將VREF的電壓電平設置得偏離中點值。在校準模式中(OCD上拉校準和OCD下拉校準)VREF的電壓電平針對校準被分別設置。在校準期間，通過場效應晶體管(“FET”)開關的電流基本上接近零，所以橫跨它們的電壓降落可忽略。
現在參照圖6，示出了本發(fā)明的實施方案的示例性原理圖。在這個實施方案中，在OCDL端子/引腳320和VREF 500之間以及在OCDH端子/引腳310和VREF 500之間，使用p溝道場效應晶體管(“PFET”)。當OCDL和OCDH端子/引腳之間的至少兩個PFET都被開啟時，所述PFET可被用來產生內部電壓基準VREF。在另一個實施方案中，n溝道場效應晶體管(“NFET”)可以代替一組PFET或將兩組PFET都代替。在又一個實施方案中，PFET可以被源極和漏極與PFET的源極和漏極并聯耦合并且柵極受到控制的NFET互補，以使它們一起被并聯導通。在其他的實施方案中，不同種類的晶體管開關或不同類型的開關可以替代PFET。
在圖6中，第一多個PFET 601A-601m使其源極并聯在一起并且其漏極并聯在一起，連在OCD高校準端子/引腳OCDH 310和VREF 500之間。第二多個PFET 602A-602m使其源極并聯在一起并且其漏極并聯在一起，連在VREF 500和OCD低校準端子/引腳OCDL 320之間。第一多個PFET 601A-601m的寬度和長度可以從一個變化到另一個，以在閉合時提供變化的開關電阻。第二多個PFET 602A-602m的寬度和長度也可以從一個變化到另一個，以在閉合時提供變化的開關電阻。
然后，通過選擇性地控制并聯導通的晶體管的數量，并通過控制驅動其柵極的控制信號610A-610m和611A-611m的電壓電平，可以使用PFET 601A-601m和PFET 602A-602m來產生VREF的可選電壓電平。以這種方式，OCD高校準端子/引腳OCDH 310和VREF 500之間的電阻可以被設置為等于VREF 500和OCD低校準端子/引腳OCDL 320之間的電阻，以提供二分之一的分壓。
開關控制器510在產生開關控制信號PD0-PDm 610A-610m和開關控制信號PU0-PUm611A-611m時對模式輸入650做出響應。如果模式輸入650是正常，則通過至少一對開關在節(jié)點VREF 500上產生內部電壓基準，PFET 601A-601m中的一個PFET導通，并且PFET 602A-602m中的一個PFET導通。如果模式輸入650是OCD上拉校準，則上拉校準電壓被耦合進節(jié)點VREF 500，并且PFET 601A-601m中的至少一個或更多個PFET導通，并且PFET 602A-602m中無一導通(即PFET 602A-602m全都關閉)。如果模式輸入650是OCD下拉校準，則下拉校準電壓被耦合進節(jié)點VREF 500，并且PFET 602A-602m中的至少一個或更多個PFET導通，并且PFET 601A-601m中無一導通(即PFET601A-601m全都關閉)。
VREF 500被扇出(fan out)并耦合進每一個數字輸入接收器400A-400n的輸入。數據端子/引腳DQ1-DQn 614A-614n分別被耦合進每一個數字輸入接收器400A-400n的另一輸入。當在校準模式中時，輸入接收器400A-400n的比較器使用從OCDH端子/引腳310和OCDL端子/引腳320選擇性地耦合到節(jié)點VREF 500上的校準電壓與數據端子/引腳DQ1-DQn 614A-614n上的電壓電平進行比較。
數據端子/引腳DQ1-DQn 614A-614n的數據總線可以是單向和雙向數據總線。在單向數據總線的情況下，數據端子/引腳DQ1-DQn 614A-614n是輸入端子/引腳。在雙向數據總線的情況下，數據端子/引腳DQ1-DQn 614A-614n是存儲器控制器的數據輸入/輸出端子/引腳，并使片上輸入接收器和輸出驅動器耦合到它。要被校準并要從其接收數據的片外輸出驅動器使其輸出耦合到相應的數據端子/引腳DQ1-DQn 614A-614n。
每一個數據端子/引腳DQ1-DQn 614A-614n在被校準的存儲器器件的每一個片外驅動器中均可以具有上拉和下拉。當在正常模式中時，輸入接收器400A-400n的比較器使用選擇性地耦合到節(jié)點VREF 500上的基準電壓與數據端子/引腳DQ1-DQn 614A-614n上的電壓電平進行比較，以確定進入信號的邏輯狀態(tài)。
一般對于數據接收，人們期望產生處于電源軌VDDQ和地之間的正常中點處的VREF。開關控制器510可以改變開啟或關閉的晶體管的數量，以基本上達到中點電壓電平。但是，在某些情況下，例如用于測試或實驗，人們可能期望將VREF的電壓電平設置得偏離中點值。
當在正常模式中工作時，相等強度的FET可以被連接到OCD低和OCD高引腳。即使FET的導通電阻可能隨著工藝、電壓和溫度變化，但是有可能匹配FET以使從VREF 500到OCDH端子/引腳310的電阻等于從VREF 500到CDL端子/引腳320的電阻，以得到準確的中點VREF。開關控制器510也可以產生各種電壓電平的開關控制信號PD0-PDm610A-610m和開關控制信號PU0-PUm 611A-611m，從而改變施加到PFET 601A-601m和PFET 602A-602m的柵極的柵極電壓，以改變其電阻，以使其可以更多或更少地等效于所期望的。
在校準模式中(OCD上拉校準和OCD下拉校準)節(jié)點VREF 500上的電壓電平如先前所討論的那樣針對校準被分別設置。在校準期間，通過場效應晶體管(“FET”)開關的電流基本上接近零，所以跨過它們的電壓降落可忽略。
現在參照圖7，示出了已封裝集成電路700。已封裝集成電路700可以是存儲器控制器202、包括存儲器控制器202’的處理器201’，或具有DDR存儲器接口的另一器件。已封裝集成電路700包括半導體管芯701和封裝(package)702。封裝702包括OCDH端子/引腳704和OCDL端子/引腳706，沒有外部VREF端子/引腳。OCDH端子/引腳704和OCDL端子/引腳706可以是不同的半導體封裝的引腳或其他類型的端子，例如焊料凸塊(solder bump)、焊球或在半導體封裝中使用的各種類型的有引線端子(leaded terminal)(例如直引線、彎腳引線、j形引線、鷗翅引線(gull-lead)和1形引線和無引線端子。OCDH端子/引腳704和OCDL端子/引腳706選擇性地提供多個功能——OCD校準和內部VREF產生。半導體管芯701包括OCDH焊盤707和OCDL焊盤709，沒有連接到外部VREF端子/引腳的額外的VREF焊盤。
本發(fā)明的實施方案可以減少印刷電路板組件的數量(例如，沒有用于分壓器的外部電阻器)和存儲器控制器的外接引腳(pin-out)中的引腳(或球柵陣列封裝的外接球(ball-out)中的球)的數量。本發(fā)明的實施方案可以在內部產生電壓基準，消除了外部的VREF引腳/端子，而不損失準確性或使用復雜的模擬電路。
雖然已經描述了某些示例性實施方案并將其在附圖中示出，但是要理解，這些實施方案僅僅是對寬泛發(fā)明的說明而非限制，并且本發(fā)明不限于所示出和描述的具體構造和排列，因為本領域普通技術人員能夠想到各種其他的修改。例如，雖然已經詳細地描述了DDR存儲器控制器內的DDR存儲器接口，但是有可能在具有類似類型接口的其他類型的芯片中實現本發(fā)明的實施方案。
權利要求
1.一種接口到存儲器的集成電路，所述集成電路包括耦合到外部上拉電阻器的第一片外驅動器校準端子；耦合到外部下拉電阻器的第二片外驅動器校準端子；耦合在所述第一片外驅動器校準端子和電壓基準節(jié)點之間的第一開關；以及耦合在所述第二片外驅動器校準端子和所述電壓基準節(jié)點之間的第二開關。
2.如權利要求1所述的集成電路，其中所述第一開關和所述第二開關被選擇性地閉合，以在所述電壓基準節(jié)點上產生內部電壓基準，輸入信號可以與所述內部電壓基準進行比較，以便接收數據。
3.如權利要求2所述的集成電路，其中所述第一開關被選擇性地閉合并且所述第二開關被選擇性地打開，以在所述電壓基準節(jié)點上產生上拉校準電壓來校準片外驅動器。
4.如權利要求3所述的集成電路，其中所述第一開關被選擇地打開并且所述第二開關被選擇性地閉合，以在所述電壓基準節(jié)點上產生下拉校準電壓來進一步校準所述片外驅動器。
5.如權利要求1所述的集成電路，還包括多個輸入接收器，每一個具有耦合到所述電壓基準節(jié)點的第一輸入和耦合到多個數據端子的相應數據端子的第二輸入。
6.如權利要求5所述的集成電路，其中每一個輸入接收器包括具有耦合到所述電壓基準節(jié)點的第一輸入和耦合到所述相應數據端子的第二輸入的比較器，所述數據端子耦合到片外輸出驅動器以用于校準。
7.如權利要求1所述的集成電路，還包括開關控制器，所述開關控制器具有模式輸入、耦合到所述第一開關的控制輸入的第一控制輸出，以及耦合到所述第二開關的控制輸入的第二控制輸出，響應于所述模式輸入，所述開關控制器控制所述第一開關和所述第二開關的所述打開和閉合。
8.如權利要求7所述的集成電路，其中所述第一開關和所述第二開關被選擇性地閉合，以在所述電壓基準節(jié)點上產生內部電壓基準，輸入信號可以與所述內部電壓基準進行比較，以便接收數據；所述第一開關被選擇性地閉合并且所述第二開關被選擇性地打開，以在所述電壓基準節(jié)點上產生上拉校準電壓來校準片外驅動器；并且所述第一開關被選擇性地打開并且所述第二開關被選擇性地閉合，以在所述電壓基準節(jié)點上產生下拉校準電壓來進一步校準所述片外驅動器。
9.如權利要求1所述的集成電路，其中所述集成電路是存儲器控制器。
10.如權利要求1所述的集成電路，其中所述集成電路是處理器。
11.集成電路中一種用于接口到存儲器的方法，所述方法包括如果處于用于上拉的片外驅動器校準模式，則選擇上拉校準端子耦合到電壓基準節(jié)點，以在其上提供上拉校準電壓，并且校準片外驅動器的上拉；如果處于用于下拉的片外驅動器校準模式，則選擇下拉校準端子耦合到所述電壓基準節(jié)點，以在其上提供下拉校準電壓，并且校準所述片外驅動器的下拉；以及，如果處于接收數據的正常模式，則選擇所述上拉校準端子和所述下拉校準端子耦合到所述電壓基準節(jié)點，以在其上提供基準電壓，并且從數據端子接收數據。
12.如權利要求11所述的方法，還包括在選擇、校準和接收操作之前，將外部上拉電阻器耦合到所述上拉校準端子；和將外部下拉電阻器耦合到所述下拉校準端子。
13.如權利要求11所述的方法，其中所述從所述數據端子接收數據的操作包括將所述電壓基準節(jié)點上的所述基準電壓與所述數據端子上的進入信號進行比較。
14.如權利要求13所述的方法，其中所述片外驅動器的所述上拉的所述校準包括將所述電壓基準節(jié)點上的所述上拉校準電壓與所述數據端子上的進入信號進行比較。
15.如權利要求14所述的方法，其中所述片外驅動器的所述下拉的所述校準包括將所述電壓基準節(jié)點上的所述下拉校準電壓與所述數據端子上的進入信號進行比較。
16.一種系統，包括處理器，所述處理器用于執(zhí)行指令并處理數據；雙數據率存儲器器件，所述雙數據率存儲器器件用于儲存來自所述處理器的數據并將數據讀到所述處理器；具有耦合到第一電源端子的第一端的外部上拉電阻器；具有耦合到第二電源端子的第一端的外部下拉電阻器；以及耦合在所述雙數據率存儲器器件和所述處理器之間的存儲器控制器，所述存儲器控制器包括耦合到所述外部上拉電阻器的第二端的上拉校準端子，耦合到所述外部下拉電阻器的第二端的下拉校準端子，電壓基準節(jié)點，第一開關，所述第一開關具有耦合到所述上拉校準端子的第一開關連接和耦合到所述電壓基準節(jié)點的第二開關連接，以及第二開關，所述第二開關具有耦合到所述下拉校準端子的第一開關連接和耦合到所述電壓基準節(jié)點的第二開關連接。
17.如權利要求16所述的系統，其中所述存儲器控制器是與所述處理器分離的集成電路。
18.如權利要求16所述的系統，其中所述處理器是集成電路，并且包括所述存儲器控制器。
19.如權利要求16所述的系統，其中所述存儲器控制器還包括開關控制器，所述開關控制器具有模式輸入、耦合到所述第一開關的控制輸入的第一控制輸出，以及耦合到所述第二開關的控制輸入的第二控制輸出，響應于所述模式輸入，所述開關控制器控制所述第一開關和所述第二開關的所述打開和閉合。
20.如權利要求19所述的系統，其中所述第一開關和所述第二開關被選擇性地閉合，以在所述電壓基準節(jié)點上產生內部電壓基準，輸入信號可以與所述內部電壓基準進行比較，以便接收數據；所述第一開關被選擇性地閉合并且所述第二開關被選擇性地打開，以在所述電壓基準節(jié)點上產生上拉校準電壓來校準DDR存儲器器件的驅動器；并且所述第一開關被選擇性地打開并且所述第二開關被選擇性地閉合，以在所述電壓基準節(jié)點上產生下拉校準電壓來進一步校準所述DDR存儲器器件的所述驅動器。
21.一種用于計算機系統的處理器，所述處理器包括接口到存儲器的存儲器控制器，所述存儲器控制器包括耦合到外部上拉電阻器的上拉校準端子，耦合到外部下拉電阻器的下拉校準端子，電壓基準節(jié)點，耦合在所述上拉校準端子和所述電壓基準節(jié)點之間的第一開關，以及耦合在所述下拉校準端子和所述電壓基準節(jié)點之間的第二開關。
22.如權利要求21所述的處理器，其中所述存儲器控制器還包括開關控制器，所述開關控制器具有模式輸入、耦合到所述第一開關的控制輸入的第一控制輸出，以及耦合到所述第二開關的控制輸入的第二控制輸出，響應于所述模式輸入，所述開關控制器控制所述第一開關和所述第二開關的所述打開和閉合。
23.如權利要求22所述的處理器，其中所述第一開關和所述第二開關被選擇性地閉合，以在所述電壓基準節(jié)點上產生內部電壓基準，輸入信號可以與所述內部電壓基準進行比較，以便從DDR存儲器器件的驅動器接收數據；所述第一開關被選擇性地閉合并且所述第二開關被選擇性地打開，以在所述電壓基準節(jié)點上產生上拉校準電壓來校準所述DDR存儲器器件的所述驅動器；并且所述第一開關被選擇性地打開并且所述第二開關被選擇性地閉合，以在所述電壓基準節(jié)點上產生下拉校準電壓來進一步校準所述DDR存儲器器件的所述驅動器。
24.一種接口到存儲器的已封裝集成電路，所述已封裝集成電路包括耦合到第一外部電阻器的第一片外驅動器校準端子；耦合到第二外部電阻器的第二片外驅動器校準端子；第一多個場效應晶體管，所述第一多個場效應晶體管具有并聯在一起耦合到所述第一片外驅動器校準端子的源極和并聯在一起耦合到電壓基準節(jié)點的漏極；以及第二多個場效應晶體管，所述第二多個場效應晶體管具有并聯在一起耦合到所述第二片外驅動器校準端子的漏極和并聯在一起耦合到所述電壓基準節(jié)點的源極。
25.如權利要求24所述的已封裝集成電路，其中所述第一多個場效應晶體管和所述第二多個場效應晶體管是p溝道場效應晶體管。
26.如權利要求24所述的已封裝集成電路，其中所述第一多個場效應晶體管和所述第二多個場效應晶體管是n溝道場效應晶體管。
27.如權利要求24所述的已封裝集成電路，其中所述第一多個場效應晶體管是p溝道場效應晶體管，并且所述第二多個場效應晶體管是n溝道場效應晶體管。
28.如權利要求24所述的已封裝集成電路，其中所述第一多個場效應晶體管是n溝道場效應晶體管，并且所述第二多個場效應晶體管是p溝道場效應晶體管。
29.如權利要求24所述的已封裝集成電路，其中所述第一多個場效應晶體管是具有并聯在一起的源極和并聯在一起的漏極的p溝道場效應晶體管和n溝道場效應晶體管，并且所述第二多個場效應晶體管是具有并聯在一起的源極和并聯在一起的漏極的p溝道場效應晶體管和n溝道場效應晶體管。
30.如權利要求24所述的已封裝集成電路，還包括開關控制器，所述開關控制器具有模式輸入、耦合到所述第一多個場效應晶體管的相應柵極的第一多個開關控制信號、耦合到所述第二多個場效應晶體管的相應柵極的第二多個開關控制信號，所述開關控制器控制所述第一和第二多個場效應晶體管的開關。
31.如權利要求24所述的已封裝集成電路，還包括多個輸入接收器，每一個具有耦合到所述電壓基準節(jié)點的第一輸入和耦合到相應數據端子的第二輸入以接收數據。
32.如權利要求31所述的已封裝集成電路，其中每一個輸入接收器包括具有耦合到所述電壓基準節(jié)點的第一輸入和耦合到相應數據端子的第二輸入的比較器，所述比較器用于校準片外輸出驅動器的上拉和下拉。
33.如權利要求32所述的已封裝集成電路，其中每一個輸入接收器的所述比較器還通過將所述基準節(jié)點上的基準電壓與所述相應數據端子上的輸入信號進行比較來接收數據。
全文摘要
本發(fā)明的實施方案包括接口到存儲器的存儲器控制器。在一個實施方案中，所述存儲器控制器包括耦合到外部上拉電阻器的上拉校準端子，耦合到外部下拉電阻器的下拉校準端子，電壓基準節(jié)點，耦合所述上拉校準端子和所述電壓基準節(jié)點之間的第一開關，以及耦合在所述下拉校準端子和所述電壓基準節(jié)點之間的第二開關。所述第一開關和所述第二開關可以被選擇性地閉合，以在正常模式中在所述電壓基準節(jié)點上產生內部電壓基準，所述內部電壓基準可被用于與輸入信號進行比較以接收數據。
文檔編號G11C5/14GK1906696SQ200480040504
公開日2007年1月31日 申請日期2004年11月5日 優(yōu)先權日2003年11月14日
發(fā)明者約翰·朱姆凱爾, 詹姆斯·錢德勒, 雷·蔣 申請人:英特爾公司