專(zhuān)利名稱(chēng)：半導(dǎo)體存儲(chǔ)器件及其刷新方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器件以及刷新該半導(dǎo)體存儲(chǔ)器件的方法。具體而言，本發(fā)明涉及一種能夠在常規(guī)的存取操作期間插入刷新操作的DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)以及刷新該DRAM的改進(jìn)方法。
背景技術(shù)：
近來(lái)，在低功耗應(yīng)用中，由DRAM替代SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)已經(jīng)相當(dāng)普遍，因?yàn)镈RAM每單位面積的存儲(chǔ)器容量遠(yuǎn)遠(yuǎn)大于SRAM每單位面積的存儲(chǔ)容量。但是，DRAM需要刷新，而SRAM則不是必須刷新。因此，存在這樣一種需求，要求能夠以如下方式來(lái)使DRAM可被用于與使用SRAM的方法相同的方法，即以使用DRAM中的內(nèi)部電路來(lái)執(zhí)行自動(dòng)刷新代替使用外部電路(例如刷新控制器)的刷新。
下面示出的專(zhuān)利文獻(xiàn)1公開(kāi)了一種DRAM，該DRAM使用了在一個(gè)循環(huán)時(shí)間(以下稱(chēng)作“外部循環(huán)時(shí)間”)內(nèi)插入了常規(guī)讀出操作或?qū)懭氩僮?以下稱(chēng)作“常規(guī)存取操作”或簡(jiǎn)稱(chēng)為“存取操作”)以及刷新操作的系統(tǒng)。在此系統(tǒng)中，由于在一個(gè)外部循環(huán)時(shí)間內(nèi)確保了用于存取的時(shí)間和用于刷新的時(shí)間，所以能夠在任何時(shí)間執(zhí)行刷新而不必延遲常規(guī)的存取。用于存取的時(shí)間和用于刷新的時(shí)間基本上彼此相等，因此下面將它們統(tǒng)稱(chēng)為“內(nèi)部循環(huán)時(shí)間”。
此DRAM的外部循環(huán)時(shí)間是實(shí)際的循環(huán)時(shí)間，其確定了操作速度。因此，為了增加此DRAM的操作速度而必需縮減外部循環(huán)時(shí)間。為了實(shí)現(xiàn)外部循環(huán)時(shí)間的縮減，必需將內(nèi)部循環(huán)時(shí)間縮減到等于或小于外部循環(huán)時(shí)間的一半的時(shí)間長(zhǎng)度。降低外部循環(huán)時(shí)間是很困難的。此DRAM被設(shè)計(jì)成通過(guò)在每個(gè)外部循環(huán)時(shí)間內(nèi)確保用于刷新的內(nèi)部循環(huán)時(shí)間，而能夠在任何時(shí)間執(zhí)行刷新。因此，僅僅使用了此DRAM的實(shí)際能力的一半，并且此DRAM的加速是困難的。
『專(zhuān)利文獻(xiàn)1』日本專(zhuān)利公開(kāi)No.2002-298574發(fā)明內(nèi)容『本發(fā)明所要解決的問(wèn)題』本發(fā)明的主要目的是提供一種能夠在常規(guī)存取操作期間插入刷新并能夠?qū)崿F(xiàn)高速化的半導(dǎo)體存儲(chǔ)器件以及刷新該存儲(chǔ)器件的方法。
『發(fā)明概述』依據(jù)本發(fā)明的一種半導(dǎo)體存儲(chǔ)器件具有存儲(chǔ)單元陣列、刷新裝置、地址選擇裝置、字線選擇裝置和選擇停止裝置。存儲(chǔ)單元陣列包括多條字線。刷新裝置產(chǎn)生刷新請(qǐng)求并隨之生成刷新地址。地址選擇裝置在產(chǎn)生存取請(qǐng)求時(shí)選擇存取地址，在產(chǎn)生刷新請(qǐng)求時(shí)選擇刷新地址。字線選擇裝置按照地址選擇裝置所選的地址來(lái)選擇字線。在存儲(chǔ)單元陣列中正在進(jìn)行存取或刷新的同時(shí)，選擇停止裝置停止由地址選擇裝置執(zhí)行的地址選擇。
依據(jù)本發(fā)明的一種刷新方法具有產(chǎn)生刷新請(qǐng)求并隨之生成刷新地址的步驟；在產(chǎn)生存取請(qǐng)求時(shí)選擇存取地址以及在產(chǎn)生刷新請(qǐng)求時(shí)選擇刷新地址的地址選擇步驟；按照所選的地址來(lái)選擇字線的字線選擇步驟；以及在存儲(chǔ)單元陣列中正在進(jìn)行存取或刷新的同時(shí)停止選擇存取地址和刷新地址的選擇停止步驟。
依據(jù)本發(fā)明，當(dāng)產(chǎn)生存取請(qǐng)求時(shí)選擇存取地址，當(dāng)產(chǎn)生刷新請(qǐng)求時(shí)選擇刷新地址，并且按照由此選擇的地址來(lái)選擇字線。因此，能夠在常規(guī)的存取期間插入刷新。在存儲(chǔ)單元陣列中執(zhí)行存取或刷新的同時(shí)，停止上述地址選擇。因此，在產(chǎn)生存取請(qǐng)求之前產(chǎn)生了刷新請(qǐng)求的情況下，優(yōu)先執(zhí)行刷新，并將隨后請(qǐng)求的存取延遲到先前啟動(dòng)的刷新完成為止。相反地，在產(chǎn)生刷新請(qǐng)求之前產(chǎn)生了存取請(qǐng)求的情況下，優(yōu)先執(zhí)行存取，并將隨后請(qǐng)求的刷新延遲到先前啟動(dòng)的存取完成為止。因此，內(nèi)部循環(huán)時(shí)間相對(duì)于外部循環(huán)時(shí)間而增加，由此外部循環(huán)時(shí)間被縮減以增加操作速度。
優(yōu)選地，將存儲(chǔ)單元陣列分成多個(gè)組塊。上述的半導(dǎo)體存儲(chǔ)器件還具有用于響應(yīng)由地址選擇裝置選擇的地址來(lái)選擇組塊的組塊選擇裝置。在對(duì)組塊選擇裝置所選的組塊執(zhí)行存取或刷新的同時(shí)，選擇停止裝置使地址選擇裝置停止執(zhí)行地址選擇。上述的刷新方法還包括響應(yīng)所選的地址來(lái)選擇組塊的步驟。選擇停止步驟包括在對(duì)所選的組塊執(zhí)行存取或刷新的同時(shí)停止選擇存取地址和刷新地址。
此外，優(yōu)選地，在上述半導(dǎo)體存儲(chǔ)器件中，字線選擇裝置響應(yīng)刷新地址而針對(duì)每一個(gè)組塊連續(xù)地選擇所有字線。在上述的刷新方法中，字線選擇步驟包括響應(yīng)刷新地址而針對(duì)每一個(gè)組塊連續(xù)地選擇所有字線。
由于在此情況下，以組塊為單位來(lái)執(zhí)行所謂的集中式刷新(burstrefresh)，所以刷新中的延遲(如果有)能夠在對(duì)選定組塊的操作過(guò)程中被吸收，并且不會(huì)延續(xù)至任何其它組塊。


圖1是示出了表示本發(fā)明實(shí)施例的DRAM的整體構(gòu)造的功能方框圖；圖2是示出了圖1中所示的解碼器組塊和解碼器控制電路的構(gòu)造的功能方框圖；圖3是示出了圖2中所示的地址選擇器和刷新電路的構(gòu)造的功能方框圖；圖4是示出了圖1至3中所示的DRAM的讀出和刷新操作的時(shí)序圖；圖5是示出了圖2中所示的組塊控制電路的構(gòu)造的功能方框圖；圖6是示出了圖2和3中所示的地址選擇器的構(gòu)造的功能方框圖；圖7是示出了圖6中所示的地址選擇器的操作的時(shí)序圖；
圖8是示出了圖1至3中所示的DRAM的集中式刷新操作的時(shí)序圖；圖9是示出了如圖8中所示的集中式刷新操作的時(shí)序圖，特別是示出了在刷新操作之后插入了被設(shè)為N個(gè)的、不同數(shù)量的常規(guī)存取操作時(shí)的操作；和圖10是示出了對(duì)應(yīng)于圖9(E)中所示情況的、當(dāng)N＝5時(shí)的操作情況的時(shí)序圖情況(A)為僅執(zhí)行存取操作；情況(B)為混合了刷新操作和存取操作；情況(C)為僅執(zhí)行刷新操作。
『符號(hào)說(shuō)明』12...存儲(chǔ)單元陣列14...行解碼器16...行解碼器控制電路17...刷新電路18...地址選擇器20...組塊使能電路22...行解碼器電路24...字線驅(qū)動(dòng)器26...組塊控制電路28...忙信號(hào)線30...刷新計(jì)時(shí)器32...地址計(jì)數(shù)器34...刷新使能電路40、42...晶體管46至49...NANAD電路54...鎖存電路/AE...陣列使能信號(hào)BUSY、/BUSY...忙信號(hào)CD、/CE...芯片使能信號(hào)RE、/RE...刷新使能信號(hào)
/RT...刷新計(jì)時(shí)器信號(hào)A1、A2...存取指令(常規(guī)存取操作)BE...組塊使能信號(hào)BK...存取陣列組塊BL...位線對(duì)BLEQ...位線均衡信號(hào)DB...解碼器組塊ERA...存取行地址信號(hào)LT...鎖存信號(hào)MC...存儲(chǔ)單元R1、R2、R3和R4...刷新指令(刷新操作)RRA...刷新行地址信號(hào)Tac...存取時(shí)間Tec...外部循環(huán)時(shí)間Tic...內(nèi)部循環(huán)時(shí)間WL...字線具體實(shí)施方式
將參照附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施例。相同的參考標(biāo)記表示相同或相應(yīng)的部分并且將不重復(fù)進(jìn)行相同的說(shuō)明。
參照?qǐng)D1，表示本發(fā)明一實(shí)施例的DRAM 10具有存儲(chǔ)單元陣列12，該存儲(chǔ)單元陣列包括64M(＝64×220)個(gè)存儲(chǔ)單元MC和4K(＝4×210)條字線WL。
將存儲(chǔ)單元陣列12分成16個(gè)存取陣列組塊(以下簡(jiǎn)稱(chēng)為“組塊”)BK。每個(gè)組塊BK包括256條字線WL、與字線交叉的16K條(＝16×210)位線BL、和連接到位線BL的16K個(gè)讀出放大器(圖中未示)。每個(gè)存儲(chǔ)單元MC被連接到相應(yīng)的字線WL和位線BL。
DRAM 10還具有行解碼器14和用于控制行解碼器14的行解碼器控制電路16。行解碼器14響應(yīng)行地址信號(hào)而從字線WL中進(jìn)行選擇。按照存儲(chǔ)單元陣列12的樣子，將行解碼器14分成16個(gè)解碼器組塊DB。
圖2示出了行解碼器控制電路16和一個(gè)解碼器組塊DB的細(xì)節(jié)。參照?qǐng)D2，DRAM 10還具有刷新電路17和地址選擇器18。刷新電路17產(chǎn)生刷新使能信號(hào)/RE并隨之生成刷新行地址信號(hào)RRA。地址選擇器18選擇外部施加的存取行地址信號(hào)ERA或刷新行地址信號(hào)RRA，并將所選的信號(hào)作為行地址信號(hào)RA提供給行解碼器控制電路16。行解碼器控制電路16解碼所提供的行地址信號(hào)RA，以生成行地址解碼信號(hào)ADU和ADL，并將這些信號(hào)提供給行解碼器14。
圖3示出了地址選擇器18和刷新電路17的細(xì)節(jié)。參照?qǐng)D3，刷新電路17包括刷新計(jì)時(shí)器30、地址計(jì)數(shù)器32和刷新使能電路34。刷新計(jì)時(shí)器30按預(yù)定周期產(chǎn)生刷新計(jì)時(shí)器信號(hào)/RT。地址計(jì)數(shù)器32響應(yīng)該刷新計(jì)時(shí)器信號(hào)/RT而增加該刷新行地址，以產(chǎn)生刷新行地址信號(hào)RRA。刷新使能電路34響應(yīng)芯片使能信號(hào)/CE和刷新計(jì)時(shí)器信號(hào)/RT而產(chǎn)生刷新使能信號(hào)/RE。
參照?qǐng)D4，芯片使能信號(hào)/CE按外部循環(huán)時(shí)間Tec的每個(gè)周期被激活到L(邏輯低)電平。芯片使能信號(hào)/CE的激活對(duì)應(yīng)于存取指令的發(fā)布。當(dāng)芯片使能信號(hào)/CE被激活時(shí)，地址選擇器18接收外部施加的存取行地址信號(hào)ERA，并依據(jù)此信號(hào)從存儲(chǔ)單元MC中讀出數(shù)據(jù)。
如果將讀出或刷新操作所需的內(nèi)部循環(huán)時(shí)間Tic設(shè)為外部循環(huán)時(shí)間Tec的一半，則即使在讀出操作期間也能夠可靠地插入刷新操作。如果存儲(chǔ)單元MC的保持時(shí)間是64ms，則必須以16μs(＝64ms÷4K)的間隔連續(xù)選擇4K條字線WL，以便在此時(shí)間內(nèi)刷新所有的存儲(chǔ)單元MC。通過(guò)如上所述的以恒定周期均勻連續(xù)地選擇所有字線WL的刷新被稱(chēng)作“分布式刷新”。
在分布式刷新的情況下，通過(guò)與芯片使能信號(hào)/CE無(wú)關(guān)地以16μs的周期將刷新計(jì)時(shí)器信號(hào)/RT激活到L電平。當(dāng)在激活刷新計(jì)時(shí)器信號(hào)/RT之后激活芯片使能信號(hào)/CE時(shí)，將刷新使能信號(hào)/RE激活到L電平。該刷新使能信號(hào)/RE的激活對(duì)應(yīng)于刷新指令的發(fā)布。當(dāng)在激活了刷新使能信號(hào)/RE之后又經(jīng)過(guò)了預(yù)定時(shí)間之后，刷新計(jì)時(shí)器30被復(fù)位，并且刷新計(jì)時(shí)器信號(hào)/RT返回到H(邏輯高)電平。當(dāng)激活了刷新使能信號(hào)/RE時(shí)，地址選擇器18接收由地址計(jì)數(shù)器32生成的刷新行地址信號(hào)RRA，并依據(jù)此信號(hào)來(lái)刷新存儲(chǔ)單元MC。
如果如上所述將內(nèi)部循環(huán)時(shí)間Tic設(shè)為外部循環(huán)時(shí)間Tec的一半，則刷新指令不可能與存取指令(在本說(shuō)明書(shū)中為讀出指令)競(jìng)爭(zhēng)，并且能夠在任何時(shí)間進(jìn)行刷新。在此實(shí)施例中，即使刷新指令在內(nèi)部循環(huán)時(shí)間Tic被設(shè)置為長(zhǎng)于外部循環(huán)時(shí)間Tec一半的情況下與存取指令競(jìng)爭(zhēng)，也能夠仲裁其間的競(jìng)爭(zhēng)以便在常規(guī)存取操作期間插入刷新操作。
再次參照?qǐng)D2，每個(gè)解碼器組塊DB包括組塊使能電路20、行解碼器電路22、字線驅(qū)動(dòng)器24和組塊控制電路26。高位行地址解碼信號(hào)ADU被提供給組塊使能電路20，而低位行地址解碼信號(hào)ADL被提供給行解碼器電路22。每個(gè)組塊使能電路20響應(yīng)該行地址解碼信號(hào)ADU而生成組塊使能信號(hào)BE，以選擇相應(yīng)的解碼器組塊DB。每個(gè)行解碼器電路22響應(yīng)行地址解碼信號(hào)ADL而選擇相應(yīng)的256條字線WL中的一條。字線驅(qū)動(dòng)器24驅(qū)動(dòng)所選的字線WL。在此實(shí)施例中，提供了12位行地址信號(hào)RA，其中的4位信號(hào)被用來(lái)選擇組塊BK，另8位信號(hào)用來(lái)選擇字線WL。
響應(yīng)組塊使能信號(hào)BE來(lái)激活組塊控制電路26，組塊控制電路26從對(duì)應(yīng)的組塊BK接收到時(shí)序監(jiān)視信號(hào)TM，并向?qū)?yīng)的組塊BK提供陣列控制信號(hào)AC。時(shí)序監(jiān)視信號(hào)TM是在對(duì)應(yīng)的組塊BK中生成的。陣列控制信號(hào)AC是用于針對(duì)相應(yīng)的組塊BK來(lái)控制讀出放大器的激活、復(fù)位之后的位線預(yù)充電等的信號(hào)。也就是說(shuō)，每個(gè)組塊控制電路26控制對(duì)應(yīng)的組塊BK，以使操作序列按自完成方式被完成。
此實(shí)施例的特征在于DRAM 12還具有一條用于產(chǎn)生忙信號(hào)BUSY的忙信號(hào)線28。忙信號(hào)線28為16個(gè)組塊BK所共用，并以平行于位線對(duì)BL的方式在行解碼器14中延伸。
圖5示出了用于產(chǎn)生忙信號(hào)/BUSY的電路。參照?qǐng)D5，每個(gè)組塊控制電路26包括陣列存取時(shí)序控制電路36、延遲電路38和n溝道MOS晶體管40。陣列存取時(shí)序控制電路36向?qū)?yīng)的組塊BK提供包括位線均衡信號(hào)BLEQ在內(nèi)的各種陣列控制信號(hào)AC。延遲電路38將該位線均衡信號(hào)BLEQ延遲預(yù)定的時(shí)間。晶體管40響應(yīng)延遲后的位線均衡信號(hào)BLEQ而導(dǎo)通，以將忙信號(hào)線28上的電壓下拉至接地電壓GND。
行解碼器控制電路16包括p溝道MOS晶體管42和反相器44。晶體管42響應(yīng)陣列使能信號(hào)/AE而導(dǎo)通，以便將忙信號(hào)線28上的電壓上拉至電源電壓VDD。陣列使能信號(hào)/AE是響應(yīng)芯片使能信號(hào)/CE或刷新使能信號(hào)/RE而臨時(shí)產(chǎn)生的脈沖信號(hào)。
當(dāng)對(duì)一個(gè)組塊BK開(kāi)始常規(guī)存取操作或刷新操作時(shí)，將陣列使能信號(hào)/AE的脈沖施加到晶體管42的柵極。由此上拉忙信號(hào)線28的電壓，以將忙信號(hào)/BUSY預(yù)充電至H電平。通過(guò)反相器44將忙信號(hào)/BUSY設(shè)為L(zhǎng)電平，以指示正在操作該一個(gè)組塊BK，由此禁止啟動(dòng)下一個(gè)常規(guī)存取操作或刷新操作。
在完成了對(duì)該所選組塊的操作序列之后，并在從輸出位線均衡信號(hào)BLEQ的時(shí)間起經(jīng)過(guò)了預(yù)定時(shí)間之后，晶體管40導(dǎo)通。由此下拉忙信號(hào)線28的電壓以使忙信號(hào)/BUSY返回到L電平。通過(guò)反相器44使忙信號(hào)/BUSY返回到H電平，以指示完成了對(duì)該組塊BK的操作。由此取消對(duì)下一個(gè)操作的禁止。
如上所述，當(dāng)沒(méi)有組塊BK被選擇時(shí)，忙信號(hào)/BUSY保持在H電平，而當(dāng)選擇了一個(gè)組塊BK時(shí)忙信號(hào)/BUSY被設(shè)為L(zhǎng)電平。在完成對(duì)該所選組塊BK的操作序列之前，忙信號(hào)/BUSY保持在L電平。將忙信號(hào)/BUSY從行解碼器控制電路16提供至地址選擇器18。也就是說(shuō)，晶體管42依據(jù)存取指令或刷新指令對(duì)忙信號(hào)線28進(jìn)行充電，并在完成了對(duì)相應(yīng)的組塊BK的存取操作或刷新操作時(shí)，對(duì)忙信號(hào)線28進(jìn)行放電。忙信號(hào)線28、晶體管42和對(duì)應(yīng)于16個(gè)組塊BK而提供的16個(gè)晶體管40是用于響應(yīng)存取指令或刷新指令來(lái)激活忙信號(hào)/BUSY以及在完成了對(duì)由組塊使能電路20選擇的組塊BK的常規(guī)存取操作或刷新操作時(shí)使忙信號(hào)/BUSY無(wú)效的裝置。
當(dāng)忙信號(hào)BUSY是L電平時(shí)，沒(méi)有組塊BK被選擇并且行解碼器控制電路16因此被激活，以將行地址解碼信號(hào)ADU和ADL提供給行解碼器14。一旦選擇了一個(gè)組塊BK，忙信號(hào)BUSY就被激活到H電平，但是行地址解碼信號(hào)ADU和ADL仍維持在相同的狀態(tài)。不管行地址信號(hào)RA如何變化，在完成對(duì)前述組塊BK的操作而使忙信號(hào)BUSY返回到L電平之前，行地址解碼信號(hào)ADU和ADL都沒(méi)有改變。
圖6示出了地址選擇器18的構(gòu)造。參照?qǐng)D6，地址選擇器18包括NAND(與非)電路46至49、反相器50和51、NOR(或非)電路52和D型鎖存電路54。提供了各自包含N個(gè)電路的NAND電路46至48，以及N個(gè)D型鎖存電路54。在此實(shí)施例中，由于行地址信號(hào)ERA、RRA和RA是12位的信號(hào)，所以N＝12。當(dāng)芯片使能信號(hào)/CE是L電平時(shí)，12個(gè)NAND電路46輸入12位的存取行地址信號(hào)ERA。當(dāng)刷新使能信號(hào)/RE是L電平時(shí)，12個(gè)NAND電路47輸入12位的刷新行地址信號(hào)RRA。12個(gè)NAND電路48輸出所輸入的12位存取行地址信號(hào)ERA或12位刷新行地址信號(hào)RRA。
當(dāng)忙信號(hào)/BUSY是H電平時(shí)，NAND電路49用作反相器。因此，當(dāng)芯片使能信號(hào)/CE或者刷新使能信號(hào)/RE變成L電平時(shí)，從NAND電路49提供給12個(gè)鎖存電路54的鎖存信號(hào)LT變成H電平。當(dāng)鎖存信號(hào)LT變成H電平時(shí)，12個(gè)鎖存電路54接收并鎖存從12個(gè)NAND電路48輸出的12位存取行地址信號(hào)ERA或刷新行地址信號(hào)RRA，并輸出被鎖存的信號(hào)作為12位行地址信號(hào)RA。簡(jiǎn)言之，如果忙信號(hào)/BUSY是H電平，則地址選擇器18在芯片使能信號(hào)/CE為L(zhǎng)電平時(shí)選擇存取行地址信號(hào)ERA，在刷新使能信號(hào)/RE為L(zhǎng)電平時(shí)選擇刷新行地址信號(hào)RRA。
另一方面，當(dāng)忙信號(hào)/BUSY是L電平時(shí)，鎖存信號(hào)LT被固定在H電平。只要忙信號(hào)/BUSY是L電平，即使在芯片使能信號(hào)/CE或者刷新使能信號(hào)/RE變成了L電平以及輸入了下一個(gè)新的存取行地址信號(hào)ERA或刷新行地址信號(hào)RRA時(shí)，鎖存電路54仍繼續(xù)鎖存舊的存取行地址信號(hào)ERA或刷新行地址信號(hào)RRA，而不接收下一個(gè)新的存取行地址信號(hào)ERA或刷新行地址信號(hào)RRA。換言之，在忙信號(hào)/BUSY是L電平時(shí)，地址選擇器18的操作為即使芯片使能信號(hào)/CE或者刷新使能信號(hào)/RE變成了L電平，地址選擇器18也忽略隨后提供的存取行地址信號(hào)ERA或刷新行地址信號(hào)RRA，繼續(xù)輸出上次選擇的存取行地址信號(hào)ERA或刷新行地址信號(hào)RRA而不選擇隨后提供的信號(hào)。
參照?qǐng)D7，當(dāng)芯片使能信號(hào)CE被激活時(shí)，啟動(dòng)對(duì)所選組塊BK的存取操作，并將忙信號(hào)/BUSY激活到L電平。當(dāng)完成了該存取操作時(shí)，忙信號(hào)/BUSY返回到H電平。另一方面，當(dāng)刷新使能信號(hào)RE被激活時(shí)，啟動(dòng)對(duì)所選組塊BK的刷新操作，并將忙信號(hào)/BUSY激活到L電平。當(dāng)完成了刷新操作時(shí)，忙信號(hào)/BUSY返回到H電平。
如上所述，當(dāng)忙信號(hào)/BUSY返回到H電平時(shí)，DRAM 10依據(jù)存取指令和刷新指令中先到的一個(gè)指令來(lái)確定隨后將執(zhí)行的操作。這樣，外部施加的存取行地址信號(hào)ERA與內(nèi)部產(chǎn)生的刷新行地址信號(hào)RRA彼此沒(méi)有區(qū)別，并且在完成對(duì)先前組塊BK的操作之前，依據(jù)新的行地址信號(hào)RA的操作被推遲。也就是說(shuō)，DRAM 10優(yōu)先執(zhí)行依據(jù)在另一個(gè)指令之前到來(lái)的指令的操作，并在完成在先操作之前，推遲依據(jù)后續(xù)指令的操作。
在通過(guò)設(shè)定內(nèi)部循環(huán)時(shí)間Tic長(zhǎng)于外部循環(huán)時(shí)間Tec的一半來(lái)執(zhí)行分布式刷新的情況下，存在刷新指令與存取指令競(jìng)爭(zhēng)的趨勢(shì)，并且在出現(xiàn)競(jìng)爭(zhēng)時(shí)必須推遲刷新。因此，在此實(shí)施例中，最好是按照在最短的時(shí)間內(nèi)通過(guò)所有256條字線WL連續(xù)地對(duì)每個(gè)組塊BK進(jìn)行集中式刷新的方式，以組塊為單位來(lái)執(zhí)行集中式刷新。
為了以64ms的間隔刷新每個(gè)存儲(chǔ)單元MC，以4ms(＝64ms÷16)的間隔將集中式刷新開(kāi)始信號(hào)提供給16個(gè)組塊BK中的每一個(gè)組塊，并且通過(guò)256條字線WL在每個(gè)組塊BK中連續(xù)地執(zhí)行集中式刷新。因此，在每個(gè)組塊BK中，以4ms的周期執(zhí)行256次刷新。實(shí)際上，即使在執(zhí)行一次刷新所需的時(shí)間是50ns的情況下，集中式刷新所需的時(shí)間是12.8μs(＝256×50ns)，與4ms相比是極短的。因此，集中式刷新在4ms周期中最初很短的時(shí)間內(nèi)被完成。當(dāng)常規(guī)的存取指令在集中式刷新期間到來(lái)時(shí)，刷新被推遲。但是，在以組塊為單位進(jìn)行集中式刷新的情況下，刷新中的延遲在對(duì)每個(gè)組塊BK的操作過(guò)程中被吸收，并且不會(huì)延續(xù)至任何其它的組塊BK，如下面詳細(xì)的說(shuō)明。
圖8示出了在存取指令A(yù)1和A2按最小外部循環(huán)時(shí)間Tec的每個(gè)周期連續(xù)到來(lái)的情況下的集中式刷新操作。圖8(A)示出了如現(xiàn)有技術(shù)中的內(nèi)部循環(huán)時(shí)間Tic為外部循環(huán)時(shí)間Tec的一半的情況，而圖8(B)示出了內(nèi)部循環(huán)時(shí)間Tic長(zhǎng)于外部循環(huán)時(shí)間Tec的一半的情況。下面將針對(duì)如下情況進(jìn)行說(shuō)明刷新指令R1在存取指令A(yù)1緊前到來(lái)，并且由此啟動(dòng)了刷新操作R1(用與對(duì)應(yīng)的指令相同的參考符號(hào)來(lái)表示)，從而對(duì)常規(guī)存取操作A1的循環(huán)時(shí)間和存取時(shí)間而言，都導(dǎo)致最差的條件。
參照?qǐng)D8(A)，當(dāng)刷新指令R1在存取指令A(yù)1緊前到來(lái)時(shí)，首先啟動(dòng)刷新操作R1。該刷新操作R1在經(jīng)過(guò)內(nèi)部循環(huán)時(shí)間Tic之后被完成。由于此刷新為集中式刷新，所以每在完成在先的常規(guī)存取操作或刷新操作后就發(fā)布刷新指令。因此當(dāng)完成了刷新操作R1時(shí)，另一個(gè)刷新指令R2到來(lái)。但是此時(shí)，由于存取指令A(yù)1在刷新指令R2到來(lái)之前的時(shí)刻T0到來(lái)，所以依據(jù)該存取指令A(yù)1而啟動(dòng)常規(guī)存取操作A1。在經(jīng)過(guò)內(nèi)部循環(huán)時(shí)間Tic之后常規(guī)存取操作A1也被完成。重復(fù)此操作序列，按集中式刷新方式的刷新操作R1和R2以及常規(guī)存取操作A1和A2被交替執(zhí)行。下面將更具體的說(shuō)明此過(guò)程。
地址選擇器18響應(yīng)處于L電平的刷新使能信號(hào)/RE而鎖存刷新行地址信號(hào)RRA，并將鎖存的刷新行地址信號(hào)RRA提供給行解碼器控制電路16。行解碼器控制電路16將忙信號(hào)/BUSY激活至L電平，并響應(yīng)刷新行地址信號(hào)RRA將行地址解碼信號(hào)ADU和ADL提供給行解碼器14。響應(yīng)該行地址解碼信號(hào)ADU而選擇一個(gè)組塊BK，并在組塊BK中響應(yīng)該行地址解碼信號(hào)ADL而激活一條字線WL，以刷新連接到該字線WL的所有存儲(chǔ)單元MC。
在此刷新操作R1期間，將芯片使能信號(hào)/CE激活至L電平，以將存取行地址信號(hào)ERA提供給地址選擇器18。但是，由于忙信號(hào)/BUSY已經(jīng)被激活，所以地址選擇器18不鎖存該存取行地址信號(hào)ERA，而繼續(xù)鎖存上次被鎖存的刷新行地址信號(hào)RRA。
當(dāng)在所選組塊BK中完成了刷新操作R1時(shí)，使忙信號(hào)/BUSY被無(wú)效為H電平。由此，地址選擇器18鎖存已給出的存取行地址信號(hào)ERA，并將此信號(hào)提供給行解碼器控制電路16。因此，在所選的組塊BK中執(zhí)行常規(guī)的存取操作A1。
在情況(A)下，由于內(nèi)部循環(huán)時(shí)間Tic為外部循環(huán)時(shí)間Tec的一半，所以在外部循環(huán)時(shí)間Tec內(nèi)完成每個(gè)常規(guī)存取操作。圖中的箭頭表示從輸入的存取指令起到完成常規(guī)存取操作。如SRAM的情況一樣，箭頭所表示的存取時(shí)間在外部循環(huán)時(shí)間Tec以?xún)?nèi)。
在情況(B)下，雖然可以跳過(guò)刷新指令，但是每個(gè)存儲(chǔ)單元MC在被刷新的同時(shí)按外部循環(huán)時(shí)間Tec的每個(gè)周期被存取。
將參照?qǐng)D9來(lái)說(shuō)明在內(nèi)部循環(huán)時(shí)間Tic被設(shè)置為長(zhǎng)于外部循環(huán)時(shí)間Tec的一半的情況下內(nèi)部循環(huán)時(shí)間Tic能夠被延長(zhǎng)的程度。
內(nèi)部循環(huán)時(shí)間Tic相對(duì)于外部循環(huán)時(shí)間Tec的一半越長(zhǎng)，插入刷新操作的頻率就越小。因此，就需要用于在一定數(shù)量的常規(guī)存取操作之后允許可靠地插入至少一個(gè)刷新操作的條件。在用于第一個(gè)刷新操作的內(nèi)部循環(huán)時(shí)間(1×Tic)之后插入N個(gè)常規(guī)存取操作。如果N個(gè)常規(guī)存取操作所需的時(shí)間(N×Tic)在N個(gè)外部循環(huán)時(shí)間構(gòu)成的時(shí)間段(N×Tec)內(nèi)，則刷新指令在第(N+1)個(gè)常規(guī)存取指令之前到來(lái)，以啟動(dòng)刷新操作。因此，下面的表達(dá)式(1)給出了刷新操作的插入條件Tic+N×Tic＜N×Tec...(1)修改表達(dá)式(1)以獲得下面的表達(dá)式(2)Tic＜N/(N+1)×Tec ...(2)表達(dá)式(2)示出了如果內(nèi)部循環(huán)時(shí)間Tic在外部循環(huán)時(shí)間Tec的N/(N+1)倍之內(nèi)，則在第(N+1)個(gè)常規(guī)存取操作之前插入刷新操作。例如，在N＝1的情況下，如果內(nèi)部循環(huán)時(shí)間Tic短于外部循環(huán)時(shí)間Tec的一半，則每隔一個(gè)周期插入一次刷新操作，如圖9(A)所示。
從表達(dá)式(2)明顯可知，如果N被增加，則內(nèi)部循環(huán)時(shí)間Tic變得更接近于外部循環(huán)時(shí)間Tec。也就是說(shuō)，如果在刷新操作的插入頻率相當(dāng)小時(shí)也沒(méi)有問(wèn)題，則內(nèi)部循環(huán)時(shí)間Tic可以被設(shè)置為基本上接近于外部循環(huán)時(shí)間Tec。
如果N是如圖9(A)至9(E)所示的有窮數(shù)，則刷新指令被跳過(guò)N次。如果N是無(wú)窮數(shù)，則內(nèi)部循環(huán)時(shí)間Tic與外部循環(huán)時(shí)間Tec相同，刷新指令被跳過(guò)無(wú)窮次，且沒(méi)有刷新操作被插入，如圖9(F)所示。即使刷新指令在第一存取指令緊前到來(lái)以插入刷新操作，存取指令也必須在完成在先的存取操作之前的一個(gè)循環(huán)到來(lái)，因此在第一存取操作之后不插入刷新操作。如果N不是無(wú)窮的并且內(nèi)部循環(huán)時(shí)間Tic稍短于外部循環(huán)時(shí)間Tec，則必然插入刷新操作。
然后獲得可毫無(wú)例外地插入刷新操作的上限值的設(shè)定。如果每個(gè)組塊BK的字線數(shù)是Nwlb，則滿(mǎn)足使通過(guò)以N×Tec乘以此數(shù)值而獲得的值被設(shè)定為小于用保持時(shí)間Tr除以組塊的數(shù)量Nb而獲得的值即可。因此獲得下面的表達(dá)式(3)。
N×Tec×Nwlb＜Tr/Nb...(3)由于Nwlb×Nb是字線的總數(shù)Ntwl，所以獲得使用此數(shù)值修改表達(dá)式(3)后的如下表達(dá)式(4)。
N＜Tr/(Tec×Ntwl) ...(4)如果保持時(shí)間是64ms的典型值、在此實(shí)施例中字線總數(shù)Ntwl為4K、以及外部循環(huán)時(shí)間是50ns，則N的上限值基本上是約為312的較大數(shù)值。
如果將N＝312代入表達(dá)式(2)，則即使內(nèi)部循環(huán)時(shí)間Tic是49.85μs，與外部循環(huán)時(shí)間Tec之比為0.997(＝312/313)/1、即為外部循環(huán)時(shí)間Tec的99.7％，也必須在312個(gè)循環(huán)之后至少插入一次刷新操作，以便能夠必然執(zhí)行通過(guò)所有字線的刷新，同時(shí)按外部循環(huán)時(shí)間Tec連續(xù)插入常規(guī)存取操作。
但是，即使在N不是這么大的數(shù)值的情況下，內(nèi)部循環(huán)時(shí)間Tic也基本上接近于外部循環(huán)時(shí)間Tec。例如，當(dāng)N＝4時(shí)，內(nèi)部循環(huán)時(shí)間Tic可被增加到外部循環(huán)時(shí)間Tec的4/5(80％)，也就是說(shuō)，刷新操作以1比4個(gè)常規(guī)存取操作的比例被插入，如圖9(D)所示。就插入刷新操作的頻率而言，即使外部循環(huán)時(shí)間是50ns，執(zhí)行256次集中式刷新所需的時(shí)間也為64μs(＝5×50ns×256)。在此情況下，通過(guò)第256條字線的刷新被最大地延遲。但是該刷新延遲僅為51.2μs(＝64μs-(50ns×256))。這個(gè)值僅為保持時(shí)間64ms的0.08％，能夠被完全忽略。
由于刷新是以組塊為單位、按集中式刷新而被執(zhí)行的，所以刷新延遲當(dāng)然能夠在對(duì)該組塊的操作過(guò)程中被吸收，并且不會(huì)延續(xù)至任何其它的組塊，也不會(huì)被累積。51.2μs的延遲是通過(guò)所有字線的最大延遲。因此，依據(jù)本實(shí)施例，基本上不存在由刷新延遲導(dǎo)致的問(wèn)題并且內(nèi)部循環(huán)時(shí)間能被增加Tic，到接近于外部循環(huán)時(shí)間Tec。相反地，通過(guò)利用可按內(nèi)部循環(huán)時(shí)間Tic工作的DRAM 10的幾乎所有實(shí)際能力，能夠?qū)崿F(xiàn)高速化。因此，能夠提供一種可在內(nèi)部執(zhí)行刷新的SRAM兼容型DRAM，并且能夠?qū)崿F(xiàn)接近于已有DRAM的外部循環(huán)時(shí)間的一半的外部循環(huán)時(shí)間Tec。
因此，就“循環(huán)時(shí)間”而言，可以說(shuō)只要N是有窮數(shù)，即使在內(nèi)部循環(huán)時(shí)間Tic長(zhǎng)于外部循環(huán)時(shí)間Tec的一半時(shí)，也能夠毫無(wú)問(wèn)題地在外部循環(huán)時(shí)間Tec內(nèi)執(zhí)行常規(guī)存取操作和刷新操作。但是，就常規(guī)存取操作的“存取時(shí)間”而言，仍然存在問(wèn)題。即，在SRAM的常規(guī)情況下，通常循環(huán)時(shí)間和存取時(shí)間彼此相等。因此，還期望在此DRAM 10中，數(shù)據(jù)讀出在外部循環(huán)時(shí)間Tec內(nèi)是有效的。但是，如圖8(B)所示，在外部循環(huán)時(shí)間Tec內(nèi)最先讀出的數(shù)據(jù)(表示存取時(shí)間的箭頭的尖端)不是有效的，并且存取時(shí)間Tac不滿(mǎn)足常規(guī)的SRAM標(biāo)準(zhǔn)。從附圖明顯可見(jiàn)，為了使存取時(shí)間Tac滿(mǎn)足該標(biāo)準(zhǔn)，必須將用于刷新操作的內(nèi)部循環(huán)時(shí)間Tic與存取時(shí)間Tac之和設(shè)置在外部循環(huán)時(shí)間Tec以?xún)?nèi)。在上述實(shí)施例中，用于刷新操作的內(nèi)部循環(huán)時(shí)間Tic與用于常規(guī)存取操作的內(nèi)部循環(huán)時(shí)間Tic彼此相等。但是，在常規(guī)存取操作的情況下，盡管第一數(shù)據(jù)存取時(shí)間沒(méi)有改變，作為出于某些原因、例如頁(yè)或突發(fā)讀出(burst readout)而導(dǎo)致沒(méi)有立即啟動(dòng)預(yù)充電的結(jié)果，在某些DRAM中也可以增加循環(huán)時(shí)間。在這樣的情況下，即使用于常規(guī)存取操作的內(nèi)部循環(huán)時(shí)間Tic很長(zhǎng)，也不必增加外部循環(huán)時(shí)間Tec和存取時(shí)間。
此外，如圖8(B)所示，緊隨在刷新操作之后的存取時(shí)間Tac與后續(xù)的常規(guī)存取操作之后的存取時(shí)間Tac彼此不同。因此，由于此問(wèn)題而令用戶(hù)難以使用該DRAM。此時(shí)，可以使用一種方法，如圖10所示，此方法在標(biāo)準(zhǔn)中有意設(shè)置了存取等待時(shí)間Tlt，以便將用于刷新操作的內(nèi)部循環(huán)時(shí)間Tic與用于常規(guī)存取操作的內(nèi)部循環(huán)時(shí)間Tic之和設(shè)為明顯的(apparent)存取時(shí)間，以延遲數(shù)據(jù)在連續(xù)的常規(guī)存取操作之后變?yōu)橛行У臅r(shí)間。當(dāng)然，存取時(shí)間Tac很長(zhǎng)，但是能夠縮短循環(huán)時(shí)間。此操作類(lèi)似于Digest of Technical Papers(ISSC91，p.50，F(xiàn)eb.1991)中所公開(kāi)的流水線突發(fā)式SRAM中的操作。
圖10示出了當(dāng)N＝5時(shí)的操作情況，即在情況(A)下，只有常規(guī)存取指令到來(lái)，使得有意將存取時(shí)間Tac描述為在規(guī)范方面增加的時(shí)間，并且其長(zhǎng)于外部循環(huán)時(shí)間Tec；在情況(B)下，在常規(guī)存取指令按外部循環(huán)時(shí)間Tec到來(lái)時(shí)啟動(dòng)集中式刷新；以及在情況(C)下，只有刷新指令到來(lái)。在情況(A)和(B)下，與圖9(E)中N＝5時(shí)所示的情況不同，存取時(shí)間Tac相對(duì)于存取指令的輸入總是相同的。即使在存取時(shí)間Tac長(zhǎng)于外部循環(huán)時(shí)間Tec時(shí)，也以與外部循環(huán)時(shí)間Tec相同的周期連續(xù)地使數(shù)據(jù)有效。如果以此方式持續(xù)地存取數(shù)據(jù)，則能夠增加帶寬。
已經(jīng)針對(duì)本發(fā)明的實(shí)施例說(shuō)明了本發(fā)明。但是，上述實(shí)施例僅作為本發(fā)明實(shí)施例的示例，本發(fā)明并不限于上述的實(shí)施例。在不脫離本發(fā)明主旨的情況下，能夠通過(guò)適當(dāng)?shù)匦薷纳鲜鰧?shí)施例來(lái)實(shí)施本發(fā)明。
本發(fā)明的半導(dǎo)體存儲(chǔ)器件特別在低功耗應(yīng)用中能夠用作代替SRAM的DRAM。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，包括存儲(chǔ)單元陣列，包括多條字線；刷新裝置，用于產(chǎn)生刷新請(qǐng)求并隨之生成刷新地址；地址選擇裝置，用于響應(yīng)存取請(qǐng)求而選擇存取地址，所述地址選擇裝置響應(yīng)所述刷新請(qǐng)求而從所述多個(gè)刷新地址中選擇刷新地址；字線選擇裝置，用于響應(yīng)由所述地址選擇裝置選擇的地址而從所述多條字線中選擇字線；和選擇停止裝置，用于在所述存儲(chǔ)單元陣列中正在進(jìn)行存取或刷新的同時(shí)，停止由所述地址選擇裝置執(zhí)行的地址選擇。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中將所述存儲(chǔ)單元陣列分成多個(gè)組塊，所述半導(dǎo)體存儲(chǔ)器件還包括用于響應(yīng)由所述地址選擇裝置選擇的地址而從所述多個(gè)組塊中選擇組塊的組塊選擇裝置，所述選擇停止裝置在對(duì)由所述組塊選擇裝置選擇的組塊執(zhí)行存取或刷新的同時(shí)停止所述地址選擇裝置執(zhí)行地址選擇。
3.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中所述字線選擇裝置響應(yīng)由所述地址選擇裝置選擇的刷新地址而針對(duì)所述組塊中的每一個(gè)連續(xù)地選擇所有字線。
4.如權(quán)利要求2或3所述的半導(dǎo)體存儲(chǔ)器件，其中所述選擇停止裝置包括忙信號(hào)發(fā)生裝置，用于響應(yīng)所述存取請(qǐng)求或刷新請(qǐng)求來(lái)激活忙信號(hào)，并在完成了對(duì)由所述組塊選擇裝置選擇的組塊的存取或刷新之后使所述忙信號(hào)無(wú)效，所述地址選擇裝置包括輸入裝置，用于響應(yīng)所述存取請(qǐng)求而輸入所述存取地址，以及響應(yīng)所述刷新請(qǐng)求而輸入所述刷新地址；和鎖存裝置，用于在忙信號(hào)被無(wú)效之后接收并鎖存所輸入的地址。
5.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其中所述忙信號(hào)發(fā)生裝置包括通過(guò)所述多個(gè)組塊以共有方式被提供的忙信號(hào)線；充電裝置，用于響應(yīng)所述刷新請(qǐng)求而對(duì)所述忙信號(hào)線進(jìn)行充電；和對(duì)應(yīng)于所述多個(gè)組塊中的每一個(gè)而提供的放電裝置，所述放電裝置在完成了對(duì)相應(yīng)的組塊的存取或刷新之后對(duì)所述忙信號(hào)線進(jìn)行放電。
6.一種用于半導(dǎo)體存儲(chǔ)器件的刷新方法，所述半導(dǎo)體存儲(chǔ)器件具有包括多條字線的存儲(chǔ)單元陣列，所述方法包括以下步驟產(chǎn)生刷新請(qǐng)求并隨之生成刷新地址；響應(yīng)存取請(qǐng)求而選擇存取地址，以及響應(yīng)所述刷新請(qǐng)求而從所述多個(gè)刷新地址中選擇刷新地址；響應(yīng)所選的地址而從多條字線中選擇字線；以及在存儲(chǔ)單元陣列中執(zhí)行了存取或刷新之后，停止選擇所述存取地址和所述刷新地址。
7.如權(quán)利要求6所述的用于半導(dǎo)體存儲(chǔ)器件的刷新方法，其中將所述存儲(chǔ)單元陣列分成多個(gè)組塊，所述刷新方法還包括響應(yīng)所選的地址而從多個(gè)組塊中選擇組塊的步驟，所述停止步驟還包括在對(duì)所選的組塊執(zhí)行了存取或刷新之后停止選擇所述存取地址和所述刷新地址的步驟。
8.如權(quán)利要求7所述的用于半導(dǎo)體存儲(chǔ)器件的刷新方法，其中所述選擇步驟包括響應(yīng)所述刷新地址而針對(duì)每一個(gè)組塊連續(xù)地選擇所有字線的步驟。
9.如權(quán)利要求7或8所述的用于半導(dǎo)體存儲(chǔ)器件的刷新方法，其中所述停止步驟包括忙信號(hào)發(fā)生步驟，響應(yīng)所述存取請(qǐng)求或刷新請(qǐng)求來(lái)激活忙信號(hào)，并在完成了對(duì)所選組塊的存取或刷新之后使所述忙信號(hào)無(wú)效，所述地址選擇步驟包括如下步驟響應(yīng)所述存取請(qǐng)求而輸入所述存取地址；響應(yīng)所述刷新請(qǐng)求而輸入所述刷新地址；和在所述忙信號(hào)被無(wú)效之后接收并鎖存所輸入的地址。
10.如權(quán)利要求9所述的用于半導(dǎo)體存儲(chǔ)器件的刷新方法，其中半導(dǎo)體存儲(chǔ)器件還具有通過(guò)多個(gè)組塊以共有方式被提供的忙信號(hào)線，所述忙信號(hào)發(fā)生步驟包括如下步驟響應(yīng)所述存取請(qǐng)求或刷新請(qǐng)求而對(duì)所述忙信號(hào)線進(jìn)行充電；和在完成了對(duì)相應(yīng)組塊的存取或刷新之后，對(duì)所述忙信號(hào)線進(jìn)行放電。
全文摘要
為了提供一種在常規(guī)存取操作期間能夠插入刷新操作并且能夠設(shè)定內(nèi)部循環(huán)時(shí)間長(zhǎng)于外部循環(huán)時(shí)間的一半的DRAM，本發(fā)明提供一種半導(dǎo)體存儲(chǔ)器件及其刷新方法。地址選擇器(18)選擇存取行地址信號(hào)ERA或刷新行地址信號(hào)RRA。行解碼器控制電路(16)響應(yīng)所選的行地址信號(hào)RA選擇分割存儲(chǔ)單元陣列后得到的組塊之一，并通過(guò)行解碼器電路22選擇字線。當(dāng)對(duì)該一個(gè)組塊開(kāi)始操作時(shí)，激活忙信號(hào)/BUSY以禁止由地址選擇器18執(zhí)行選擇。當(dāng)操作結(jié)束時(shí)，使忙信號(hào)/BUSY無(wú)效以取消對(duì)地址選擇器18的選擇的禁止。因此，優(yōu)先執(zhí)行行地址信號(hào)ERA或RRA中較早輸入的一個(gè)，并使隨行地址信號(hào)ERA或RRA中后輸入的一個(gè)等待，直到在先操作結(jié)束為止。
文檔編號(hào)G11C7/10GK1871663SQ20048003122
公開(kāi)日2006年11月29日 申請(qǐng)日期2004年10月21日 優(yōu)先權(quán)日2003年10月24日
發(fā)明者砂永登志男, 宮武久忠, 細(xì)川浩二 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司