專(zhuān)利名稱(chēng)：用于混合的異步和同步存儲(chǔ)器操作的檢測(cè)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般來(lái)講涉及集成電路領(lǐng)域，更特別的是，涉及用于檢測(cè)存儲(chǔ)器設(shè)備中的異步和同步存儲(chǔ)器操作的電路。
背景技術(shù)：
被稱(chēng)為偽靜態(tài)存儲(chǔ)器的一類(lèi)存儲(chǔ)器設(shè)備典型地是功能上等同于靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器(SRAM)設(shè)備的存儲(chǔ)器設(shè)備，但是具有基于傳統(tǒng)的動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器(DRAM)存儲(chǔ)單元的存儲(chǔ)器核。通常，可以以與操作傳統(tǒng)的SRAM相同的方式來(lái)操作這些存儲(chǔ)器設(shè)備。正如本領(lǐng)域所公知的，這兩種存儲(chǔ)器存儲(chǔ)單元之間的主要區(qū)別在于DRAM存儲(chǔ)器存儲(chǔ)單元需要被周期性地刷新以保持所存儲(chǔ)的數(shù)據(jù)，而SRAM存儲(chǔ)器存儲(chǔ)單元?jiǎng)t不用。因此，偽靜態(tài)存儲(chǔ)器設(shè)備包括內(nèi)部刷新電路以執(zhí)行必要的DRAM存儲(chǔ)器核的刷新操作。然而，刷新操作對(duì)于用戶是透明的，從而該設(shè)備看起來(lái)好像不需要刷新操作。
雖然因?yàn)橐獔?zhí)行周期性地刷新操作，看起來(lái)在應(yīng)用DRAM存儲(chǔ)器核時(shí)比應(yīng)用SRAM存儲(chǔ)器核時(shí)要不利，但是，在其他方面卻具有極大的優(yōu)勢(shì)。例如，DRAM存儲(chǔ)器陣列的存儲(chǔ)器密度可以比SRAM存儲(chǔ)器陣列的存儲(chǔ)器密度大很多。在DRAM存儲(chǔ)器存儲(chǔ)單元的情況下，僅需要一個(gè)傳輸門(mén)和存儲(chǔ)設(shè)備，典型地為電容器，來(lái)存儲(chǔ)一比特?cái)?shù)據(jù)。相比之下，傳統(tǒng)的SRAM存儲(chǔ)器存儲(chǔ)單元可以每個(gè)存儲(chǔ)器存儲(chǔ)單元都具有多達(dá)6個(gè)晶體管。此外，DRAM存儲(chǔ)器存儲(chǔ)單元的簡(jiǎn)單結(jié)構(gòu)以及較小的尺寸導(dǎo)致了復(fù)雜度較小的制造過(guò)程，因此與SRAM存儲(chǔ)器存儲(chǔ)單元比較具有較低的制造成本。因而，使用DRAM存儲(chǔ)器核的存儲(chǔ)器設(shè)備比具有相同存儲(chǔ)器容量的SRAM存儲(chǔ)器設(shè)備要便宜的多。
在努力將DRAM存儲(chǔ)器核集成到功能上等同于SRAM設(shè)備的存儲(chǔ)器設(shè)備中時(shí)，需要處理這兩種存儲(chǔ)器之間操作上的差別。例如，一種差別，如前面所討論的，是DRAM存儲(chǔ)器存儲(chǔ)單元需要周期性地刷新，否則由該存儲(chǔ)器存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)將會(huì)丟失。因此，在該存儲(chǔ)器設(shè)備中必須包含附加電路以支持刷新操作，但是還應(yīng)當(dāng)保持對(duì)用戶的刷新透明。
SRAM存儲(chǔ)器核與DRAM存儲(chǔ)器核之間的另一個(gè)差別是一旦已開(kāi)始了對(duì)傳統(tǒng)DRAM存儲(chǔ)器核的存儲(chǔ)器訪問(wèn)操作，則需要完成整個(gè)訪問(wèn)周期，否則數(shù)據(jù)將丟失。也就是說(shuō)，DRAM訪問(wèn)周期以陣列中的一行存儲(chǔ)器存儲(chǔ)單元被激活開(kāi)始，被激活行的存儲(chǔ)器存儲(chǔ)單元的各自的充電狀態(tài)被檢測(cè)并被放大。通過(guò)將一列耦合至輸入/輸出線來(lái)選擇一個(gè)特定的存儲(chǔ)器存儲(chǔ)單元。從而，訪問(wèn)處在被激活行與所選擇列的交叉點(diǎn)的存儲(chǔ)器存儲(chǔ)單元。此時(shí)，可以從該特定的存儲(chǔ)器存儲(chǔ)單元讀取數(shù)據(jù)或向該特定的存儲(chǔ)器存儲(chǔ)單元寫(xiě)入數(shù)據(jù)。在讀或?qū)懖僮髦?，該行存?chǔ)器存儲(chǔ)單元被去激活(deactivate)，這樣，最初被檢測(cè)并被放大的充電狀態(tài)由各個(gè)存儲(chǔ)器存儲(chǔ)單元的電容器存儲(chǔ)。正如普遍所知的，檢測(cè)存儲(chǔ)器存儲(chǔ)單元的充電狀態(tài)的過(guò)程是破壞性的。除非通過(guò)放大所述充電狀態(tài)并正確地去激活所述行來(lái)完成DRAM訪問(wèn)周期，否則由該被激活行的存儲(chǔ)器存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)將會(huì)丟失。
相比之下，對(duì)于傳統(tǒng)的異步SRAM存儲(chǔ)器設(shè)備來(lái)說(shuō)，SRAM檢測(cè)操作是非破壞性的，并且不具有與傳統(tǒng)的DRAM存儲(chǔ)器設(shè)備相同類(lèi)型的訪問(wèn)周期。因此，對(duì)SRAM存儲(chǔ)器設(shè)備可以斷言隨機(jī)存儲(chǔ)器地址而沒(méi)有定時(shí)限制，并且總是期望在之后的某一時(shí)間返回?cái)?shù)據(jù)。該時(shí)間典型地被稱(chēng)作地址訪問(wèn)時(shí)間tAA。
具有SRAM存儲(chǔ)器核的存儲(chǔ)器設(shè)備與那些具有DRAM存儲(chǔ)器的存儲(chǔ)器設(shè)備之間還有一個(gè)差別是DRAM存儲(chǔ)器核的訪問(wèn)時(shí)間一般要比SRAM存儲(chǔ)器核的訪問(wèn)時(shí)間長(zhǎng)。因?yàn)橥瓿稍L問(wèn)周期所需的時(shí)間，所以DRAM存儲(chǔ)器核的異步訪問(wèn)需要更多的時(shí)間來(lái)提供有效數(shù)據(jù)。雖然傳統(tǒng)的DRAM設(shè)備通常會(huì)提供高級(jí)訪問(wèn)模式來(lái)降低平均訪問(wèn)時(shí)間，例如頁(yè)模式訪問(wèn)，但是仍然必須為每個(gè)數(shù)據(jù)訪問(wèn)都提供有效的存儲(chǔ)器地址。因此，存儲(chǔ)器設(shè)備的最小訪問(wèn)時(shí)間將受用于提供有效且穩(wěn)定的存儲(chǔ)器地址的設(shè)置時(shí)間的限制，在某些情況下，這可能花費(fèi)相對(duì)較長(zhǎng)的時(shí)間。
同步DRAM(SDRAM)設(shè)備，其根據(jù)周期性時(shí)鐘信號(hào)操作，并且具有流水線體系結(jié)構(gòu)，以提供比異步DRAM設(shè)備更短的平均訪問(wèn)時(shí)間。SDRAM設(shè)備的存儲(chǔ)器訪問(wèn)時(shí)間一般較低，因?yàn)閮?nèi)部存儲(chǔ)器操作的流水線操作允許并行地執(zhí)行不同級(jí)的DRAM存儲(chǔ)器訪問(wèn)操作，正如本領(lǐng)域所公知的。這允許在完成前面的存儲(chǔ)器命令之前啟動(dòng)新的存儲(chǔ)器命令。因此，傳統(tǒng)的SDRAM設(shè)備可以提供不能被其異步DRAM對(duì)應(yīng)設(shè)備復(fù)制的操作模式。例如SDRAM設(shè)備具有數(shù)據(jù)突發(fā)(burst)模式，其中在最初的存儲(chǔ)器訪問(wèn)之后的每個(gè)時(shí)鐘信號(hào)周期都可以輸出新的數(shù)據(jù)，而不需要提供任何存儲(chǔ)器地址，除了用于第一存儲(chǔ)器位置的地址。也就是說(shuō)，存儲(chǔ)在起始存儲(chǔ)器位置的數(shù)據(jù)被存取，之后從連續(xù)的存儲(chǔ)器位置存取數(shù)據(jù)而不需要提供另外的存儲(chǔ)器地址。
盡管有前面所述的各種缺點(diǎn)，在許多情況下，因?yàn)榍懊嫠龅膬?yōu)點(diǎn)，仍然期望使用具有DRAM存儲(chǔ)器核的存儲(chǔ)器設(shè)備。因此，期望具有可以在提供SRAM設(shè)備的異步功能的存儲(chǔ)器設(shè)備中使用的電路，并且其包含訪問(wèn)DRAM存儲(chǔ)器核的預(yù)定事件。此外，在許多應(yīng)用中，期望所述電路自動(dòng)檢測(cè)是請(qǐng)求異步還是同步存儲(chǔ)器訪問(wèn)操作，而不必使用指示存儲(chǔ)器設(shè)備預(yù)期異步或同步存儲(chǔ)器訪問(wèn)操作的標(biāo)記或?qū)Ｓ每刂菩盘?hào)。以這種方式，具有這種電路的存儲(chǔ)器設(shè)備可以被用作具有現(xiàn)有類(lèi)型的傳統(tǒng)存儲(chǔ)器設(shè)備的伴生設(shè)備。

發(fā)明內(nèi)容
本發(fā)明涉及一種存儲(chǔ)器訪問(wèn)模式檢測(cè)電路，其接收存儲(chǔ)器地址信號(hào)、控制信號(hào)和時(shí)鐘信號(hào)，檢測(cè)并啟動(dòng)存儲(chǔ)器設(shè)備的存儲(chǔ)器訪問(wèn)模式。該存儲(chǔ)器訪問(wèn)模式檢測(cè)電路包括模式檢測(cè)電路，其接收存儲(chǔ)器地址信號(hào)、控制信號(hào)和時(shí)鐘信號(hào)。該模式檢測(cè)電路響應(yīng)對(duì)存儲(chǔ)器地址信號(hào)或控制信號(hào)的第一組合的接收產(chǎn)生第一模式檢測(cè)信號(hào)，其可以指示異步訪問(wèn)請(qǐng)求。在存儲(chǔ)器訪問(wèn)模式檢測(cè)電路中還包括延遲電路，該延遲電路耦合至模式檢測(cè)電路，并在接收第一模式檢測(cè)信號(hào)之后延時(shí)產(chǎn)生延遲的第一模式檢測(cè)信號(hào)，以啟動(dòng)第一模式訪問(wèn)操作。該模式檢測(cè)電路還響應(yīng)對(duì)控制信號(hào)的第二組合和有效時(shí)鐘信號(hào)的接收產(chǎn)生第二模式檢測(cè)信號(hào)以啟動(dòng)第二模式存儲(chǔ)器訪問(wèn)操作，其可以指示同步訪問(wèn)請(qǐng)求。響應(yīng)對(duì)第二模式檢測(cè)信號(hào)的接收，延遲電路重置延時(shí)，并且不產(chǎn)生延遲的第一模式檢測(cè)信號(hào)，有效地取消異步訪問(wèn)并開(kāi)始同步訪問(wèn)作為替代。
在本發(fā)明的另一個(gè)方面，提供了一種用于啟動(dòng)接收存儲(chǔ)器地址信號(hào)、控制信號(hào)和時(shí)鐘信號(hào)的存儲(chǔ)器設(shè)備中的存儲(chǔ)器訪問(wèn)操作的方法。響應(yīng)對(duì)存儲(chǔ)器地址信號(hào)或表示第一模式存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生第一模式檢測(cè)脈沖，其可以表示異步訪問(wèn)。啟動(dòng)第一模式存儲(chǔ)器訪問(wèn)操作的第一模式激活脈沖是在第一模式檢測(cè)脈沖之后延時(shí)產(chǎn)生的。響應(yīng)對(duì)時(shí)鐘信號(hào)和表示第二模式存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的第二組合的接收產(chǎn)生第二模式檢測(cè)脈沖，其可以表示同步交易。然后使用該第二模式檢測(cè)脈沖抑制產(chǎn)生延遲的第一模式檢測(cè)脈沖，并啟動(dòng)第二模式存儲(chǔ)器訪問(wèn)操作。
附圖簡(jiǎn)述附

圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的異步/同步檢測(cè)電路的功能框圖。
附圖2是可以用在附圖1的檢測(cè)電路中的延遲電路的一個(gè)實(shí)施例的功能框圖。
附圖3是舉例說(shuō)明應(yīng)用到附圖1的檢測(cè)電路中的各種信號(hào)的信號(hào)計(jì)時(shí)圖。
附圖4是包括根據(jù)本發(fā)明的一個(gè)實(shí)施例的異步/同步檢測(cè)電路的存儲(chǔ)器設(shè)備的一部分的功能框圖。
附圖5是包括附圖4的存儲(chǔ)器設(shè)備的計(jì)算機(jī)系統(tǒng)的功能框圖。
具體實(shí)施例方式
在以下對(duì)本發(fā)明的典型實(shí)施例的詳細(xì)描述中，參照了附圖，其構(gòu)成描述的一部分，并且通過(guò)舉例說(shuō)明，附圖中示出了可以實(shí)施本發(fā)明的特定的典型實(shí)施例。在其他例子中，公知的電路、控制信號(hào)以及計(jì)時(shí)協(xié)議沒(méi)有作詳細(xì)說(shuō)明，以避免不必要地使本發(fā)明不清楚。對(duì)這些實(shí)施例的描述詳細(xì)到足以使那些本領(lǐng)域技術(shù)人員能夠?qū)嵤┍景l(fā)明。在不脫離本發(fā)明的精神和范圍的情況下可以使用其他實(shí)施例也可以進(jìn)行修改。因此以下的詳細(xì)說(shuō)明并不是限制意義的，本發(fā)明的范圍僅由所附的權(quán)利要求書(shū)進(jìn)行限定。
附圖1示出了根據(jù)本發(fā)明的實(shí)施例的異步/同步模式檢測(cè)電路100。檢測(cè)電路100可以在功能上等同于SRAM設(shè)備，但是使用DRAM存儲(chǔ)器核的存儲(chǔ)器設(shè)備中使用。正如將在以下詳細(xì)說(shuō)明的，由本發(fā)明的實(shí)施例提供的一個(gè)重要的好處是自動(dòng)檢測(cè)同步/異步操作。檢測(cè)電路100還允許存儲(chǔ)器設(shè)備同步操作。包含在檢測(cè)電路100中的有異步模式檢測(cè)電路110，向其提供地址信號(hào)ADDR<0:n>和控制信號(hào)。如附圖1所示，提供給異步模式檢測(cè)電路110的控制信號(hào)包括傳統(tǒng)的控制信號(hào)，例如芯片使能信號(hào)CE*，地址有效信號(hào)ADV*，輸出使能信號(hào)OE*，以及寫(xiě)使能信號(hào)WE*。星號(hào)“*”表示各個(gè)控制信號(hào)是低有效信號(hào)，也就是說(shuō)當(dāng)在低邏輯電平時(shí)該信號(hào)被認(rèn)為有效。ADDR<0:n>信號(hào)以及CE*，ADV*，OE*，以及WE*信號(hào)是傳統(tǒng)的，是那些本領(lǐng)域普通技術(shù)人員所公知的信號(hào)。
此外包含在檢測(cè)電路100中的是同步模式檢測(cè)電路120，其接收CE*，ADV*，OE*，以及WE*信號(hào)。同步模式檢測(cè)電路120還接收周期時(shí)鐘信號(hào)CLK，其由同步模式檢測(cè)電路120使用以使存儲(chǔ)器設(shè)備的操作同步。例如，同步模式檢測(cè)電路120包括控制信號(hào)鎖存器(未示出)，其響應(yīng)CLK信號(hào)的轉(zhuǎn)變，例如CLK信號(hào)的上升沿、CLK信號(hào)的下降沿，或在某些實(shí)施例中在CLK信號(hào)的上升沿和下降沿，鎖存CE*，ADV*，OE*，以及WE*信號(hào)的邏輯狀態(tài)。異步模式檢測(cè)電路110和同步模式檢測(cè)電路120具有本領(lǐng)域普通技術(shù)人員所公知的傳統(tǒng)設(shè)計(jì)。
將會(huì)理解到，前面所描述的控制信號(hào)是為了舉例說(shuō)明而提供，在不脫離本發(fā)明范圍情況下，也可以提供替代的控制信號(hào)給異步模式檢測(cè)電路110和同步模式檢測(cè)電路120。
刷新計(jì)時(shí)器130也包含在檢測(cè)電路100中。該刷新電路130被耦合以接收來(lái)自異步模式檢測(cè)電路110的脈沖PULSE_ASYNC并接收來(lái)自同步控制電路110的脈沖PULSE_SYNC。正如將在以下詳細(xì)說(shuō)明的，刷新計(jì)時(shí)器130在來(lái)自異步模式檢測(cè)電路110的最后(即最近的)的PULSE_ASYN脈沖的下降沿之后延時(shí)td產(chǎn)生輸出脈沖PULSE_OUT。然而，如果在延時(shí)td過(guò)去之前由同步模式檢測(cè)電路120產(chǎn)生PULSE_SYNC脈沖的話，則刷新計(jì)時(shí)器130將被重置并被去激活以防止刷新計(jì)時(shí)器130產(chǎn)生PULSE_OUT脈沖。二輸入布爾邏輯或(OR)門(mén)140被耦合以接收分別來(lái)自刷新計(jì)時(shí)器130和同步模式檢測(cè)電路120的PULSE_OUT和PULSE_SYNC脈沖。該或門(mén)140的輸出被耦合以向傳統(tǒng)的DRAM激活電路150提供激活脈沖ACT_PULSE，以便啟動(dòng)DRAM存儲(chǔ)器核(未示出)中的訪問(wèn)操作。
作為背景，在傳統(tǒng)的SRAM設(shè)備中通過(guò)利用有效(低邏輯電平)CE*信號(hào)使能SRAM設(shè)備并斷言存儲(chǔ)器地址來(lái)啟動(dòng)存儲(chǔ)器訪問(wèn)操作。在某些應(yīng)用中，使用ADV*信號(hào)來(lái)向SRAM指示存儲(chǔ)器地址是有效的，并且可以被鎖存以啟動(dòng)存儲(chǔ)器操作。訪問(wèn)的類(lèi)型，即執(zhí)行讀操作還是寫(xiě)操作，受其他控制信號(hào)的邏輯電平的控制。例如，典型地，響應(yīng)在斷言存儲(chǔ)器地址時(shí)具有高邏輯狀態(tài)的WE*信號(hào)執(zhí)行讀操作。相反，響應(yīng)在斷言地址時(shí)具有低邏輯狀態(tài)的WE*信號(hào)執(zhí)行寫(xiě)操作。至于SRAM設(shè)備的讀操作，期望在斷言的存儲(chǔ)器地址保持了最短時(shí)間的有效之后的某一時(shí)間從存儲(chǔ)器設(shè)備返回讀取數(shù)據(jù)。用于返回讀取數(shù)據(jù)所需的最大時(shí)間一般被稱(chēng)作地址訪問(wèn)時(shí)間tAA。如果在完成訪問(wèn)操作之前斷言新地址，則中斷以前的訪問(wèn)操作，并對(duì)新斷言的地址的存儲(chǔ)器位置啟動(dòng)新的訪問(wèn)操作。
如前面所討論的，在傳統(tǒng)的DRAM存儲(chǔ)器核中，訪問(wèn)DRAM存儲(chǔ)器核中的存儲(chǔ)器位置是破壞性的操作。也就是說(shuō)，當(dāng)訪問(wèn)存儲(chǔ)器的一行時(shí)，由該行的存儲(chǔ)器存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)實(shí)際上被刪除，并且在完成存儲(chǔ)器訪問(wèn)周期之前必須要寫(xiě)回到所述存儲(chǔ)器存儲(chǔ)單元中。因此，典型的情況是傳統(tǒng)的DRAM存儲(chǔ)器核由于異步方式而不能很好的適用在將以SRAM設(shè)備的方式訪問(wèn)的存儲(chǔ)器設(shè)備中，在所述異步方式中可以在SRAM設(shè)備中啟動(dòng)存儲(chǔ)器訪問(wèn)操作。也就是說(shuō)，雖然前面描述的在完成存儲(chǔ)器訪問(wèn)操作之前斷言一個(gè)新的存儲(chǔ)器地址的情況很容易通過(guò)傳統(tǒng)的SRAM存儲(chǔ)器核來(lái)適應(yīng)，但對(duì)于具有傳統(tǒng)的DRAM存儲(chǔ)器核的情況卻不是這樣。如前面所說(shuō)明的，對(duì)于傳統(tǒng)的DRAM存儲(chǔ)器核的訪問(wèn)操作的破壞性質(zhì)要求被啟動(dòng)的存儲(chǔ)器訪問(wèn)操作必須允許完成否則將有丟失數(shù)據(jù)的風(fēng)險(xiǎn)。可以使用檢測(cè)電路100來(lái)配合具有傳統(tǒng)的SRAM存儲(chǔ)器接口的DRAM存儲(chǔ)器核的使用。
然而，檢測(cè)電路100可以用在具有傳統(tǒng)的DRAM存儲(chǔ)器核的存儲(chǔ)器設(shè)備中，以將傳統(tǒng)上被用于啟動(dòng)SRAM訪問(wèn)操作的隨機(jī)安排的地址轉(zhuǎn)變轉(zhuǎn)換為適合傳統(tǒng)的DRAM存儲(chǔ)器核的預(yù)定事件。檢測(cè)電路100還為具有傳統(tǒng)的DRAM存儲(chǔ)器核的存儲(chǔ)器設(shè)備提供了一種機(jī)制以提供傳統(tǒng)的同步DRAM設(shè)備的好處，所述DRAM存儲(chǔ)器核既可以異步地以SRAM地址接口的方式訪問(wèn)又可以同步地訪問(wèn)。將關(guān)于傳統(tǒng)SRAM地址接口的異步訪問(wèn)操作，接著是同步存儲(chǔ)器訪問(wèn)操作，然后是存儲(chǔ)器訪問(wèn)操作，其中同步訪問(wèn)操作直接跟在異步訪問(wèn)操作之后，對(duì)該檢測(cè)電路100的操作進(jìn)行討論。包括從異步向同步存儲(chǔ)器訪問(wèn)操作轉(zhuǎn)變的存儲(chǔ)器訪問(wèn)操作可以被稱(chēng)為混合模式操作。本發(fā)明的實(shí)施例自動(dòng)檢測(cè)混合模式操作中的轉(zhuǎn)變。也就是說(shuō)，異步和同步存儲(chǔ)器訪問(wèn)操作的檢測(cè)可以在不需要任何外部提供的、指示存儲(chǔ)器期望異步或是同步存儲(chǔ)器訪問(wèn)操作的標(biāo)記的情況下進(jìn)行。
如前面所討論的，在由低CE*信號(hào)激活存儲(chǔ)器設(shè)備并斷言存儲(chǔ)器地址之后立即啟動(dòng)對(duì)SRAM設(shè)備的存儲(chǔ)器訪問(wèn)。因此，在接收到新斷言的存儲(chǔ)器地址和低CE*信號(hào)之后，異步模式檢測(cè)電路110產(chǎn)生提供給刷新計(jì)時(shí)器130的PULSE_SYNC脈沖以啟動(dòng)延時(shí)td，在過(guò)去了時(shí)間td之后，刷新計(jì)時(shí)器130產(chǎn)生通過(guò)或門(mén)140作為ACT_PULSE脈沖提供給DRAM激活電路150的PULSE_OUT脈沖。響應(yīng)對(duì)ACT_PULSE的接收，DRAM激活電路150啟動(dòng)對(duì)DRAM存儲(chǔ)器核中對(duì)應(yīng)于被斷言給異步模式檢測(cè)電路110的存儲(chǔ)器地址的存儲(chǔ)器位置的訪問(wèn)操作。
下面將對(duì)刷新計(jì)時(shí)器130的值進(jìn)行說(shuō)明。異步模式檢測(cè)電路110響應(yīng)對(duì)新的存儲(chǔ)器地址的接收產(chǎn)生PULSE_ASYNC脈沖，而不管該新的存儲(chǔ)器地址是否在完成存儲(chǔ)器訪問(wèn)周期之前被斷言。刷新計(jì)時(shí)器130插入適當(dāng)長(zhǎng)度的延時(shí)td以確保前面啟動(dòng)的任何存儲(chǔ)器訪問(wèn)操作將有足夠的時(shí)間來(lái)完成。如果刷新計(jì)時(shí)器130在過(guò)去td之前被由異步模式檢測(cè)電路110產(chǎn)生的PULSE_ASYNC脈沖重置，則所述延時(shí)td被重置以便從接收到最近的PULSE_ASYNC脈沖開(kāi)始測(cè)量該延時(shí)。通過(guò)選擇長(zhǎng)到足以允許存儲(chǔ)器訪問(wèn)操作完成的延時(shí)td，刷新計(jì)時(shí)器130確保了存儲(chǔ)器訪問(wèn)操作在其完成之前不被中斷。也就是說(shuō)，由于時(shí)間td總是在接收到PULSE_ASYNC脈沖之后被重置，因此刷新計(jì)時(shí)器130確保響應(yīng)時(shí)間td沒(méi)有過(guò)去就對(duì)存儲(chǔ)器地址進(jìn)行的斷言，將不向DRAM激活電路150提供ACT_PULSE(即PULSE_OUT脈沖)，如前面所討論的，選擇所述td以允許完成存儲(chǔ)器訪問(wèn)操作。在本發(fā)明的特定實(shí)施例中，延時(shí)td大約為25ns，其仍然允許使用DRAM存儲(chǔ)器核的存儲(chǔ)器設(shè)備具有60ns的訪問(wèn)時(shí)間tAA。
附圖2示出了可以包含在刷新計(jì)時(shí)器130(附圖1)中的延遲電路計(jì)時(shí)器220。該延遲電路220包括多個(gè)延遲級(jí)240。每個(gè)延遲級(jí)240具有延遲輸入端和重置輸入端，并且還具有延遲輸出端。正如將在以下詳細(xì)說(shuō)明的，將使用也包含在刷新計(jì)時(shí)器中的重置電路(未示出)來(lái)響應(yīng)對(duì)來(lái)自同步模式檢測(cè)電路120的PULSE_SYNC脈沖的接收重置延遲電路計(jì)時(shí)器220。然而，對(duì)所述重置電路，其可以由那些本領(lǐng)域普通技術(shù)人員設(shè)計(jì)，將不關(guān)于延遲電路計(jì)時(shí)器220進(jìn)行討論，以避免不必要的使延遲電路計(jì)時(shí)器220的描述復(fù)雜化。
在操作時(shí)，延遲級(jí)240提供類(lèi)似于應(yīng)用到延遲輸入端的信號(hào)的輸出信號(hào)，除了它被時(shí)間tdd延遲。第一延遲級(jí)240在其延遲輸入端和重置輸入端都接收PULSE_ASYNC信號(hào)。后面的延遲級(jí)240被耦合以便延遲輸入端耦合至前一延遲級(jí)240的延遲輸出端。每個(gè)延遲級(jí)240的重置輸入端都被耦合以接收PULSE_ASYNC信號(hào)，末延遲級(jí)240的延遲輸出端被耦合至二輸入或非門(mén)250的第一輸入端。該或非門(mén)250的第二輸入端被耦合以接收PULSE_ASYNC信號(hào)。該或非門(mén)250的輸出端通過(guò)反相器252被耦合至傳統(tǒng)的脈沖發(fā)生器254。脈沖發(fā)生器254響應(yīng)由反相器252輸出的信號(hào)的下降沿產(chǎn)生脈沖PULSE_OUT。該P(yáng)ULSE_OUT信號(hào)，如前面所提到的，通過(guò)或門(mén)140被提供給DRAM激活電路150以開(kāi)始對(duì)傳統(tǒng)的DRAM存儲(chǔ)器核的訪問(wèn)操作。
在操作時(shí)，延遲電路220在最近的PULSE_ASYNC脈沖的下降沿之后延時(shí)td產(chǎn)生PULSE_OUT脈沖。該延時(shí)td大約為每個(gè)延遲級(jí)240的延遲tdd的總和。為了試圖簡(jiǎn)化延遲電路220的說(shuō)明，忽略任何門(mén)的延遲。然而，將會(huì)理解到，由于門(mén)延遲，一些時(shí)間將增加到延時(shí)td中。當(dāng)延遲電路220在PULSE_ASYNC脈沖的下降沿接收到PULSE_ASYNC脈沖時(shí)，該延遲電路開(kāi)始對(duì)延時(shí)td計(jì)數(shù)。也就是說(shuō)，對(duì)于在所述串中的第一延遲級(jí)240，其延遲輸出將在PULSE_ASYNC脈沖的下降沿之后變?yōu)榈蛅dd。第二延遲級(jí)240的延遲輸出將在第一延遲級(jí)240的延遲輸出的下降沿之后變?yōu)榈蛅dd。這樣，PULSE_ASYNC脈沖的下降沿將通過(guò)延遲級(jí)240串慢慢移動(dòng)，直到被應(yīng)用到或非門(mén)250的輸入端。應(yīng)當(dāng)注意的是，在此期間，反相器252的輸出端保持為高。直到末延遲級(jí)240的延遲輸出變?yōu)榈?，其發(fā)生在PULSE_ASYNC信號(hào)的下降沿之后td，反相器252的輸出將變?yōu)榈?。?dāng)此發(fā)生時(shí)，脈沖發(fā)生器254產(chǎn)生PULSE_OUT脈沖。
如果在td計(jì)時(shí)計(jì)數(shù)已過(guò)去之前由延遲電路220接收第二PULSE_ASYNC脈沖，則計(jì)時(shí)串的延遲級(jí)240通過(guò)使每個(gè)延遲級(jí)240的延遲輸出響應(yīng)新的PULSE_ASYNC脈沖而再次變?yōu)楦?。因此，將響?yīng)新的PULSE_ASYNC脈沖的下降沿再次開(kāi)始td遞減計(jì)數(shù)，如前面所描述的。實(shí)際上，脈沖發(fā)生器254將不產(chǎn)生PULSE_OUT脈沖，直到向延遲電路220提供最后的PULSE_ASYNC脈沖的下降沿之后td為止。
延遲電路220的更為詳細(xì)的說(shuō)明在公開(kāi)轉(zhuǎn)讓給Lovett等人的，2002年3月19日提交的，名為“用于偽靜態(tài)存儲(chǔ)器設(shè)備的異步接口電路及方法”的待審美國(guó)專(zhuān)利申請(qǐng)No.10/102,221中提供。然而，將會(huì)理解到刷新計(jì)時(shí)器130可以包括除了附圖2所示的以外的延遲電路，這對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)是公知的。
對(duì)于同步存儲(chǔ)器訪問(wèn)操作，檢測(cè)電路100包括同步模式檢測(cè)電路120，其可以用于啟動(dòng)傳統(tǒng)的DRAM存儲(chǔ)器核的同步存儲(chǔ)器訪問(wèn)操作。參照附圖1，控制信號(hào)的邏輯電平的組合以及向同步模式檢測(cè)電路120提供的周期時(shí)鐘信號(hào)CLK啟動(dòng)這種操作。同步模式檢測(cè)電路120設(shè)計(jì)上是傳統(tǒng)的，并且適合的同步模式檢測(cè)電路120的設(shè)計(jì)是為那些本領(lǐng)域普通技術(shù)人員所公知的。在接收到控制信號(hào)的邏輯信號(hào)的正確組合并提供CLK信號(hào)之后，同步控制電路產(chǎn)生提供給刷新計(jì)時(shí)器130和或門(mén)140的PULSE_SYNC脈沖。所產(chǎn)生的PULSE_SYNC脈沖通過(guò)或門(mén)140作為ACT_PULSE被提供給DRAM激活電路150，其啟動(dòng)對(duì)DRAM存儲(chǔ)器核的存儲(chǔ)器訪問(wèn)。將會(huì)理解到同步模式檢測(cè)電路120除了附圖1所示的PULSE_SYNC脈沖以外還提供內(nèi)部控制信號(hào)(未示出)，以便執(zhí)行同步存儲(chǔ)器訪問(wèn)操作。然而，內(nèi)部控制信號(hào)本質(zhì)上是傳統(tǒng)的，因此沒(méi)有示出以避免不必要地使本發(fā)明不清楚。
作為可以用于啟動(dòng)同步存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的組合的一個(gè)例子，在本發(fā)明的特定實(shí)施例中，當(dāng)CE*和WE*處在邏輯低，OE*信號(hào)處在高邏輯電平并且向同步控制電路提供有效CLK信號(hào)時(shí)，請(qǐng)求同步存儲(chǔ)器寫(xiě)操作。斷言所請(qǐng)求的存儲(chǔ)器地址，并且ADV*信號(hào)為低以表示存儲(chǔ)器地址是有效的，并且應(yīng)當(dāng)被地址緩沖器(未示出)鎖存。在啟動(dòng)同步存儲(chǔ)器寫(xiě)操作之后，ADV*和WE*信號(hào)可以返回到高邏輯電平。突發(fā)寫(xiě)操作可以持續(xù)，只要CE*信號(hào)處在低邏輯電平，并且提供有效的CLK信號(hào)給同步模式檢測(cè)電路120。
如前面所提到的，由同步模式檢測(cè)電路120產(chǎn)生的PULSE_SYNC脈沖被提供給刷新計(jì)時(shí)器130以及或門(mén)140。正如以下將說(shuō)明的，在由刷新計(jì)時(shí)器130可以產(chǎn)生PULSE_OUT脈沖以前，提供PULSE_SYNC脈沖以重置刷新計(jì)時(shí)器130。作為代替，由同步模式檢測(cè)電路120提供給或門(mén)140的PULSE_SYNC脈沖被用作ACT_PULSE脈沖以立即啟動(dòng)同步存儲(chǔ)器訪問(wèn)操作。
下面將參照附圖3的計(jì)時(shí)圖來(lái)說(shuō)明在混合模式操作期間檢測(cè)電路100的操作。該計(jì)時(shí)圖示出了在從異步存儲(chǔ)器讀操作轉(zhuǎn)變到同步存儲(chǔ)器寫(xiě)操作時(shí)應(yīng)用到檢測(cè)電路100的各個(gè)信號(hào)的相對(duì)計(jì)時(shí)。附圖3的計(jì)時(shí)圖是為了舉例說(shuō)明而提供，不應(yīng)當(dāng)被解釋為將本發(fā)明的范圍限制到特定的實(shí)施例。
通過(guò)提供低邏輯電平CE*信號(hào)(即芯片使能)，斷言存儲(chǔ)器地址并選通ADV*信號(hào)為低以指示該存儲(chǔ)器地址輸入是有效的從而在時(shí)間T0啟動(dòng)異步存儲(chǔ)器訪問(wèn)周期。異步模式檢測(cè)電路110(附圖1)響應(yīng)對(duì)存儲(chǔ)器地址的斷言產(chǎn)生PULSE_ASYNC脈沖，其開(kāi)始刷新計(jì)時(shí)器130的延時(shí)td330。如附圖3的計(jì)時(shí)圖所示，延時(shí)td330大約為25ns。當(dāng)延時(shí)td330過(guò)去時(shí)，由刷新計(jì)時(shí)器130在時(shí)間T1產(chǎn)生PULSE_OUT脈沖，并通過(guò)或門(mén)140作為ACT_PULSE脈沖提供給DRAM激活電路150，以啟動(dòng)DRAM存儲(chǔ)器核中的存儲(chǔ)器訪問(wèn)操作。在時(shí)間tAA，即存儲(chǔ)器設(shè)備的最小訪問(wèn)時(shí)間過(guò)去之后，通過(guò)在時(shí)間T2將OE*信號(hào)(即輸出使能)改為邏輯低電平而使其有效。相應(yīng)的，在存儲(chǔ)器設(shè)備的輸入/輸出(IO)端提供有效讀數(shù)據(jù)340。在時(shí)間T3，通過(guò)使OE*信號(hào)返回到高邏輯電平而使IO端設(shè)置在高阻抗?fàn)顟B(tài)，并且通過(guò)改變CE*信號(hào)到高邏輯電平而使存儲(chǔ)器設(shè)備處于等待狀態(tài)。時(shí)間T3表示異步存儲(chǔ)器訪問(wèn)周期的結(jié)束。
在附圖3所示的本實(shí)例中，從異步存儲(chǔ)器訪問(wèn)模式到同步存儲(chǔ)器訪問(wèn)模式的轉(zhuǎn)變發(fā)生在時(shí)間T4之后的CLK信號(hào)的上升沿，即當(dāng)CE*信號(hào)變?yōu)橛行r(shí)，或者更特別的是，當(dāng)CE*信號(hào)變?yōu)榈蜁r(shí)。正如將在以下更為詳細(xì)所討論的，當(dāng)CE*信號(hào)在時(shí)間T4變?yōu)橛行r(shí)，假定將執(zhí)行異步存儲(chǔ)器訪問(wèn)操作，直到檢測(cè)到與ADV*信號(hào)聯(lián)合的CLK信號(hào)的上升沿。此時(shí)，取消異步存儲(chǔ)器訪問(wèn)操作，并且代替為啟動(dòng)同步存儲(chǔ)器訪問(wèn)操作。那些本領(lǐng)域普通技術(shù)人員將會(huì)理解到，其中延時(shí)ta330大約為25ns，25ns的最大時(shí)間可以從CE*信號(hào)在時(shí)間T4變?yōu)橛行У臅r(shí)間以及檢測(cè)到CLK信號(hào)的上升沿時(shí)的時(shí)間開(kāi)始流逝。否則，將在同步存儲(chǔ)器訪問(wèn)操作以前在DRAM存儲(chǔ)器核中開(kāi)始被假定為已啟動(dòng)的異步存儲(chǔ)器訪問(wèn)操作。
在時(shí)間T4，通過(guò)改變CE*信號(hào)的邏輯電平為低來(lái)使能存儲(chǔ)器設(shè)備，并且通過(guò)選通WE*信號(hào)為低來(lái)指示寫(xiě)操作。同樣地?cái)嘌源鎯?chǔ)器地址，并且ADV*信號(hào)被選通為低以表示地址輸入為有效。在時(shí)間T5，DRAM存儲(chǔ)器核中的同步寫(xiě)操作在同步模式檢測(cè)電路120(附圖1)檢測(cè)到有效CE*和WE*信號(hào)并產(chǎn)生通過(guò)或門(mén)140提供給DRAM激活電路150的PULSE_SYNC脈沖時(shí)，響應(yīng)CLK信號(hào)的上升沿啟動(dòng)。同時(shí)在CLK信號(hào)的上升沿鎖存所述存儲(chǔ)器地址。在時(shí)間T6，ADV*和WE*返回到高邏輯電平，同時(shí)CE*信號(hào)保持在低邏輯電平以指示不應(yīng)當(dāng)終止所請(qǐng)求的同步存儲(chǔ)器寫(xiě)操作。
在時(shí)間T4，作為使能存儲(chǔ)器設(shè)備的一部分，異步模式檢測(cè)電路110，其也接收CE*，ADV*，以及地址信號(hào)，將產(chǎn)生PULSE_ASYNC脈沖。響應(yīng)在時(shí)間T4變?yōu)橛行У腃E*信號(hào)產(chǎn)生PULSE_ASYNC脈沖，并且在刷新計(jì)時(shí)器130(附圖1)開(kāi)始異步存儲(chǔ)器訪問(wèn)操作。在通過(guò)在延時(shí)td過(guò)去之后產(chǎn)生PULSE_OUT脈沖而在DRAM存儲(chǔ)器核中啟動(dòng)異步存儲(chǔ)器訪問(wèn)操作之前，在時(shí)間T5由同步檢測(cè)電路120產(chǎn)生的PULSE_SYNC脈沖取消排隊(duì)的異步存儲(chǔ)器訪問(wèn)操作。響應(yīng)對(duì)存儲(chǔ)器地址的斷言自動(dòng)產(chǎn)生PUSLE_ASYNC脈沖。因此，刷新計(jì)時(shí)器將開(kāi)始延時(shí)。從而，為了防止PULSE_OUT脈沖產(chǎn)生并中斷同步存儲(chǔ)器寫(xiě)操作，如前面所討論的，其在時(shí)間T5啟動(dòng)，刷新計(jì)時(shí)器130被由同步模式檢測(cè)電路120產(chǎn)生的PUSE_SYNC脈沖重置并禁用。因此，PULSE_OUT脈沖絕不由刷新計(jì)時(shí)器130產(chǎn)生。
在時(shí)間T7，呈現(xiàn)在IO端的寫(xiě)數(shù)據(jù)360被鎖存并寫(xiě)入到對(duì)應(yīng)于在時(shí)間T5鎖存的存儲(chǔ)器地址的DRAM存儲(chǔ)器核中的位置。如前面所討論的，當(dāng)CE*信號(hào)保持在低邏輯電平時(shí)，將繼續(xù)同步存儲(chǔ)器寫(xiě)操作。同步存儲(chǔ)器訪問(wèn)操作可以通過(guò)將CE*信號(hào)返回到高邏輯電平而終止，可以通過(guò)使CLK信號(hào)無(wú)效來(lái)實(shí)現(xiàn)向異步存儲(chǔ)器操作的轉(zhuǎn)變。
附圖4示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)器設(shè)備500的一部分。該存儲(chǔ)器設(shè)備500是包括傳統(tǒng)的DRAM存儲(chǔ)器陣列502的異步偽靜態(tài)SRAM。該存儲(chǔ)器設(shè)備500可以異步或同步操作。該存儲(chǔ)器設(shè)備500包括通過(guò)命令總線508接收存儲(chǔ)器命令的命令解碼器506，其在存儲(chǔ)器設(shè)備500內(nèi)產(chǎn)生內(nèi)部控制信號(hào)以執(zhí)行各種存儲(chǔ)器操作。命令總線508還耦合至根據(jù)本發(fā)明的實(shí)施例的異步/同步檢測(cè)電路512。通過(guò)命令總線508接收的信號(hào)的例子包括CE*，ADV*，OE*，以及WE*信號(hào)，如前面所描述的。然而，那些本領(lǐng)域普通技術(shù)人員將會(huì)理解到對(duì)于通過(guò)命令總線508提供給存儲(chǔ)器設(shè)備500的特定信號(hào)的變化將不脫離本發(fā)明的范圍。通過(guò)地址總線520向存儲(chǔ)器設(shè)備500的地址緩沖器510和檢測(cè)電路512提供行和列地址信號(hào)。
如前面所描述的，檢測(cè)電路512產(chǎn)生ACT_PULSE脈沖以啟動(dòng)對(duì)存儲(chǔ)器陣列502的訪問(wèn)操作。雖然前面描述為提供給DRAM激活電路150(附圖1)，如附圖4所示，ACT_PULSE脈沖被提供給命令解碼器506以啟動(dòng)附圖5中的存儲(chǔ)器訪問(wèn)操作。然而，將會(huì)理解到ACT_PULSE信號(hào)可以被提供給傳統(tǒng)存儲(chǔ)器設(shè)備的替代的或附加的功能塊，而不脫離本發(fā)明的范圍。
行和列地址由地址緩沖器510提供，分別供行地址解碼器524和列地址解碼器528解碼。存儲(chǔ)器陣列讀/寫(xiě)電路530耦合至陣列502以通過(guò)輸入輸出數(shù)據(jù)總線540提供讀數(shù)據(jù)給數(shù)據(jù)輸出緩沖器534。寫(xiě)數(shù)據(jù)通過(guò)數(shù)據(jù)輸入緩沖器544和存儲(chǔ)器陣列讀/寫(xiě)電路530被應(yīng)用到存儲(chǔ)器陣列502中。命令控制器506響應(yīng)應(yīng)用到命令總線508的存儲(chǔ)器命令執(zhí)行對(duì)存儲(chǔ)器陣列502的各種操作。特別是，使用命令控制器506產(chǎn)生內(nèi)部控制信號(hào)以從存儲(chǔ)器陣列502讀取數(shù)據(jù)并向存儲(chǔ)器陣列502寫(xiě)數(shù)據(jù)。從存儲(chǔ)器陣列502讀取的數(shù)據(jù)被傳送到輸出緩沖器534并在數(shù)據(jù)輸入/輸出(IO)線550上提供。在寫(xiě)操作時(shí)，訪問(wèn)被尋址的存儲(chǔ)器存儲(chǔ)單元，在IO線550上提供給數(shù)據(jù)輸入緩沖器544的數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器陣列502中。
附圖5是包括包含附圖4的存儲(chǔ)器設(shè)備500的計(jì)算機(jī)電路602的計(jì)算機(jī)系統(tǒng)600的框圖。計(jì)算機(jī)電路602執(zhí)行各種計(jì)算功能，例如執(zhí)行特定的軟件以執(zhí)行特定的計(jì)算或任務(wù)。此外，該計(jì)算機(jī)系統(tǒng)600包括一個(gè)或多個(gè)輸入設(shè)備604，例如鍵盤(pán)，耦合至計(jì)算機(jī)電路602以允許操作者與計(jì)算機(jī)系統(tǒng)接口。典型地，計(jì)算機(jī)系統(tǒng)600還包括一個(gè)或多個(gè)耦合至計(jì)算機(jī)電路602的輸出設(shè)備606，這種輸出設(shè)備典型地為顯示設(shè)備。同時(shí)一個(gè)或多個(gè)數(shù)據(jù)存儲(chǔ)設(shè)備608耦合至計(jì)算機(jī)電路602以存儲(chǔ)數(shù)據(jù)或檢索數(shù)據(jù)。存儲(chǔ)設(shè)備608的例子包括硬盤(pán)和非易失性存儲(chǔ)器。該計(jì)算機(jī)系統(tǒng)600還包括無(wú)線通信鏈路610，通過(guò)其計(jì)算機(jī)電路可以通過(guò)無(wú)線介質(zhì)發(fā)送和接收數(shù)據(jù)。計(jì)算機(jī)電路602一般通過(guò)適當(dāng)?shù)牡刂?、?shù)據(jù)和控制總線耦合至存儲(chǔ)器設(shè)備500以提供向存儲(chǔ)器寫(xiě)數(shù)據(jù)或從存儲(chǔ)器讀取數(shù)據(jù)。
從以上將會(huì)理解到，雖然這里為了舉例說(shuō)明的目的已對(duì)本發(fā)明的具體實(shí)施例進(jìn)行了說(shuō)明，但是在不脫離本發(fā)明的精神和范圍的情況下可以進(jìn)行各種修改。例如，在附圖1中描述的本發(fā)明的實(shí)施例包括二輸入或門(mén)140，其向DRAM激活電路150提供ACT_PULSE脈沖以根據(jù)來(lái)自刷新計(jì)時(shí)器130的PULSE_OUT脈沖或來(lái)自同步模式檢測(cè)電路120的PULSE_OUT脈沖啟動(dòng)存儲(chǔ)器訪問(wèn)操作。然而，在本發(fā)明的替代實(shí)施例中，將不包括或門(mén)140，并且將把PULSE_OUT和PULSE_SYNC脈沖直接提供給DRAM激活電路以分別啟動(dòng)異步存儲(chǔ)器訪問(wèn)操作或同步存儲(chǔ)器訪問(wèn)操作。此外，附圖1的實(shí)施例示出了用于異步模式檢測(cè)電路110、同步模式檢測(cè)電路120、刷新計(jì)時(shí)器130、或門(mén)140以及DRAM激活電路150的獨(dú)立的功能塊。然而，那些本領(lǐng)域普通技術(shù)人員將會(huì)理解到與附圖1所示的配置相比還可以結(jié)合各種功能塊到不同的配置中，并且仍然保持在本發(fā)明的范圍內(nèi)。因此，除了按照所附的權(quán)利要求以外，本發(fā)明并不受局限。
權(quán)利要求
1.模式檢測(cè)電路，用于啟動(dòng)接收存儲(chǔ)器地址信號(hào)和控制信號(hào)的存儲(chǔ)器設(shè)備中的存儲(chǔ)器訪問(wèn)操作，該檢測(cè)電路包括第一模式檢測(cè)電路，其被耦合以接收所述存儲(chǔ)器地址信號(hào)和所述控制信號(hào)，并響應(yīng)對(duì)控制信號(hào)的第一組合和所述存儲(chǔ)器地址信號(hào)的接收，產(chǎn)生將在第一模式輸出節(jié)點(diǎn)提供的第一模式檢測(cè)信號(hào)；第二模式檢測(cè)電路，其被耦合以接收所述控制信號(hào)和時(shí)鐘信號(hào)，并響應(yīng)對(duì)控制信號(hào)的第二組合和有效時(shí)鐘信號(hào)的接收，產(chǎn)生將在第二模式輸出節(jié)點(diǎn)提供的第二模式檢測(cè)信號(hào)。刷新計(jì)時(shí)器，其具有耦合至所述第一模式輸出節(jié)點(diǎn)的激活節(jié)點(diǎn)、耦合至所述第二模式輸出節(jié)點(diǎn)的禁止節(jié)點(diǎn)，并且還具有計(jì)時(shí)器輸出節(jié)點(diǎn)，在該節(jié)點(diǎn)提供第一模式激活信號(hào)，該刷新計(jì)時(shí)器在接收到最后接收的第一模式檢測(cè)信號(hào)之后延時(shí)產(chǎn)生所述第一模式激活信號(hào)，并且還響應(yīng)對(duì)所述第二模式檢測(cè)信號(hào)的接收抑制產(chǎn)生所述第一模式激活信號(hào)；以及輸出電路，具有分別耦合至所述計(jì)時(shí)器輸出節(jié)點(diǎn)和所述第二模式輸出節(jié)點(diǎn)的第一和第二輸入節(jié)點(diǎn)，該輸出電路還具有激活信號(hào)節(jié)點(diǎn)，在該節(jié)點(diǎn)提供激活信號(hào)，以響應(yīng)對(duì)所述第一模式激活信號(hào)或所述第二模式檢測(cè)信號(hào)的接收啟動(dòng)存儲(chǔ)器訪問(wèn)操作。
2.如權(quán)利要求1所述的模式檢測(cè)電路，其中，所述第一模式檢測(cè)信號(hào)、所述第二模式檢測(cè)信號(hào)、所述第一模式激活信號(hào)，以及所述激活信號(hào)包括第一模式檢測(cè)脈沖、第二模式檢測(cè)脈沖、第一模式激活脈沖以及激活脈沖。
3.如權(quán)利要求1所述的模式檢測(cè)電路，其中，所述輸出電路包括二輸入或門(mén)。
4.如權(quán)利要求1所述的模式檢測(cè)電路，其中，所述第一模式檢測(cè)電路響應(yīng)對(duì)表示異步存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的第一組合的接收產(chǎn)生第一模式檢測(cè)信號(hào)。
5.如權(quán)利要求1所述的模式檢測(cè)電路，其中，所述第二模式檢測(cè)電路響應(yīng)對(duì)表示同步存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的第二組合的接收產(chǎn)生第二模式檢測(cè)信號(hào)。
6.如權(quán)利要求1所述的模式檢測(cè)電路，其中，所述刷新計(jì)時(shí)器包括一串延遲級(jí)，其具有第一延遲級(jí)以及末延遲級(jí)，所述第一延遲級(jí)被耦合至所述第一模式輸出節(jié)點(diǎn)以接收所述第一模式檢測(cè)信號(hào)，所述末延遲級(jí)具有提供所述第一模式激活信號(hào)的輸出端，每個(gè)延遲級(jí)具有第一和第二輸入端以及輸出端，并且通過(guò)分級(jí)延時(shí)使應(yīng)用至所述第一或第二輸入端的信號(hào)的下降沿延遲傳播到其輸出端；以及重置電路，其被耦合至所述禁止節(jié)點(diǎn)和所述延遲級(jí)串，該重置電路響應(yīng)對(duì)所述第二模式檢測(cè)信號(hào)的接收，使所述延遲級(jí)串禁用，以防止輸出所述第一模式激活信號(hào)。
7.一種用于多模式存儲(chǔ)器設(shè)備的存儲(chǔ)器訪問(wèn)模式電路，該多模式存儲(chǔ)器設(shè)備接收存儲(chǔ)器地址信號(hào)和控制信號(hào)，該存儲(chǔ)器訪問(wèn)模式電路包括第一模式檢測(cè)電路，用于檢測(cè)第一存儲(chǔ)器訪問(wèn)模式并對(duì)其進(jìn)行響應(yīng)而產(chǎn)生第一模式檢測(cè)脈沖；第二模式檢測(cè)電路，用于檢測(cè)第二存儲(chǔ)器訪問(wèn)模式并對(duì)其進(jìn)行響應(yīng)而產(chǎn)生第二模式檢測(cè)脈沖；延遲電路，其被耦合至所述第一模式檢測(cè)電路，用于在接收到最后的第一模式檢測(cè)脈沖之后延時(shí)產(chǎn)生延遲的第一模式檢測(cè)脈沖，該延遲電路還耦合至所述第二模式檢測(cè)電路，以響應(yīng)對(duì)所述第二模式檢測(cè)脈沖的接收重置延遲電路；以及存儲(chǔ)器訪問(wèn)激活電路，其被耦合至所述延遲電路和所述第二模式檢測(cè)電路，該存儲(chǔ)器訪問(wèn)激活電路響應(yīng)對(duì)所述延遲的第一模式檢測(cè)脈沖的接收激活第一存儲(chǔ)器訪問(wèn)操作，并響應(yīng)對(duì)所述第二模式檢測(cè)脈沖的接收激活第二存儲(chǔ)器訪問(wèn)操作。
8.如權(quán)利要求7所述的存儲(chǔ)器訪問(wèn)模式電路，其中，所述第一模式檢測(cè)電路包括異步模式檢測(cè)電路，其具有控制信號(hào)節(jié)點(diǎn)和地址信號(hào)節(jié)點(diǎn)，在該控制信號(hào)節(jié)點(diǎn)接收所述控制信號(hào)，在該地址信號(hào)節(jié)點(diǎn)接收所述存儲(chǔ)器地址信號(hào)，該異步模式檢測(cè)電路響應(yīng)對(duì)存儲(chǔ)器地址信號(hào)或表示異步模式訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生所述第一模式檢測(cè)脈沖。
9.如權(quán)利要求7所述的存儲(chǔ)器訪問(wèn)模式電路，其中，所述第二模式檢測(cè)電路包括同步模式檢測(cè)電路，其具有控制信號(hào)節(jié)點(diǎn)和時(shí)鐘節(jié)點(diǎn)，在該控制信號(hào)節(jié)點(diǎn)接收所述控制信號(hào)，在該時(shí)鐘節(jié)點(diǎn)接收時(shí)鐘信號(hào)，該同步模式檢測(cè)電路響應(yīng)對(duì)有效時(shí)鐘信號(hào)和表示同步模式訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生所述第二模式檢測(cè)脈沖。
10.如權(quán)利要求7所述的存儲(chǔ)器訪問(wèn)模式電路，其中，所述第一存儲(chǔ)器訪問(wèn)操作包括異步存儲(chǔ)器訪問(wèn)操作，所述第二存儲(chǔ)器訪問(wèn)操作包括同步存儲(chǔ)器訪問(wèn)操作。
11.如權(quán)利要求7所述的存儲(chǔ)器訪問(wèn)模式電路，其中，所述延遲電路包括一串延遲級(jí)，其具有第一延遲級(jí)以及末延遲級(jí)，該第一延遲級(jí)被耦合至所述第一模式檢測(cè)電路以接收所述第一模式檢測(cè)脈沖，該末延遲級(jí)具有提供所述延遲的第一模式檢測(cè)脈沖的輸出端，每個(gè)延遲級(jí)具有第一和第二輸入端以及輸出端，并且通過(guò)分級(jí)延時(shí)使應(yīng)用至所述第一或第二輸入端的信號(hào)的下降沿延遲傳播到其輸出端；以及重置電路，其被耦合至所述第二模式檢測(cè)電路和所述延遲級(jí)串，該重置電路響應(yīng)對(duì)所述第二模式檢測(cè)脈沖的接收，使所述延遲級(jí)串禁用，以防止輸出所述延遲的第一模式檢測(cè)脈沖。
12.一種用于存儲(chǔ)器設(shè)備的存儲(chǔ)器訪問(wèn)模式檢測(cè)電路，該存儲(chǔ)器設(shè)備接收存儲(chǔ)器地址信號(hào)、控制信號(hào)和時(shí)鐘信號(hào)，該存儲(chǔ)器訪問(wèn)模式檢測(cè)電路包括模式檢測(cè)電路，其被耦合以接收所述存儲(chǔ)器地址信號(hào)、所述控制信號(hào)和所述時(shí)鐘信號(hào)，該模式檢測(cè)電路響應(yīng)對(duì)所述存儲(chǔ)器地址信號(hào)和控制信號(hào)的第一組合的接收產(chǎn)生第一模式檢測(cè)信號(hào)，并響應(yīng)對(duì)控制信號(hào)的第二組合和有效時(shí)鐘信號(hào)的接收產(chǎn)生第二模式檢測(cè)信號(hào)以啟動(dòng)第二模式存儲(chǔ)器訪問(wèn)操作；以及延遲電路，其被耦合至所述模式檢測(cè)電路，用于在接收所述第一模式檢測(cè)信號(hào)之后延時(shí)產(chǎn)生延遲的第一模式檢測(cè)信號(hào)，以啟動(dòng)第一模式存儲(chǔ)器訪問(wèn)操作，并響應(yīng)對(duì)所述第二模式檢測(cè)信號(hào)的接收，重置所述延時(shí)以防止產(chǎn)生所述延遲的第一模式激活信號(hào)。
13.如權(quán)利要求12所述的存儲(chǔ)器訪問(wèn)模式檢測(cè)電路，其中，所述第一模式存儲(chǔ)器訪問(wèn)操作包括異步存儲(chǔ)器訪問(wèn)操作，所述第二模式存儲(chǔ)器訪問(wèn)操作包括同步存儲(chǔ)器訪問(wèn)操作。
14.如權(quán)利要求12所述的存儲(chǔ)器訪問(wèn)模式檢測(cè)電路，其中，所述模式檢測(cè)電路包括異步模式檢測(cè)電路，其具有控制信號(hào)節(jié)點(diǎn)和地址信號(hào)節(jié)點(diǎn)，在該控制信號(hào)節(jié)點(diǎn)接收所述控制信號(hào)，在該地址信號(hào)節(jié)點(diǎn)接收所述存儲(chǔ)器地址信號(hào)，該異步模式檢測(cè)電路響應(yīng)對(duì)存儲(chǔ)器地址信號(hào)或表示異步模式訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生所述第一模式檢測(cè)信號(hào)；以及同步模式檢測(cè)電路，其具有控制信號(hào)節(jié)點(diǎn)以及時(shí)鐘節(jié)點(diǎn)，在該控制信號(hào)節(jié)點(diǎn)接收所述控制信號(hào)，在該時(shí)鐘節(jié)點(diǎn)接收時(shí)鐘信號(hào)，該同步模式檢測(cè)電路響應(yīng)對(duì)有效時(shí)鐘信號(hào)和表示同步模式訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生所述第二模式檢測(cè)信號(hào)。
15.如權(quán)利要求12所述的存儲(chǔ)器訪問(wèn)模式檢測(cè)電路，其中，所述延遲電路包括一串延遲級(jí)，其具有第一延遲級(jí)以及末延遲級(jí)，該第一延遲級(jí)被耦合至所述模式檢測(cè)電路以接收所述第一模式檢測(cè)信號(hào)，該末延遲級(jí)具有提供所述延遲的第一模式檢測(cè)信號(hào)的輸出端，每個(gè)延遲級(jí)具有第一和第二輸入端以及輸出端，并且通過(guò)分級(jí)延時(shí)使應(yīng)用至所述第一或第二輸入端的信號(hào)的下降沿延遲傳播到其輸出端；以及重置電路，其被耦合至所述模式檢測(cè)電路和所述延遲級(jí)串，該重置電路響應(yīng)對(duì)所述第二模式檢測(cè)信號(hào)的接收，使所述延遲級(jí)串禁用，以防止輸出所述延遲的第一模式檢測(cè)信號(hào)。
16.一種接收存儲(chǔ)器地址信號(hào)、控制信號(hào)和時(shí)鐘信號(hào)的存儲(chǔ)器設(shè)備，該存儲(chǔ)器設(shè)備包括易失性存儲(chǔ)器存儲(chǔ)單元陣列；存儲(chǔ)器陣列訪問(wèn)電路，其被耦合至所述易失性存儲(chǔ)器存儲(chǔ)單元陣列，用于訪問(wèn)該存儲(chǔ)器陣列；以及存儲(chǔ)器訪問(wèn)模式檢測(cè)電路，其被耦合以接收所述存儲(chǔ)器地址信號(hào)、所述控制信號(hào)以及所述時(shí)鐘信號(hào)，該存儲(chǔ)器訪問(wèn)模式檢測(cè)電路包括模式檢測(cè)電路，其被耦合以接收所述存儲(chǔ)器地址信號(hào)、所述控制信號(hào)和所述時(shí)鐘信號(hào)，該模式檢測(cè)電路響應(yīng)對(duì)所述存儲(chǔ)器地址信號(hào)和控制信號(hào)的第一組合的接收產(chǎn)生第一模式檢測(cè)信號(hào)以啟動(dòng)第一模式存儲(chǔ)器訪問(wèn)操作，并響應(yīng)對(duì)控制信號(hào)的第二組合和有效時(shí)鐘信號(hào)的接收產(chǎn)生第二模式檢測(cè)信號(hào)以啟動(dòng)第二模式存儲(chǔ)器訪問(wèn)操作；以及延遲電路，其被耦合至所述模式檢測(cè)電路，用于在接收所述第一模式檢測(cè)電路之后延時(shí)產(chǎn)生延遲的第一模式檢測(cè)信號(hào)，并響應(yīng)對(duì)所述第二模式檢測(cè)信號(hào)的接收，重置所述延時(shí)并產(chǎn)生第二模式激活信號(hào)以啟動(dòng)第二模式訪問(wèn)操作。17.如權(quán)利要求16所述的存儲(chǔ)器設(shè)備，其中，所述第一模式存儲(chǔ)器訪問(wèn)操作包括異步存儲(chǔ)器訪問(wèn)操作，所述第二模式存儲(chǔ)器訪問(wèn)操作包括同步存儲(chǔ)器訪問(wèn)操作。
18.如權(quán)利要求16所述的存儲(chǔ)器設(shè)備，其中，所述存儲(chǔ)器訪問(wèn)模式檢測(cè)電路的模式檢測(cè)電路包括異步模式檢測(cè)電路，其具有控制信號(hào)節(jié)點(diǎn)和地址信號(hào)節(jié)點(diǎn)，在該控制信號(hào)節(jié)點(diǎn)接收所述控制信號(hào)，在該地址信號(hào)節(jié)點(diǎn)接收所述存儲(chǔ)器地址信號(hào)，該異步模式檢測(cè)電路響應(yīng)對(duì)存儲(chǔ)器地址信號(hào)或表示異步模式訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生所述第一模式檢測(cè)信號(hào)；以及同步模式檢測(cè)電路，其具有控制信號(hào)節(jié)點(diǎn)以及時(shí)鐘節(jié)點(diǎn)，在該控制信號(hào)節(jié)點(diǎn)接收所述控制信號(hào)，在該時(shí)鐘節(jié)點(diǎn)接收時(shí)鐘信號(hào)，該同步模式檢測(cè)電路響應(yīng)對(duì)有效時(shí)鐘信號(hào)和表示同步模式訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生所述第二模式檢測(cè)信號(hào)。
19.如權(quán)利要求16所述的存儲(chǔ)器設(shè)備，其中，所述存儲(chǔ)器訪問(wèn)模式檢測(cè)電路的延遲電路包括一串延遲級(jí)，其具有第一延遲級(jí)以及末延遲級(jí)，該第一延遲級(jí)被耦合至所述模式檢測(cè)電路以接收所述第一模式檢測(cè)信號(hào)，該末延遲級(jí)具有提供所述延遲的第一模式檢測(cè)信號(hào)的輸出端，每個(gè)延遲級(jí)具有第一和第二輸入端以及輸出端，并且通過(guò)分級(jí)延時(shí)使應(yīng)用至所述第一或第二輸入端的信號(hào)的下降沿延遲傳播到其輸出端；以及重置電路，其被耦合至所述模式檢測(cè)電路和所述延遲級(jí)串，該重置電路響應(yīng)對(duì)所述第二模式檢測(cè)信號(hào)的接收，使所述延遲級(jí)串禁用，以防止輸出所述延遲的第一模式檢測(cè)信號(hào)。
20.如權(quán)利要求16所述的存儲(chǔ)器設(shè)備，其中，所述易失性存儲(chǔ)器存儲(chǔ)單元陣列包括DRAM存儲(chǔ)器存儲(chǔ)單元陣列，對(duì)其的訪問(wèn)是由完成包括一系列訪問(wèn)事件的訪問(wèn)周期來(lái)限制的。
21.如權(quán)利要求20所述的存儲(chǔ)器設(shè)備，其中，所述存儲(chǔ)器陣列訪問(wèn)電路包括DRAM陣列訪問(wèn)電路，用于根據(jù)所述一系列訪問(wèn)事件訪問(wèn)所述DRAM存儲(chǔ)器存儲(chǔ)單元陣列。
22.一種接收存儲(chǔ)器地址信號(hào)、控制信號(hào)和時(shí)鐘信號(hào)的存儲(chǔ)器設(shè)備，該存儲(chǔ)器設(shè)備包括易失性存儲(chǔ)器存儲(chǔ)單元陣列；存儲(chǔ)器陣列訪問(wèn)電路，其被耦合至所述易失性存儲(chǔ)器存儲(chǔ)單元陣列，用于訪問(wèn)該存儲(chǔ)器陣列；以及存儲(chǔ)器訪問(wèn)模式檢測(cè)電路，其被耦合以接收所述存儲(chǔ)器地址信號(hào)、所述控制信號(hào)以及所述時(shí)鐘信號(hào)，該存儲(chǔ)器訪問(wèn)模式檢測(cè)電路包括第一模式檢測(cè)電路，用于檢測(cè)第一存儲(chǔ)器訪問(wèn)模式并對(duì)其進(jìn)行響應(yīng)而產(chǎn)生第一模式檢測(cè)脈沖；第二模式檢測(cè)電路，用于檢測(cè)第二存儲(chǔ)器訪問(wèn)模式并對(duì)其進(jìn)行響應(yīng)而產(chǎn)生第二模式檢測(cè)脈沖；延遲電路，其被耦合至所述第一模式檢測(cè)電路，用于在接收到最后的第一模式檢測(cè)脈沖之后延時(shí)產(chǎn)生延遲的第一模式檢測(cè)脈沖，該延遲電路還耦合至所述第二模式檢測(cè)電路，以響應(yīng)對(duì)所述第二模式檢測(cè)脈沖的接收重置延遲電路；以及存儲(chǔ)器訪問(wèn)激活電路，其被耦合至所述延遲電路和所述第二模式檢測(cè)電路，該存儲(chǔ)器訪問(wèn)激活電路響應(yīng)對(duì)所述延遲的第一模式檢測(cè)脈沖的接收激活第一存儲(chǔ)器訪問(wèn)操作，并響應(yīng)對(duì)所述第二模式檢測(cè)脈沖的接收激活第二存儲(chǔ)器訪問(wèn)操作。
23.如權(quán)利要求22所述的存儲(chǔ)器設(shè)備，其中，所述存儲(chǔ)器訪問(wèn)模式電路的第一模式檢測(cè)電路包括異步模式檢測(cè)電路，其具有控制信號(hào)節(jié)點(diǎn)和地址信號(hào)節(jié)點(diǎn)，在該控制信號(hào)節(jié)點(diǎn)接收所述控制信號(hào)，在該地址信號(hào)節(jié)點(diǎn)接收所述存儲(chǔ)器地址信號(hào)，該異步模式檢測(cè)電路響應(yīng)對(duì)存儲(chǔ)器地址信號(hào)或表示異步模式訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生所述第一模式檢測(cè)脈沖。
24.如權(quán)利要求22所述的存儲(chǔ)器設(shè)備，其中，所述存儲(chǔ)器訪問(wèn)模式電路的第二模式檢測(cè)電路包括同步模式檢測(cè)電路，其具有控制信號(hào)節(jié)點(diǎn)和時(shí)鐘節(jié)點(diǎn)，在該控制信號(hào)節(jié)點(diǎn)接收所述控制信號(hào)，在該時(shí)鐘節(jié)點(diǎn)接收時(shí)鐘信號(hào)，該同步模式檢測(cè)電路響應(yīng)對(duì)有效時(shí)鐘信號(hào)和表示同步模式訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生所述第二模式檢測(cè)脈沖。
25.如權(quán)利要求22所述的存儲(chǔ)器設(shè)備，其中，所述第一存儲(chǔ)器訪問(wèn)操作包括異步存儲(chǔ)器訪問(wèn)操作，所述第二存儲(chǔ)器訪問(wèn)操作包括同步存儲(chǔ)器訪問(wèn)操作。
26.如權(quán)利要求22所述的存儲(chǔ)器設(shè)備，其中，所述存儲(chǔ)器訪問(wèn)模式電路的延遲電路包括一串延遲級(jí)，其具有第一延遲級(jí)以及末延遲級(jí)，該第一延遲級(jí)被耦合至所述第一模式檢測(cè)電路以接收所述第一模式檢測(cè)脈沖，該末延遲級(jí)具有提供所述延遲的第一模式檢測(cè)脈沖的輸出端，每個(gè)延遲級(jí)具有第一和第二輸入端以及輸出端，并且通過(guò)分級(jí)延時(shí)使應(yīng)用至所述第一或第二輸入端的信號(hào)的下降沿延遲傳播到其輸出端；以及重置電路，其被耦合至所述第二模式檢測(cè)電路和所述延遲級(jí)串，該重置電路響應(yīng)對(duì)所述第二模式檢測(cè)脈沖的接收，使所述延遲級(jí)串禁用，以防止輸出所述延遲的第一模式檢測(cè)脈沖。
27.如權(quán)利要求22所述的存儲(chǔ)器設(shè)備，其中，所述易失性存儲(chǔ)器存儲(chǔ)單元陣列包括DRAM存儲(chǔ)器存儲(chǔ)單元陣列，對(duì)其的訪問(wèn)是由完成包括一系列訪問(wèn)事件的訪問(wèn)周期來(lái)限制的。
28.如權(quán)利要求27所述的存儲(chǔ)器設(shè)備，其中，所述存儲(chǔ)器陣列訪問(wèn)電路包括DRAM陣列訪問(wèn)電路，用于根據(jù)所述一系列訪問(wèn)事件訪問(wèn)所述DRAM存儲(chǔ)器存儲(chǔ)單元陣列。
29.一種計(jì)算機(jī)系統(tǒng)，包括數(shù)據(jù)輸入設(shè)備；數(shù)據(jù)輸出設(shè)備；處理器，其被耦合至所述數(shù)據(jù)輸入和輸出設(shè)備；以及存儲(chǔ)器設(shè)備，其被耦合至所述處理器，該存儲(chǔ)器設(shè)備接收存儲(chǔ)器地址信號(hào)、控制信號(hào)以及時(shí)鐘信號(hào)，該存儲(chǔ)器設(shè)備包括易失性存儲(chǔ)器存儲(chǔ)單元陣列；存儲(chǔ)器陣列訪問(wèn)電路，其被耦合至所述易失性存儲(chǔ)器存儲(chǔ)單元陣列，用于訪問(wèn)所述存儲(chǔ)器陣列；以及存儲(chǔ)器訪問(wèn)模式檢測(cè)電路，其被耦合以接收所述存儲(chǔ)器地址信號(hào)、所述控制信號(hào)以及所述時(shí)鐘信號(hào)，該存儲(chǔ)器訪問(wèn)模式檢測(cè)電路包括模式檢測(cè)電路，其被耦合以接收所述存儲(chǔ)器地址信號(hào)、所述控制信號(hào)和所述時(shí)鐘信號(hào)，該模式檢測(cè)電路響應(yīng)對(duì)所述存儲(chǔ)器地址信號(hào)和控制信號(hào)的第一組合的接收產(chǎn)生第一模式檢測(cè)信號(hào)以啟動(dòng)第一模式存儲(chǔ)器訪問(wèn)操作，并響應(yīng)對(duì)控制信號(hào)的第二組合和有效時(shí)鐘信號(hào)的接收產(chǎn)生第二模式檢測(cè)信號(hào)以啟動(dòng)第二模式存儲(chǔ)器訪問(wèn)操作；以及延遲電路，其被耦合至所述模式檢測(cè)電路，用于在接收所述第一模式檢測(cè)電路之后延時(shí)產(chǎn)生延遲的第一模式檢測(cè)信號(hào)，并響應(yīng)對(duì)所述第二模式檢測(cè)信號(hào)的接收，重置所述延時(shí)并產(chǎn)生第二模式激活信號(hào)以啟動(dòng)第二模式訪問(wèn)操作。
30.如權(quán)利要求29所述的計(jì)算機(jī)系統(tǒng)，其中，所述存儲(chǔ)器設(shè)備的所述第一模式存儲(chǔ)器訪問(wèn)操作包括異步存儲(chǔ)器訪問(wèn)操作，所述第二模式存儲(chǔ)器訪問(wèn)操作包括同步存儲(chǔ)器訪問(wèn)操作。
31.如權(quán)利要求29所述的計(jì)算機(jī)系統(tǒng)，其中，所述存儲(chǔ)器設(shè)備的所述模式檢測(cè)電路包括異步模式檢測(cè)電路，其具有控制信號(hào)節(jié)點(diǎn)和地址信號(hào)節(jié)點(diǎn)，在該控制信號(hào)節(jié)點(diǎn)接收所述控制信號(hào)，在該地址信號(hào)節(jié)點(diǎn)接收所述存儲(chǔ)器地址信號(hào)，該異步模式檢測(cè)電路響應(yīng)對(duì)存儲(chǔ)器地址信號(hào)或表示異步模式訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生所述第一模式檢測(cè)信號(hào)；以及同步模式檢測(cè)電路，其具有控制信號(hào)節(jié)點(diǎn)以及時(shí)鐘節(jié)點(diǎn)，在該控制信號(hào)節(jié)點(diǎn)接收所述控制信號(hào)，在該時(shí)鐘節(jié)點(diǎn)接收時(shí)鐘信號(hào)，該同步模式檢測(cè)電路響應(yīng)對(duì)有效時(shí)鐘信號(hào)和表示同步模式訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生所述第二模式檢測(cè)信號(hào)。
32.如權(quán)利要求29所述的計(jì)算機(jī)系統(tǒng)，其中，所述存儲(chǔ)器設(shè)備的延遲電路包括一串延遲級(jí)，其具有第一延遲級(jí)以及末延遲級(jí)，該第一延遲級(jí)被耦合至所述模式檢測(cè)電路以接收所述第一模式檢測(cè)信號(hào)，該末延遲級(jí)具有提供所述延遲的第一模式檢測(cè)信號(hào)的輸出端，每個(gè)延遲級(jí)具有第一和第二輸入端以及輸出端，并且通過(guò)分級(jí)延時(shí)使應(yīng)用至所述第一或第二輸入端的信號(hào)的下降沿延遲傳播到其輸出端；以及重置電路，其被耦合至所述模式檢測(cè)電路和所述延遲級(jí)串，該重置電路響應(yīng)對(duì)所述第二模式檢測(cè)信號(hào)的接收，使所述延遲級(jí)串禁用，以防止輸出所述延遲的第一模式檢測(cè)信號(hào)。
33.如權(quán)利要求29所述的計(jì)算機(jī)系統(tǒng)，其中，所述存儲(chǔ)器設(shè)備的易失性存儲(chǔ)器存儲(chǔ)單元陣列包括DRAM存儲(chǔ)器存儲(chǔ)單元陣列，對(duì)其的訪問(wèn)是由完成包括一系列訪問(wèn)事件的訪問(wèn)周期來(lái)限制的。
34.如權(quán)利要求33所述的計(jì)算機(jī)系統(tǒng)，其中，所述存儲(chǔ)器設(shè)備的存儲(chǔ)器陣列訪問(wèn)電路包括DRAM陣列訪問(wèn)電路，用于根據(jù)所述一系列訪問(wèn)事件訪問(wèn)所述DRAM存儲(chǔ)器存儲(chǔ)單元陣列。
35.一種計(jì)算機(jī)系統(tǒng)，包括數(shù)據(jù)輸入設(shè)備；數(shù)據(jù)輸出設(shè)備；處理器，耦合至所述數(shù)據(jù)輸入和輸出設(shè)備；以及存儲(chǔ)器設(shè)備，其被耦合至所述處理器，該存儲(chǔ)器設(shè)備接收存儲(chǔ)器地址信號(hào)、控制信號(hào)以及時(shí)鐘信號(hào)，該存儲(chǔ)器設(shè)備包括易失性存儲(chǔ)器存儲(chǔ)單元陣列；存儲(chǔ)器陣列訪問(wèn)電路，其被耦合至所述易失性存儲(chǔ)器存儲(chǔ)單元陣列，用于訪問(wèn)所述存儲(chǔ)器陣列；以及存儲(chǔ)器訪問(wèn)模式檢測(cè)電路，其被耦合以接收所述存儲(chǔ)器地址信號(hào)、所述控制信號(hào)以及所述時(shí)鐘信號(hào)，該存儲(chǔ)器訪問(wèn)模式檢測(cè)電路包括第一模式檢測(cè)電路，用于檢測(cè)第一存儲(chǔ)器訪問(wèn)模式并對(duì)其進(jìn)行響應(yīng)而產(chǎn)生第一模式檢測(cè)脈沖；第二模式檢測(cè)電路，用于檢測(cè)第二存儲(chǔ)器訪問(wèn)模式并對(duì)其進(jìn)行響應(yīng)而產(chǎn)生第二模式檢測(cè)脈沖；延遲電路，其被耦合至所述第一模式檢測(cè)電路，用于在接收到最后的第一模式檢測(cè)脈沖之后延時(shí)產(chǎn)生延遲的第一模式檢測(cè)脈沖，該延遲電路還耦合至所述第二模式檢測(cè)電路，以響應(yīng)對(duì)所述第二模式檢測(cè)脈沖的接收重置延遲電路；以及存儲(chǔ)器訪問(wèn)激活電路，其被耦合至所述延遲電路和所述第二模式檢測(cè)電路，該存儲(chǔ)器訪問(wèn)激活電路響應(yīng)對(duì)所述延遲的第一模式檢測(cè)脈沖的接收激活第一存儲(chǔ)器訪問(wèn)操作，并響應(yīng)對(duì)所述第二模式檢測(cè)脈沖的接收激活第二存儲(chǔ)器訪問(wèn)操作。
36.如權(quán)利要求35所述的計(jì)算機(jī)系統(tǒng)，其中，所述存儲(chǔ)器設(shè)備的第一模式檢測(cè)電路包括異步模式檢測(cè)電路，其具有控制信號(hào)節(jié)點(diǎn)和地址信號(hào)節(jié)點(diǎn)，在該控制信號(hào)節(jié)點(diǎn)接收所述控制信號(hào)，在該地址信號(hào)節(jié)點(diǎn)接收所述存儲(chǔ)器地址信號(hào)，該異步模式檢測(cè)電路響應(yīng)對(duì)存儲(chǔ)器地址信號(hào)或表示異步模式訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生所述第一模式檢測(cè)脈沖。
37.如權(quán)利要求35所述的計(jì)算機(jī)系統(tǒng)，其中，所述存儲(chǔ)器設(shè)備的第二模式檢測(cè)電路包括同步模式檢測(cè)電路，其具有控制信號(hào)節(jié)點(diǎn)以及時(shí)鐘節(jié)點(diǎn)，在該控制信號(hào)節(jié)點(diǎn)接收所述控制信號(hào)，在該時(shí)鐘節(jié)點(diǎn)接收時(shí)鐘信號(hào)，該同步模式檢測(cè)電路響應(yīng)對(duì)有效時(shí)鐘信號(hào)和表示同步模式訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生所述第二模式檢測(cè)脈沖。
38.如權(quán)利要求35所述的計(jì)算機(jī)系統(tǒng)，其中，所述存儲(chǔ)器設(shè)備的第一存儲(chǔ)器訪問(wèn)操作包括異步存儲(chǔ)器訪問(wèn)操作，并且所述第二存儲(chǔ)器訪問(wèn)操作包括同步存儲(chǔ)器訪問(wèn)操作。
39.如權(quán)利要求35所述的計(jì)算機(jī)系統(tǒng)，其中，所述存儲(chǔ)器設(shè)備的延遲電路包括一串延遲級(jí)，其具有第一延遲級(jí)以及末延遲級(jí)，該第一延遲級(jí)被耦合至所述第一模式檢測(cè)電路以接收所述第一模式檢測(cè)信號(hào)，該末延遲級(jí)具有提供所述延遲的第一模式檢測(cè)信號(hào)的輸出端，每個(gè)延遲級(jí)具有第一和第二輸入端以及輸出端，并且通過(guò)分級(jí)延時(shí)使應(yīng)用至所述第一或第二輸入端的信號(hào)的下降沿延遲傳播到其輸出端；以及重置電路，其被耦合至所述第二模式檢測(cè)電路和所述延遲級(jí)串，該重置電路響應(yīng)對(duì)所述第二模式檢測(cè)脈沖的接收，使所述延遲級(jí)串禁用，以防止輸出所述延遲的第一模式檢測(cè)脈沖。
40.如權(quán)利要求35所述的計(jì)算機(jī)系統(tǒng)，其中，所述存儲(chǔ)器設(shè)備的易失性存儲(chǔ)器存儲(chǔ)單元陣列包括DRAM存儲(chǔ)器存儲(chǔ)單元陣列，對(duì)其的訪問(wèn)是由完成包括一系列訪問(wèn)事件的訪問(wèn)周期來(lái)限制的。
41.如權(quán)利要求40所述的計(jì)算機(jī)系統(tǒng)，其中所述存儲(chǔ)器設(shè)備的存儲(chǔ)器陣列訪問(wèn)電路包括DRAM陣列訪問(wèn)電路，用于根據(jù)所述一系列訪問(wèn)事件訪問(wèn)所述DRAM存儲(chǔ)器存儲(chǔ)單元陣列。
42.一種用于啟動(dòng)存儲(chǔ)器設(shè)備中的存儲(chǔ)器訪問(wèn)操作的方法，該存儲(chǔ)器設(shè)備接收存儲(chǔ)器地址信號(hào)、控制信號(hào)和時(shí)鐘信號(hào)，該方法包括響應(yīng)對(duì)存儲(chǔ)器地址信號(hào)或表示第一模式存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生第一模式檢測(cè)脈沖；使最后產(chǎn)生的第一模式檢測(cè)脈沖延時(shí)以產(chǎn)生第一模式激活脈沖，以啟動(dòng)第一模式存儲(chǔ)器訪問(wèn)操作；響應(yīng)對(duì)時(shí)鐘信號(hào)和表示第二模式存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的第二組合的接收產(chǎn)生第二模式檢測(cè)脈沖；抑制產(chǎn)生所述延遲的第一模式檢測(cè)脈沖；以及響應(yīng)所述第二模式檢測(cè)脈沖啟動(dòng)所述第二模式存儲(chǔ)器訪問(wèn)操作。
43.如權(quán)利要求42所述的方法，其中，響應(yīng)對(duì)存儲(chǔ)器地址信號(hào)或表示第一模式存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生第一模式檢測(cè)脈沖包括，響應(yīng)對(duì)存儲(chǔ)器地址信號(hào)或表示異步存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生第一模式檢測(cè)脈沖。
44.如權(quán)利要求42所述的方法，其中，響應(yīng)對(duì)時(shí)鐘信號(hào)和表示第二模式存儲(chǔ)器訪問(wèn)操作的所述控制信號(hào)的第二組合的接收產(chǎn)生第二模式檢測(cè)脈沖包括，響應(yīng)對(duì)時(shí)鐘信號(hào)和表示同步存儲(chǔ)器訪問(wèn)操作的所述控制信號(hào)的第二組合的接收產(chǎn)生第二模式檢測(cè)脈沖。
45.如權(quán)利要求42所述的方法，其中，使所述最后產(chǎn)生的第一模式檢測(cè)脈沖延時(shí)以產(chǎn)生第一模式激活脈沖從而啟動(dòng)所述第一模式存儲(chǔ)器訪問(wèn)操作包括，根據(jù)所述第一模式檢測(cè)脈沖的下降沿啟動(dòng)延遲序列，并響應(yīng)完成所述延遲序列之前的任何新的第一模式檢測(cè)脈沖的下降沿重置所述延遲序列，并從所述第一模式檢測(cè)脈沖的下降沿重新啟動(dòng)所述延遲序列，并且抑制產(chǎn)生所述延遲的第一模式檢測(cè)脈沖包括重置所述延遲序列并抑制產(chǎn)生所述第一模式激活脈沖。
46.如權(quán)利要求42所述的方法，其中，響應(yīng)所述第二模式檢測(cè)脈沖啟動(dòng)所述第二模式訪問(wèn)操作包括啟動(dòng)同步DRAM存儲(chǔ)器訪問(wèn)周期。
47.一種用于激活存儲(chǔ)器設(shè)備中的存儲(chǔ)器訪問(wèn)操作的方法，該存儲(chǔ)器設(shè)備具有DRAM存儲(chǔ)器存儲(chǔ)單元核并接收存儲(chǔ)器地址信號(hào)、控制信號(hào)和時(shí)鐘信號(hào)，該方法包括響應(yīng)對(duì)所述存儲(chǔ)器地址信號(hào)或表示第一模式存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的第一組合的接收，在接收到最后的存儲(chǔ)器地址信號(hào)或控制信號(hào)的所述第一組合之后延時(shí)產(chǎn)生第一模式激活信號(hào)，該延時(shí)足夠長(zhǎng)以至于允許完成所述DRAM存儲(chǔ)器存儲(chǔ)單元核中的第一模式存儲(chǔ)器訪問(wèn)操作；以及響應(yīng)對(duì)有效時(shí)鐘信號(hào)和表示第二模式存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的第二組合的接收，產(chǎn)生第二模式激活信號(hào)以啟動(dòng)DRAM存儲(chǔ)器存儲(chǔ)單元核中的第二模式存儲(chǔ)器訪問(wèn)操作，并防止產(chǎn)生所述第一模式激活信號(hào)。
48.如權(quán)利要求47所述的方法，其中，響應(yīng)對(duì)所述存儲(chǔ)器地址信號(hào)或表示所述第一模式存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的所述第一組合的接收產(chǎn)生第一模式激活信號(hào)包括，響應(yīng)對(duì)所述存儲(chǔ)器地址信號(hào)或表示異步存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的組合的接收產(chǎn)生所述第一模式激活信號(hào)。
49.如權(quán)利要求47所述的方法，其中，響應(yīng)對(duì)有效時(shí)鐘信號(hào)和表示第二模式存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的第二組合的接收產(chǎn)生第二模式激活信號(hào)包括，響應(yīng)對(duì)有效時(shí)鐘信號(hào)和表示同步存儲(chǔ)器訪問(wèn)操作的控制信號(hào)的第二組合的接收產(chǎn)生第二模式激活信號(hào)。
50.如權(quán)利要求47所述的方法，其中，在接收到最后的存儲(chǔ)器地址信號(hào)或控制信號(hào)的所述第一組合之后延時(shí)產(chǎn)生所述第一模式激活信號(hào)包括響應(yīng)對(duì)所述存儲(chǔ)器地址信號(hào)或控制信號(hào)的所述第一組合中的轉(zhuǎn)變的檢測(cè)，產(chǎn)生轉(zhuǎn)變檢測(cè)脈沖；根據(jù)所述轉(zhuǎn)變檢測(cè)脈沖的下降沿啟動(dòng)延遲序列；響應(yīng)在完成所述延遲序列之前產(chǎn)生的新的轉(zhuǎn)變檢測(cè)脈沖的下降沿重置該延遲序列，并從所述新的轉(zhuǎn)變檢測(cè)脈沖的下降沿重新啟動(dòng)所述延遲序列；以及響應(yīng)所述延遲序列的完成產(chǎn)生第一模式激活序列。
全文摘要
一種用于檢測(cè)和啟動(dòng)存儲(chǔ)器設(shè)備的存儲(chǔ)器訪問(wèn)模式的存儲(chǔ)器訪問(wèn)模式檢測(cè)電路及方法。該存儲(chǔ)器訪問(wèn)模式檢測(cè)電路接收存儲(chǔ)器地址信號(hào)、控制信號(hào)以及時(shí)鐘信號(hào)，并響應(yīng)對(duì)所述存儲(chǔ)器地址信號(hào)或控制信號(hào)的第一組合的接收產(chǎn)生第一模式檢測(cè)信號(hào)。在該檢測(cè)信號(hào)之后延時(shí)產(chǎn)生第一模式啟動(dòng)信號(hào)以啟動(dòng)第一模式存儲(chǔ)器訪問(wèn)操作。響應(yīng)對(duì)控制信號(hào)的第二組合和有效時(shí)鐘信號(hào)的接收，該存儲(chǔ)器訪問(wèn)模式檢測(cè)電路進(jìn)一步產(chǎn)生第二模式檢測(cè)信號(hào)，以啟動(dòng)第二模式存儲(chǔ)器訪問(wèn)操作，并抑制產(chǎn)生第一模式檢測(cè)信號(hào)，從而取消第一模式存儲(chǔ)器訪問(wèn)操作。
文檔編號(hào)G11C11/413GK1771481SQ200480009331
公開(kāi)日2006年5月10日 申請(qǐng)日期2004年1月30日 優(yōu)先權(quán)日2003年2月3日
發(fā)明者西蒙·J·洛維特 申請(qǐng)人:米克倫技術(shù)公司