專利名稱：電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路裝置，包括響應(yīng)時鐘信號脈沖輸出數(shù)據(jù)的第一延遲電路，處理從第一延遲電路輸出的數(shù)據(jù)的信號處理電路；信號處理電路包括響應(yīng)所述時鐘信號的所述脈沖輸出數(shù)據(jù)的第二延遲電路。
背景技術(shù)：
包括串聯(lián)的D雙穩(wěn)態(tài)觸發(fā)器的電路裝置，和包括邏輯電路和交替串聯(lián)的D雙穩(wěn)態(tài)觸發(fā)器的電路裝置是公知技術(shù)。這種電路裝置中，多個D雙穩(wěn)態(tài)觸發(fā)器中的每一個都接收時鐘信號，響應(yīng)時鐘信號脈沖輸入數(shù)據(jù)，并輸出所輸入的數(shù)據(jù)。
近年來，隨著電路的處理速度更快也增加了時鐘頻率，所以，電路裝置的功耗也增大了。而且，對電路裝置的所有D雙穩(wěn)態(tài)觸發(fā)器都要供給時鐘信號，如果D雙穩(wěn)態(tài)觸發(fā)器的數(shù)量增加，功耗也會相應(yīng)地增大。為了減小電路裝置的功耗，就需要構(gòu)成控制電路來控制對D雙穩(wěn)態(tài)觸發(fā)器的時鐘信號供給或中斷。但是，如果以簡單的方式構(gòu)成這種控制電路，所產(chǎn)生的問題不僅僅是需要在電路裝置中處理的數(shù)據(jù)信號，而且也需要只驅(qū)動上述控制電路的專用信號。
本發(fā)明的目的是提供一種電路裝置，它可以減少功耗而且不需要專用信號。

發(fā)明內(nèi)容
為了達到發(fā)明的目的，按照本發(fā)明的電路裝置包括第一延遲電路，用于響應(yīng)時鐘信號的脈沖輸出數(shù)據(jù)；和信號處理電路，用于處理從所述第一延遲電路輸出的數(shù)據(jù)；信號處理電路包括響應(yīng)所述時鐘信號的所述脈沖輸出數(shù)據(jù)的第二延遲電路；其中，所述電路裝置包括控制電路，用于根據(jù)響應(yīng)所述時鐘信號的所述脈沖從第一延遲電路輸出的數(shù)據(jù)是否等于響應(yīng)下一個脈沖從所述第一延遲電路輸出的數(shù)據(jù)，控制是否要向所述第二延遲電路供給所述時鐘信號的所述脈沖。
按照本發(fā)明的電路裝置設(shè)置有控制電路，用于判定是否要向所述第二延遲電路供給所述時鐘信號的所述脈沖。通過提供這樣的控制電路，可以中斷脈沖供給，同時保持從信號處理電路得到的結(jié)果的一致性，從而減小電路裝置的功耗。
控制電路中，根據(jù)從所述第一延遲電路輸出的數(shù)據(jù)是否等于要從所述第一延遲電路輸出的下一個數(shù)據(jù)，對要供給所述時鐘信號的所述脈沖的第二延遲電路執(zhí)行控制。因此，不需要只控制向第二延遲電路供給所述時鐘信號的所述脈沖的專用信號，因而簡化了電路裝置。
因此，在按照本發(fā)明的電路裝置中，所述信號處理電路可以包括多個所述第二延遲電路，其中，多個第二延遲電路中的至少兩個第二延遲電路串聯(lián)。這種情況下，所述至少兩個第二延遲電路中的每一個第二延遲電路可以包括多個數(shù)據(jù)輸入部分，用于接收數(shù)據(jù)；和多個數(shù)據(jù)輸出部分，用于輸出數(shù)據(jù)。
在按照本發(fā)明的電路裝置中，所述信號處理電路可以包括多個第二延遲電路，其中，所述信號處理電路還包括邏輯電路，所述邏輯電路具有輸入部分，用于接收從所述多個第二延遲電路中的一個第二延遲電路輸出的數(shù)據(jù)；和輸出部分，用于輸出數(shù)據(jù)到所述多個第二延遲電路中的另一個第二延遲電路。這種情況下，所述一個第二延遲電路可以有多個數(shù)據(jù)輸出部分，其中，所述另一個第二延遲電路可以有多個數(shù)據(jù)輸入部分，其中，所述邏輯電路可以有多個輸入部分，用于接收從所述一個第二延遲電路的所述多個數(shù)據(jù)輸出部分輸出的數(shù)據(jù)；和多個輸出部分，用于輸出數(shù)據(jù)到所述另一個第二延遲電路的多個數(shù)據(jù)輸入部分。
因此，按照本發(fā)明的電路裝置中，所述控制電路最好包括判定電路，根據(jù)響應(yīng)所述時鐘信號的所述脈沖從第一延遲電路輸出的數(shù)據(jù)是否等于響應(yīng)下一個脈沖從所述第一延遲電路輸出的數(shù)據(jù)，判定是否要向第二延遲電路供給所述時鐘信號的所述脈沖；和時鐘驅(qū)動器，按照所述判定電路的判定，允許或中斷向所述第二延遲電路供給所述時鐘信號的所述脈沖。
通過提供這樣的控制電路，允許或中斷向所述第二延遲電路供給所述時鐘信號的所述脈沖。
判定電路可包括判斷部分，用于判斷響應(yīng)所述時鐘信號的每個脈沖從第一延遲電路輸出的數(shù)據(jù)是否等于響應(yīng)下一個脈沖從所述第一延遲電路輸出的數(shù)據(jù)；計數(shù)器，當(dāng)所述判斷部分判斷兩個數(shù)據(jù)相等時增加計數(shù)值，當(dāng)所述判斷部分判斷兩個數(shù)據(jù)不相等時重新設(shè)置計數(shù)值；和控制信號發(fā)生部分，比較所述計數(shù)值和比較值，獲得比較結(jié)果，并根據(jù)所述比較結(jié)果輸出脈沖供給控制信號，脈沖供給控制信號代表是否向所述第二延遲電路供給了所述時鐘信號的所述脈沖。這種情況下，所述比較值可以對應(yīng)所述第二延遲電路的總數(shù)。
在按照本發(fā)明的電路裝置中，每個所述第一延遲電路和第二延遲電路可以用一個或多個D雙穩(wěn)態(tài)觸發(fā)器構(gòu)成。


圖1是按照本發(fā)明第一實施例的電路裝置的框圖；圖2是沒有控制電路3的電路裝置100；圖3是圖2中顯示的沒有控制電路3的電路裝置100的定時圖；圖4是脈沖P1與脈沖P12之間的圖3中顯示的定時圖的局部放大圖；圖5是控制電路3的狀態(tài)轉(zhuǎn)變圖；圖6是控制電路3的詳細圖；圖7是與圖1中顯示的電路裝置1的操作相關(guān)的信號的定時圖；圖8是按照本發(fā)明第二實施例的電路裝置100的框圖。
具體實施例方式
以下將描述本發(fā)明的實施例。
圖1是按照本發(fā)明第一實施例的電路裝置的框圖。
由兩位數(shù)據(jù)(da，db)組成的數(shù)據(jù)信號D(n-1)輸入圖1顯示的電路裝置1中。電路裝置1操作，輸出輸入的數(shù)據(jù)信號D(n-1)作為相對于輸入的數(shù)據(jù)信號D(n-1)延遲了8個脈沖周期(8個時鐘周期)的數(shù)據(jù)信號D(n+7)(＝Out)。
電路裝置1包括D雙穩(wěn)態(tài)觸發(fā)器f0a和f0b。在D雙穩(wěn)態(tài)觸發(fā)器f0a的后邊，7個串聯(lián)的D雙穩(wěn)態(tài)觸發(fā)器f1a-f7a組成的D雙穩(wěn)態(tài)觸發(fā)器組Ga連接到D雙穩(wěn)態(tài)觸發(fā)器f0a，而且，在D雙穩(wěn)態(tài)觸發(fā)器f0b的后邊，7個串聯(lián)的D雙穩(wěn)態(tài)觸發(fā)器f1b-f7b組成的D雙穩(wěn)態(tài)觸發(fā)器組Gb連接到D雙穩(wěn)態(tài)觸發(fā)器f0b。用D雙穩(wěn)態(tài)觸發(fā)器組Ga和Gb構(gòu)成移位寄存器2。D雙穩(wěn)態(tài)觸發(fā)器f0a-f7a和f0b-f7b中的每一個D雙穩(wěn)態(tài)觸發(fā)器包括數(shù)據(jù)輸入端D，用于接收數(shù)據(jù)；數(shù)據(jù)輸出端Q，用于輸出將輸入到數(shù)據(jù)輸入端D的數(shù)據(jù)；和時鐘信號輸入端CP，用于接收時鐘信號CK。在電路裝置1中，用D雙穩(wěn)態(tài)觸發(fā)器f0a-f7a處理數(shù)據(jù)(da，db)的兩位中的da，用D雙穩(wěn)態(tài)觸發(fā)器f0b-f7b處理數(shù)據(jù)(da，db)的db。本實施例中，D雙穩(wěn)態(tài)觸發(fā)器組Ga和Gb中每一組包括7個串聯(lián)的D雙穩(wěn)態(tài)觸發(fā)器結(jié)構(gòu)，但是串聯(lián)的D雙穩(wěn)態(tài)觸發(fā)器的數(shù)量根據(jù)需要改變。以下，一對D雙穩(wěn)態(tài)觸發(fā)器f0a和f0b只是指D雙穩(wěn)態(tài)觸發(fā)器F0。同樣，一對D雙穩(wěn)態(tài)觸發(fā)器f1a和f1b和一對D雙穩(wěn)態(tài)觸發(fā)器f7a和f7b只是分別指D雙穩(wěn)態(tài)觸發(fā)器F1，F(xiàn)7。
電路裝置1包括控制電路3。將控制電路3提供給電路裝置1能降低移位寄存器2的功耗。以下通過比較這個電路裝置1和不具有控制電路3的電路裝置，說明圖1顯示的電路裝置1能夠降低移位寄存器2的功耗的原因。
圖2顯示出沒有控制電路3的電路裝置100。
響應(yīng)時鐘信號CK的脈沖Px的上升邊緣，前面的D雙穩(wěn)態(tài)觸發(fā)器F0的D雙穩(wěn)態(tài)觸發(fā)器f0a引入輸入到數(shù)據(jù)輸入端D的數(shù)據(jù)da，然后，從數(shù)據(jù)輸出端Q到下一個D雙穩(wěn)態(tài)觸發(fā)器f1a連續(xù)輸出所引入的數(shù)據(jù)da，直到產(chǎn)生下一個脈沖P(x+1)的時間為止。因此，D雙穩(wěn)態(tài)觸發(fā)器f0a輸出延遲了一個脈沖周期(1個時鐘周期)后所輸入的數(shù)據(jù)da。D雙穩(wěn)態(tài)觸發(fā)器f0b與D雙穩(wěn)態(tài)觸發(fā)器f0a同樣操作，輸出延遲了一個脈沖周期后所輸入的數(shù)據(jù)db。因此，D雙穩(wěn)態(tài)觸發(fā)器F0輸出到下一個D雙穩(wěn)態(tài)觸發(fā)器F1的所輸入的數(shù)據(jù)信號D(n-1)作為相對于數(shù)據(jù)信號D(n-1)延遲了一個脈沖周期的數(shù)據(jù)信號D(n)。
響應(yīng)時鐘信號CK的脈沖Px的上升邊緣，D雙穩(wěn)態(tài)觸發(fā)器F1的D雙穩(wěn)態(tài)觸發(fā)器f1a從在前的D雙穩(wěn)態(tài)觸發(fā)器f0a引入數(shù)據(jù)da，然后，連續(xù)輸出所引入的數(shù)據(jù)da到下一個D雙穩(wěn)態(tài)觸發(fā)器f2a(沒有顯示)，直到產(chǎn)生下一個脈沖P(x+1)的時間為止。因此，延遲1個脈沖周期后，D雙穩(wěn)態(tài)觸發(fā)器f1a輸出從在前的D雙穩(wěn)態(tài)觸發(fā)器f0a輸出的數(shù)據(jù)da。延遲1個脈沖周期后，D雙穩(wěn)態(tài)觸發(fā)器f1b也輸出從在前的D雙穩(wěn)態(tài)觸發(fā)器f0b輸出的數(shù)據(jù)db。因此，D雙穩(wěn)態(tài)觸發(fā)器F1輸出從在前的D雙穩(wěn)態(tài)觸發(fā)器F0輸出的數(shù)據(jù)信號D(n)作為相對于數(shù)據(jù)信號D(n)延遲了一個脈沖周期的數(shù)據(jù)信號D(n+1)。
同樣，D雙穩(wěn)態(tài)觸發(fā)器F2到F7中的每一個輸出從在前的D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)作為延遲了一個脈沖周期的數(shù)據(jù)信號。因此，輸入到前面的D雙穩(wěn)態(tài)觸發(fā)器F0的數(shù)據(jù)信號D(n-1)是從末端D雙穩(wěn)態(tài)觸發(fā)器F7輸出的作為相對于數(shù)據(jù)信號D(n-1)延遲了8個脈沖周期的數(shù)據(jù)信號D(n+7)(＝Out)。
圖3顯示出沒有圖2顯示的控制電路3的電路裝置100的定時圖。
數(shù)據(jù)da和db是邏輯‘0’或‘1’，所以，D(n-1)＝(da，db)可以取4個值，即，D0＝(0，0)，D1＝(0，1)，D2＝(1，0)和D3＝(1，1)，如圖3所示。例如，如果D(n-1)＝D1(0，1)，響應(yīng)時鐘信號CK的脈沖P，‘0’引入D雙穩(wěn)態(tài)觸發(fā)器f0a，‘1’引入D雙穩(wěn)態(tài)觸發(fā)器f0b。引入的數(shù)據(jù)信號D(n-1)輸出到下一個D雙穩(wěn)態(tài)觸發(fā)器F1，同樣，響應(yīng)時鐘信號的脈沖，D1＝(0，1)順序輸出到D雙穩(wěn)態(tài)觸發(fā)器F2...，F(xiàn)7，而且，最后的輸出作為數(shù)據(jù)信號D(n+7)(＝Out)。
圖4是脈沖P1與脈沖P12之間的圖3中顯示的定時圖的局部放大圖。
響應(yīng)時鐘信號CK的脈沖P1的上升邊緣，D雙穩(wěn)態(tài)觸發(fā)器F0引入數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d1，然后，輸出所引入的數(shù)據(jù)d1作為數(shù)據(jù)信號D(n)。產(chǎn)生下一個脈沖P2時，D雙穩(wěn)態(tài)觸發(fā)器F0引入數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d2，然后，輸出所引入的數(shù)據(jù)d2代替d1作為數(shù)據(jù)信號D(n)。
同樣，響應(yīng)脈沖P3，P4...，D雙穩(wěn)態(tài)觸發(fā)器F0分別引入數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d3，d4...，然后，連續(xù)輸出所引入的數(shù)據(jù)作為數(shù)據(jù)信號D(n)直到產(chǎn)生下一個脈沖為止。也就是說，分別在脈沖P1，P2...Px的脈沖周期(時鐘周期)h1，h2...，hx期間，D雙穩(wěn)態(tài)觸發(fā)器F0連續(xù)輸出引入的數(shù)據(jù)d1，d2...，dx。因此，D雙穩(wěn)態(tài)觸發(fā)器F0輸出所輸入的數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d1，d2...，dx作為相對于數(shù)據(jù)信號D(n-1)延遲了一個脈沖周期的數(shù)據(jù)信號D(n)的數(shù)據(jù)d1，d2...，dx。
從D雙穩(wěn)態(tài)觸發(fā)器F0輸出的數(shù)據(jù)信號D(n)的數(shù)據(jù)d1，d2...，dx輸入到下一個D雙穩(wěn)態(tài)觸發(fā)器F1。D雙穩(wěn)態(tài)觸發(fā)器F1輸出所輸入的數(shù)據(jù)信號D(n)的數(shù)據(jù)d1，d2...，dx作為相對于數(shù)據(jù)信號D(n)延遲了一個脈沖周期的數(shù)據(jù)信號D(n+1)的數(shù)據(jù)d1，d2...，dx。
同樣，D雙穩(wěn)態(tài)觸發(fā)器F1到F7中的每一個輸出所輸入的數(shù)據(jù)信號的數(shù)據(jù)作為延遲了一個脈沖周期的數(shù)據(jù)信號的數(shù)據(jù)。如上所述，D雙穩(wěn)態(tài)觸發(fā)器F1到F7中的每一個對所輸入的數(shù)據(jù)延遲一個脈沖周期，所以，圖3顯示的電路裝置100能夠輸出相對于參考數(shù)據(jù)信號D(n-1)延遲了8個脈沖周期的數(shù)據(jù)信號D(n+7)。但是，圖3顯示的電路裝置100的問題是，由于對每個D雙穩(wěn)態(tài)觸發(fā)器F0到F7都要連續(xù)地供給時鐘信號CK的脈沖P，所以，電路裝置100的功耗高。隨著D雙穩(wěn)態(tài)觸發(fā)器的數(shù)量增加高功耗問題更加嚴重。要想解決該問題，發(fā)明人提出了能降低功耗的圖1顯示的電路裝置1。電路裝置1根據(jù)輸入到D雙穩(wěn)態(tài)觸發(fā)器F0的數(shù)據(jù)信號D(n-1)和從D雙穩(wěn)態(tài)觸發(fā)器F 0輸出的數(shù)據(jù)信號D(n)對移位寄存器2是否要供給時鐘信號脈沖進行控制。通過這種控制，圖1顯示的電路裝置1能夠降低移位寄存器2的功耗，并輸出與從圖3顯示的電路裝置100輸出的數(shù)據(jù)信號D(n+7)(＝Out)一致的數(shù)據(jù)信號。以下將說明發(fā)明人提出的電路裝置的原理。
對D雙穩(wěn)態(tài)觸發(fā)器F0供給脈沖P1時，D雙穩(wěn)態(tài)觸發(fā)器F0引入數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d1，然后連續(xù)輸出所引入的數(shù)據(jù)d1作為數(shù)據(jù)信號D(n)的數(shù)據(jù)d1，直到對D雙穩(wěn)態(tài)觸發(fā)器F0供給下一個脈沖P2為止。當(dāng)D雙穩(wěn)態(tài)觸發(fā)器F0供給脈沖P2時，D雙穩(wěn)態(tài)觸發(fā)器F0引入數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d2，然后連續(xù)輸出最近引入的數(shù)據(jù)d2代替數(shù)據(jù)d1作為數(shù)據(jù)信號D(n)的數(shù)據(jù)d2，直到對D雙穩(wěn)態(tài)觸發(fā)器F0供給下一個脈沖P3為止。因此，D雙穩(wěn)態(tài)觸發(fā)器F0在產(chǎn)生脈沖P1的脈沖周期h1期間輸出數(shù)據(jù)d1，并在產(chǎn)生脈沖P2的脈沖周期h2期間輸出數(shù)據(jù)d2，如上所述，D雙穩(wěn)態(tài)觸發(fā)器具有響應(yīng)每個脈沖Px連續(xù)輸出所引入的數(shù)據(jù)直到對D雙穩(wěn)態(tài)觸發(fā)器供給下一個脈沖為止的特性。本發(fā)明中，應(yīng)關(guān)注D雙穩(wěn)態(tài)觸發(fā)器的這種特性。例如，假設(shè)對D雙穩(wěn)態(tài)觸發(fā)器F0供給脈沖P1而不供給下一個脈沖P2，D雙穩(wěn)態(tài)觸發(fā)器F0，不只是在脈沖周期h1期間而且還在下一個脈沖周期h2期間，連續(xù)輸出數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d1作為數(shù)據(jù)信號D(n)的數(shù)據(jù)。也就是說，即使對D雙穩(wěn)態(tài)觸發(fā)器F0不供給脈沖P2，在脈沖周期h1期間從D雙穩(wěn)態(tài)觸發(fā)器F0輸出的數(shù)據(jù)d1在下一個脈沖周期h2期間還要連續(xù)從D雙穩(wěn)態(tài)觸發(fā)器F0輸出，所以，在脈沖周期h2期間數(shù)據(jù)信號D(n)的數(shù)據(jù)與脈沖周期h1期間數(shù)據(jù)信號D(n)的數(shù)據(jù)有相同的數(shù)值(＝d1)。因此，如果數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d2等于數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d1(d2＝d1＝d)，那么，在脈沖P1后，無論D雙穩(wěn)態(tài)觸發(fā)器F0是否供給下一個脈沖P2，在脈沖周期h2期間數(shù)據(jù)信號D(n)的數(shù)據(jù)與脈沖周期h1期間數(shù)據(jù)信號D(n)的數(shù)據(jù)都有相同的數(shù)據(jù)值(＝d)。
從以上的說明可以認為，如果數(shù)據(jù)信號D(n-1)的數(shù)據(jù)dx等于數(shù)據(jù)信號D(n-1)的在前數(shù)據(jù)dx-1(dx＝dx-1＝d)，那么，在脈沖Px-1后，無論對D雙穩(wěn)態(tài)觸發(fā)器F0是否供給下一個脈沖Px，在脈沖周期hx期間數(shù)據(jù)信號D(n)的數(shù)據(jù)與脈沖周期hx-1期間數(shù)據(jù)信號D(n)的數(shù)據(jù)都有相同的數(shù)值(＝d)。
以上的說明提供給從D雙穩(wěn)態(tài)觸發(fā)器F0輸出的數(shù)據(jù)信號D(n)，但類似的說明可以提供給分別從D雙穩(wěn)態(tài)觸發(fā)器F1-F7輸出的數(shù)據(jù)信號D(n+1)到D(n+7)(＝Out)例如，在從末端D雙穩(wěn)態(tài)觸發(fā)器F7輸出的數(shù)據(jù)信號D(n+7)(＝Out)中，如果在脈沖周期hx期間的數(shù)據(jù)信號D(n+7)的數(shù)據(jù)等于在前面的脈沖周期hx-1期間的數(shù)據(jù)信號D(n+7)的數(shù)據(jù)，可以認為，如果中斷給末端D雙穩(wěn)態(tài)觸發(fā)器F7供給脈沖Px，那么，電路裝置1可以降低移位寄存器2的功耗，同時保持數(shù)據(jù)信號D(n+7)(＝Out)的一致性。參見圖4，在數(shù)據(jù)信號D(n+7)(＝Out)中，在脈沖周期h9期間的數(shù)據(jù)信號D(n+7)的數(shù)據(jù)d2是D1＝(0，1)，在前面的脈沖周期h8期間的數(shù)據(jù)信號D(n+7)的數(shù)據(jù)d1也是D1＝(0，1)。因此，在數(shù)據(jù)信號D(n+7)(＝Out)中，在脈沖周期h9期間的數(shù)據(jù)信號D(n+7)的數(shù)據(jù)等于在前面的脈沖周期h8期間的數(shù)據(jù)信號D(n+7)的數(shù)據(jù)。因此，電路裝置1中斷給末端D雙穩(wěn)態(tài)觸發(fā)器F7供給脈沖P9時，電路裝置1可以降低移位寄存器2的功耗，同時保持從末端D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)信號D(n+7)(＝Out)的一致性。
同樣，在從D雙穩(wěn)態(tài)觸發(fā)器F6輸出的數(shù)據(jù)信號D(n+6)中，例如，在脈沖周期h9期間的數(shù)據(jù)信號D(n+6)的數(shù)據(jù)d3是D1＝(0，1)，在前面的脈沖周期h8期間的數(shù)據(jù)信號D(n+6)的數(shù)據(jù)d2也是D1＝(0，1)。因此，在數(shù)據(jù)信號D(n+6)中，在脈沖周期h9期間的數(shù)據(jù)信號D(n+6)的數(shù)據(jù)等于在前面的脈沖周期h8期間的數(shù)據(jù)信號D(n+6)的數(shù)據(jù)。因此，電路裝置1中斷給D雙穩(wěn)態(tài)觸發(fā)器F6供給脈沖P9時，電路裝置1可以降低移位寄存器2的功耗，并與從D雙穩(wěn)態(tài)觸發(fā)器F6輸出的數(shù)據(jù)信號D(n+6)保持一致。同樣，從D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)信號中，電路裝置1中斷給其他D雙穩(wěn)態(tài)觸發(fā)器供給脈沖P9時，電路裝置1可以降低移位寄存器2的功耗，同時與從D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)信號保持一致。
注意，只有在“即使中斷給D雙穩(wěn)態(tài)觸發(fā)器供給脈沖P9，D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)與從加了脈沖P9的D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)相同”的情況下，才允許電路裝置1中斷脈沖P9的供給。因此，當(dāng)圖1顯示的電路裝置1企圖中斷給D雙穩(wěn)態(tài)觸發(fā)器的脈沖P9供給時，電路裝置1必須了解，開始供給脈沖P9的時間t9之前，“即使中斷了給D雙穩(wěn)態(tài)觸發(fā)器的脈沖P9供給，D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)與從供給了脈沖P9的D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)相同”。這就說明電路裝置1如何能了解“即使中斷了給D雙穩(wěn)態(tài)觸發(fā)器的脈沖P9供給，D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)與從加了脈沖P9的D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)相同”。
在“脈沖周期h9期間的每個數(shù)據(jù)信號的數(shù)據(jù)等于在前面的脈沖周期h8期間的每個數(shù)據(jù)信號的數(shù)據(jù)”的條件下，達到“即使中斷了給D雙穩(wěn)態(tài)觸發(fā)器的脈沖P9供給，D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)與從加了脈沖P9的D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)相同”的狀態(tài)。因此，如果圖1顯示的電路裝置1能了解開始供給脈沖P9的時間t9之前，“脈沖周期h9期間的每個數(shù)據(jù)信號的數(shù)據(jù)等于在前面的脈沖周期h8期間的相同數(shù)據(jù)信號的數(shù)據(jù)”，那么，電路裝置1能中斷供給脈沖P9，同時保證數(shù)據(jù)信號的一致性。這就說明了圖1顯示的電路裝置1如何能了解開始供給脈沖P9的時間t9之前，“脈沖周期h9期間的每個數(shù)據(jù)信號的數(shù)據(jù)等于在前面的脈沖周期h8期間的相同數(shù)據(jù)信號的數(shù)據(jù)”。
首先，說明數(shù)據(jù)信號D(n+7)(＝Out)。
脈沖周期h9期間的數(shù)據(jù)信號D(n+7)的數(shù)據(jù)d2從末端D雙穩(wěn)態(tài)觸發(fā)器F7輸出，并相對于脈沖周期h1期間輸入到前面的D雙穩(wěn)態(tài)觸發(fā)器F0的數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d2延遲了8個脈沖周期。而且，在脈沖周期h8期間數(shù)據(jù)信號D(n+7)(＝Out)的數(shù)據(jù)d1是從末端D雙穩(wěn)態(tài)觸發(fā)器F7輸出的，并相對于脈沖周期h1期間從在前面的D雙穩(wěn)態(tài)觸發(fā)器F0輸出(即輸入到D雙穩(wěn)態(tài)觸發(fā)器F1)的數(shù)據(jù)信號D(n)的數(shù)據(jù)d1延遲了7個脈沖周期。因此，如果能識別，脈沖周期h1期間的數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d2等于脈沖周期h1期間的數(shù)據(jù)信號D(n)的數(shù)據(jù)d1，則證明脈沖周期h9期間數(shù)據(jù)信號D(n+7)(＝Out)的數(shù)據(jù)等于在前面的脈沖周期h8期間數(shù)據(jù)信號D(n+7)的數(shù)據(jù)。
以下說明數(shù)據(jù)信號D(n+6)。
脈沖周期h9期間的數(shù)據(jù)信號D(n+6)的數(shù)據(jù)d3是從D雙穩(wěn)態(tài)觸發(fā)器F6輸出的，并相對于脈沖周期h2期間輸入到在前面的D雙穩(wěn)態(tài)觸發(fā)器F0的數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d3延遲了7個脈沖周期。而且，在脈沖周期h8期間數(shù)據(jù)信號D(n+6)的數(shù)據(jù)d2是從D雙穩(wěn)態(tài)觸發(fā)器F6輸出的，并相對于脈沖周期h2期間從在前面的D雙穩(wěn)態(tài)觸發(fā)器F0輸出的(即輸入到D雙穩(wěn)態(tài)觸發(fā)器F1)數(shù)據(jù)信號D(n)的數(shù)據(jù)d2延遲了6個脈沖周期。因此，如果能識別，脈沖周期h2期間的數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d3等于脈沖周期h2期間的數(shù)據(jù)信號D(n)的數(shù)據(jù)d2，則證明脈沖周期h9期間數(shù)據(jù)信號D(n+6)的數(shù)據(jù)等于在前面的脈沖周期h8期間數(shù)據(jù)信號D(n+6)的數(shù)據(jù)?？梢杂妙愃频姆绞秸f明其他的數(shù)據(jù)信號。例如，如果能識別脈沖周期h7期間的數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d8等于脈沖周期h7期間的數(shù)據(jù)信號D(n)的數(shù)據(jù)d7，則證明脈沖周期h9期間數(shù)據(jù)信號D(n+1)的數(shù)據(jù)等于在前面的脈沖周期h8期間數(shù)據(jù)信號D(n+1)的數(shù)據(jù)。
從以上的觀點看到，如果能識別，在連續(xù)的7個脈沖周期h1到h7的數(shù)據(jù)信號D(n-1)等于數(shù)據(jù)信號D(n)，則證明，在每個數(shù)據(jù)信號D(n+1)到D(n+7)(＝Out)中，脈沖周期h9期間的數(shù)據(jù)等于在前面的脈沖周期h8期間的數(shù)據(jù)。
以上的說明涉及脈沖周期h9和h8期間的數(shù)據(jù)信號D(n+1)到D(n+7)(＝Out)的數(shù)據(jù)。同樣，在脈沖周期h10和h9期間的數(shù)據(jù)信號D(n+1)到D(n+7)(＝Out)的數(shù)據(jù)的情況下，如果能識別，在連續(xù)的7個脈沖周期h2到h8的數(shù)據(jù)信號D(n-1)等于數(shù)據(jù)信號D(n)，則證明，在每個數(shù)據(jù)信號D(n+1)到D(n+7)(＝Out)中，脈沖周期h10期間的數(shù)據(jù)等于在前面的脈沖周期h9期間的數(shù)據(jù)。
因此，如果在電路裝置1中，在連續(xù)的7個脈沖周期的數(shù)據(jù)信號D(n-1)和數(shù)據(jù)信號D(n)彼此相等，那么，即使中斷了對7個D雙穩(wěn)態(tài)觸發(fā)器F1到F7的脈沖供給，每個數(shù)據(jù)信號D(n+1)到D(n+7)仍然保持其自身的一致性，所以，可以大大降低電路裝置1的功耗，并保持各個數(shù)據(jù)信號D(n+1)到D(n+7)一致性。
為了能夠?qū)崿F(xiàn)這樣大的降低功耗，需要操作電路裝置1，以便了解在連續(xù)的7個脈沖周期的數(shù)據(jù)信號D(n-1)是否等于數(shù)據(jù)信號D(n)，如果數(shù)據(jù)信號D(n-1)等于數(shù)據(jù)信號D(n)，則中斷對7個D雙穩(wěn)態(tài)觸發(fā)器F1到F7供給脈沖P9。
為此，為電路裝置1提供實現(xiàn)該操作的控制電路3。
圖5顯示出控制電路3的狀態(tài)轉(zhuǎn)變。
控制電路3判定每個脈沖周期h數(shù)據(jù)信號D(n-1)是否等于數(shù)據(jù)信號D(n)，如果數(shù)據(jù)信號D(n-1)等于數(shù)據(jù)信號D(n)，控制電路3在步驟S2中的計數(shù)值nc增加1，否則，即如果數(shù)據(jù)信號D(n-1)不等于數(shù)據(jù)信號D(n)，控制電路3返回到步驟S1，并重新設(shè)置計數(shù)值nc。如果控制電路3處在步驟S1或S2中，7個D雙穩(wěn)態(tài)觸發(fā)器F1到F7都供給脈沖。另一方面，如果增加的計數(shù)值nc達到7(即nc＝7)，那么nc＝7就表示在連續(xù)的7個脈沖周期的數(shù)據(jù)信號D(n-1)等于數(shù)據(jù)信號D(n)，所以，控制電路3從步驟S2進到步驟S3，并中斷對7個D雙穩(wěn)態(tài)觸發(fā)器F1到F7供給脈沖。如果在步驟S3中數(shù)據(jù)信號D(n-1)與數(shù)據(jù)信號D(n)的關(guān)系變成D(n-1)≠D(n)，那么控制電路3返回到步驟S1，并重新設(shè)置計數(shù)值nc。如果控制電路3按以上的方式操作，當(dāng)中斷對7個D雙穩(wěn)態(tài)觸發(fā)器F1到F7供給脈沖時，電路裝置1能夠大大降低功耗，并保持各個數(shù)據(jù)信號D(n+1)到D(n+7)(＝Out)的一致性。
以下將具體說明設(shè)置有控制電路3的電路裝置1的電路操作。
圖6是控電路3的詳細電路圖。圖7是與圖1顯示的電路裝置1的操作相關(guān)的信號的定時圖。
控制電路3包括判定電路4。判定電路4判斷數(shù)據(jù)信號D(n-1)與數(shù)據(jù)信號D(n)是否彼此相等，然后輸出信號SK，SK表示D雙穩(wěn)態(tài)觸發(fā)器F1到F7是否要加時鐘信號CK。判定電路4包括判斷部分4a，判斷部分4a接收輸入到D雙穩(wěn)態(tài)觸發(fā)器F0的數(shù)據(jù)信號D(n-1)和從D雙穩(wěn)態(tài)觸發(fā)器F0輸出的數(shù)據(jù)信號D(n)。判斷部分4a判斷數(shù)據(jù)信號D(n-1)與數(shù)據(jù)信號D(n)是否彼此相等。如果數(shù)據(jù)信號D(n-1)等于數(shù)據(jù)信號D(n)，判斷部分4a輸出邏輯‘1’的判斷信號Sd；如果數(shù)據(jù)信號D(n-1)與數(shù)據(jù)信號D(n)彼此不同，判斷部分4a輸出邏輯‘0’的判斷信號Sd。從判斷部分4a輸出的判斷信號Sd輸入到計數(shù)器4b。
計數(shù)器4b中，如果判斷信號Sd是邏輯‘1’(即，數(shù)據(jù)信號D(n-1)與數(shù)據(jù)信號D(n)彼此相等)，響應(yīng)時鐘信號CK的脈沖P使計數(shù)值nc增加，并輸出表示計數(shù)值nc增加的計數(shù)信號Sc。相反，如果判斷信號Sd是邏輯‘0’(即，數(shù)據(jù)信號D(n-1)與數(shù)據(jù)信號D(n)彼此不同)，則響應(yīng)時鐘信號CK的脈沖P重新設(shè)置計數(shù)值nc，輸出表示重新設(shè)置值(n＝0)的計數(shù)信號Sc。從計數(shù)器4b輸出的計數(shù)信號Sc輸入到比較器4c。
比較器4c不僅僅接收從計數(shù)器4b輸出的計數(shù)信號Sc，還接收比較信號Sref。比較信號Sref表示與計數(shù)值nc比較獲得的比較值nr＝6。如果計數(shù)值nc小于或等于比較值nr＝6(nc.nr)，比較器4c輸出邏輯‘0’的結(jié)果信號So；如果計數(shù)值nc大于比較值nr＝6(nc＞nr)，比較器4c輸出邏輯‘1’的結(jié)果信號So。
判定電路4包括延遲部分4d。延遲部分4d延遲從比較器4c輸出的結(jié)果信號So半個脈沖周期，延遲部分4d輸出延遲了半個脈沖周期的結(jié)果信號So作為控制時鐘驅(qū)動器5的操作的控制信號SK。
如果控制信號SK是邏輯‘0’(即nc.nr)，時鐘驅(qū)動器5向D觸發(fā)器F1到F7供給作為內(nèi)部時鐘信號CKi的脈沖的時鐘信號CK的脈沖；如果控制信號SK是邏輯‘1’(即nc＞nr)，則中斷對D雙穩(wěn)態(tài)觸發(fā)器F1到F7供給時鐘信號CK的脈沖。
以下將參見圖1，6和7詳細說明設(shè)置有該控制電路3的電路裝置1的操作。
首先，數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d1輸入到D雙穩(wěn)態(tài)觸發(fā)器F0的數(shù)據(jù)輸入端D。數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d1響應(yīng)時鐘信號CK的脈沖P1引入到D雙穩(wěn)態(tài)觸發(fā)器F0中，所引入的數(shù)據(jù)d1輸出到下一個D雙穩(wěn)態(tài)觸發(fā)器F1。數(shù)據(jù)信號D(n-1)的下一個數(shù)據(jù)d2輸入到D雙穩(wěn)態(tài)觸發(fā)器F0，同時，D雙穩(wěn)態(tài)觸發(fā)器F0輸出數(shù)據(jù)d1到下一個D雙穩(wěn)態(tài)觸發(fā)器F1。而且，從D雙穩(wěn)態(tài)觸發(fā)器F0輸出的數(shù)據(jù)d1和輸入到D雙穩(wěn)態(tài)觸發(fā)器F0的下一個數(shù)據(jù)d2都輸入到判定電路4的判斷部分4a。因此，在脈沖周期h1期間(參見圖7)，數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d2和數(shù)據(jù)信號D(n)的數(shù)據(jù)d1都輸出到判斷部分4a。判斷部分4a判斷數(shù)據(jù)d1和數(shù)據(jù)d2是否相等。由于數(shù)據(jù)d1和數(shù)據(jù)d2都是D1＝(0，1)，數(shù)據(jù)d2等于數(shù)據(jù)d1。因此，在脈沖周期h1期間，判斷部分4a輸出表示D(n-1)＝D(n)的邏輯‘1’的判斷信號Sd到計數(shù)器4b。假設(shè)，在脈沖周期h1期間，計數(shù)器4b的計數(shù)值nc等于0(nc＝0)，控制信號Sk是邏輯‘0’。因此，注意，時鐘驅(qū)動器5對每個D雙穩(wěn)態(tài)觸發(fā)器F1到F7供給時鐘信號CK的脈沖作為內(nèi)部鐘信號Cki的脈沖。
電路裝置1供給脈沖1時，電路裝置1按上述方式操作。
以下將說明電路裝置1供給時鐘信號CK的脈沖P2時的情況。
該脈沖P2輸入到D雙穩(wěn)態(tài)觸發(fā)器F 0和時鐘驅(qū)動器5。由于邏輯‘0’的控制信號SK是在脈沖P2的上升邊緣時間t2輸入到時鐘驅(qū)動器5，所以，時鐘驅(qū)動器5供給D雙穩(wěn)態(tài)觸發(fā)器F1到F7脈沖P2作為內(nèi)部時鐘信號CKi的脈沖P2。因此，脈沖P2不僅僅是供給D雙穩(wěn)態(tài)觸發(fā)器F0也供給D雙穩(wěn)態(tài)觸發(fā)器F1到F7。響應(yīng)在脈沖P2的上升邊緣，D雙穩(wěn)態(tài)觸發(fā)器F0引入數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d2，然后輸出所引入的數(shù)據(jù)d2。而且，響應(yīng)在脈沖P2的上升邊緣，下一個D雙穩(wěn)態(tài)觸發(fā)器F1引入從前面D雙穩(wěn)態(tài)觸發(fā)器F0輸出的數(shù)據(jù)信號D(n)的數(shù)據(jù)d1，然后輸出所引入的數(shù)據(jù)d1。同樣，響應(yīng)在脈沖P2的上升邊緣，其它D雙穩(wěn)態(tài)觸發(fā)器F1到F7中的每個引入從前面D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)，然后輸出所引入的數(shù)據(jù)。
脈沖P2也輸入到判定電路4的計數(shù)器4b中，根據(jù)輸入到計數(shù)器4b的判定信號Sd是邏輯‘0’或‘1’，響應(yīng)脈沖P2的上升邊緣，計數(shù)器4b重新設(shè)置或增加計數(shù)值nc。由于在脈沖P2的上升邊緣時間t2判定信號Sd是邏輯‘1’(即d2＝d1)，所以，計數(shù)器4b增加計數(shù)值nc，計數(shù)值nc變成1(即，nc＝1)。計數(shù)值nc＝1表示在脈沖周期h1期間D(n-1)＝D(n)(也就是說，在數(shù)據(jù)信號D(n+7)中，脈沖周期h9期間的數(shù)據(jù)等于脈沖周期h8期間的數(shù)據(jù))。計數(shù)器4b輸出表示計數(shù)值nc＝1的計數(shù)信號Sc到比較器4c。
由于計數(shù)值nc是1(即，nc＝1)，所以nc小于nr(即nc＜nr)，因此，比較器4c輸出邏輯‘0’的結(jié)果信號So，表示在脈沖周期h2期間計數(shù)值nc等于或小于輸入到延遲部分4d的比較值nr(＝6)。
延遲部分4d，延遲結(jié)果信號So半個脈沖周期，然后輸出延遲了半個脈沖周期的結(jié)果信號So到時鐘驅(qū)動器5作為控制信號SK。
雖然D雙穩(wěn)態(tài)觸發(fā)器F0輸出數(shù)據(jù)d2到下一個D雙穩(wěn)態(tài)觸發(fā)器F1，D雙穩(wěn)態(tài)觸發(fā)器F0也要接收下一個數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d3。從D雙穩(wěn)態(tài)觸發(fā)器F0輸出的數(shù)據(jù)d2和輸入到D雙穩(wěn)態(tài)觸發(fā)器F0的下一個數(shù)據(jù)d3都輸入到判定電路4的判斷部分4a。因此，在脈沖周期h2期間，判斷部分4a接收數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d3和數(shù)據(jù)信號D(n)的數(shù)據(jù)d2(參見圖7)。判斷部分4a判斷d3是否等于d2。兩個數(shù)據(jù)d3和d2都是D1＝(0，1)，所以，d3＝d2。因此，在脈沖周期h2期間，判斷部分4a輸出表示D(n-1)＝D(n)的邏輯‘1’的判斷信號Sd到計數(shù)器4b。
當(dāng)給電路裝置1供給脈沖P2時，電路裝置1按上述方式操作。
以下將說明給電路裝置1供給時鐘信號CK的脈沖P3的情況。
該脈沖P3輸入到D雙穩(wěn)態(tài)觸發(fā)器F0和時鐘驅(qū)動器5。由于邏輯‘0’的控制信號Sk在脈沖P3的上升邊緣時間t3輸入到時鐘驅(qū)動器5，所以，時鐘驅(qū)動器5給D雙穩(wěn)態(tài)觸發(fā)器F1到F7供給脈沖P3作為內(nèi)部時鐘信號CKi的脈沖P3。因此，脈沖P3不僅僅供給D雙穩(wěn)態(tài)觸發(fā)器F0，而且還供給D雙穩(wěn)態(tài)觸發(fā)器F1到F7。響應(yīng)脈沖P3，D雙穩(wěn)態(tài)觸發(fā)器F0引入數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d3，然后輸出所引入的數(shù)據(jù)d3到下一個D雙穩(wěn)態(tài)觸發(fā)器F1。同樣，響應(yīng)脈沖P3的上升邊緣，D雙穩(wěn)態(tài)觸發(fā)器F1到F7中的每個D雙穩(wěn)態(tài)觸發(fā)器引入從前面的D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)，然后輸出所引入的數(shù)據(jù)。
脈沖P3還輸入到判定電路4的計數(shù)器4b。根據(jù)輸入到計數(shù)器4b的判定信號Sd是邏輯‘0’或‘1’，響應(yīng)脈沖P3的上升邊緣，計數(shù)器4b重新設(shè)置或增加計數(shù)值nc。由于在脈沖P3的上升邊緣時間t3判定信號Sd是邏輯‘1’(即d3＝d2)，所以，響應(yīng)脈沖P3的上升邊緣，計數(shù)器4b增加計數(shù)值nc，計數(shù)值nc變成2(即，nc＝2)。計數(shù)值nc＝2表示在兩個連續(xù)的脈沖周期h1和h2期間D(n-1)＝D(n)(也就是說，在數(shù)據(jù)信號D(n+6)和D(n+7)的任何一個數(shù)據(jù)信號中，脈沖周期h9期間的數(shù)據(jù)等于脈沖周期h8期間的數(shù)據(jù))。計數(shù)器4b輸出表示計數(shù)值nc＝2的計數(shù)信號Sc到比較器4c。
由于計數(shù)值nc是2(即，nc＝2)，所以nc小于nr(即nc＜nr)，因此，比較器4c輸出邏輯‘0’的結(jié)果信號So，表示在脈沖周期h3期間計數(shù)值nc等于或小于比較值nr(＝6)。
延遲部分4d，延遲結(jié)果信號So半個脈沖周期，然后輸出延遲了半個脈沖周期的結(jié)果信號So到時鐘驅(qū)動器5作為控制信號SK。
雖然響應(yīng)脈沖P3，D雙穩(wěn)態(tài)觸發(fā)器F0輸出數(shù)據(jù)d3到下一個D雙穩(wěn)態(tài)觸發(fā)器F1，但D雙穩(wěn)態(tài)觸發(fā)器F0還要接收下一個數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d4。從D雙穩(wěn)態(tài)觸發(fā)器F0輸出的數(shù)據(jù)d3和輸入到D雙穩(wěn)態(tài)觸發(fā)器F0的下一個數(shù)據(jù)d4都輸入到判定電路4的判斷部分4a。因此，在脈沖周期h3期間，判斷部分4a接收數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d4和數(shù)據(jù)信號D(n)的數(shù)據(jù)d3(參見圖7)。判斷部分4a判斷數(shù)據(jù)d4是否等于數(shù)據(jù)d3。兩個數(shù)據(jù)d4和d3都是D1＝(0，1)，所以，d4＝d3。因此，在脈沖周期h3期間，判斷部分4a輸出表示D(n-1)＝D(n)的邏輯‘1’的判斷信號Sd到計數(shù)器4b。
以上的說明提供了給電路裝置1供給時鐘信號CK的脈沖P1到P3的情況下的電路操作，也同樣提供了給電路裝置1供給時鐘信號CK的脈沖P4到P7的情況下的電路操作。因此。響應(yīng)脈沖P4計數(shù)器4b增加計數(shù)值nc，所以，nc變成3(即nc＝3)，然后，分別響應(yīng)脈沖P5，P6和P7，計數(shù)器4b增加計數(shù)值nc，所以nc分別變成4、5和6。通過該增加當(dāng)nc變成6時，表示在連續(xù)的6個脈沖周期h1到h6期間D(n-1)＝D(n)，(即在數(shù)據(jù)信號D(n+2)到D(n+7)的每個數(shù)據(jù)信號中脈沖周期h9期間的數(shù)據(jù)等于脈沖周期h8期間的數(shù)據(jù))。
以下將說明給電路裝置1供給時鐘信號CK的脈沖P8的情況。
該脈沖P8輸入到D雙穩(wěn)態(tài)觸發(fā)器F0和時鐘驅(qū)動器5。由于邏輯‘0’的控制信號Sk在脈沖P8的上升邊緣時間t8輸入到時鐘驅(qū)動器5，所以，時鐘驅(qū)動器5給D雙穩(wěn)態(tài)觸發(fā)器F1到F7供給脈沖P8作為內(nèi)部時鐘信號CKi的脈沖P8。因此，脈沖P8不僅僅供給D雙穩(wěn)態(tài)觸發(fā)器F0，而且還供給D雙穩(wěn)態(tài)觸發(fā)器F1到F7。響應(yīng)脈沖P8，D雙穩(wěn)態(tài)觸發(fā)器F0引入數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d8，然后輸出所引入的數(shù)據(jù)d8到下一個D雙穩(wěn)態(tài)觸發(fā)器F1。同樣，響應(yīng)脈沖P8的上升邊緣，D雙穩(wěn)態(tài)觸發(fā)器F1到F7中的每個D雙穩(wěn)態(tài)觸發(fā)器引入從前面的D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)，然后輸出所引入的數(shù)據(jù)。
脈沖P8還輸入到判定電路4的計數(shù)器4b。根據(jù)輸入到計數(shù)器4b的判定信號Sd是邏輯‘0’或‘1’，響應(yīng)脈沖P 8的上升邊緣，計數(shù)器4b重新設(shè)置或增加計數(shù)值nc。由于在脈沖P8的上升邊緣時間t8判定信號Sd是邏輯‘1’(即d8＝d7)，所以，響應(yīng)脈沖P8的上升邊緣，計數(shù)器4b增加計數(shù)值nc，計數(shù)值nc變成7(即，nc＝7)。計數(shù)值nc＝7表示在連續(xù)的7個脈沖周期h1和h7期間D(n-1)＝D(n)(也就是說，在數(shù)據(jù)信號D(n+6)和D(n+7)的任何一個數(shù)據(jù)信號中，脈沖周期h9期間的數(shù)據(jù)等于脈沖周期h8期間的數(shù)據(jù))。計數(shù)器4b輸出表示計數(shù)值nc＝7的計數(shù)信號Sc到比較器4c。
由于計數(shù)值nc是7(即，nc＝7)，所以nc大于nr(即nc＞nr)，因此，比較器4c輸出邏輯‘1’的結(jié)果信號So，表示在脈沖周期h8期間大于比較值nr＝6的計數(shù)值nc輸入到延遲部分4d。
延遲部分4d延遲結(jié)果信號So半個脈沖周期，然后輸出延遲了半個脈沖周期的結(jié)果信號So到時鐘驅(qū)動器5作為控制信號SK。
雖然響應(yīng)脈沖P8，D雙穩(wěn)態(tài)觸發(fā)器F0輸出數(shù)據(jù)d8到下一個D雙穩(wěn)態(tài)觸發(fā)器F1，但D雙穩(wěn)態(tài)觸發(fā)器F0還接收數(shù)據(jù)信號D(n-1)的下一個數(shù)據(jù)d9。從D雙穩(wěn)態(tài)觸發(fā)器F0輸出的數(shù)據(jù)d8和輸入到D雙穩(wěn)態(tài)觸發(fā)器F0的下一個數(shù)據(jù)d9都輸入到判定電路4的判斷部分4a。因此，在脈沖周期h8期間(參見圖7)，判斷部分4a接收數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d9和數(shù)據(jù)信號D(n)的數(shù)據(jù)d8。判斷部分4a判斷d9是否等于d8。兩個數(shù)據(jù)d9和d8都是D1＝(0，1)，所以，d9＝d8。因此，在脈沖周期h8期間，判斷部分4a輸出表示D(n-1)＝D(n)的邏輯‘1’的判斷信號Sd到計數(shù)器4b。
給電路裝置1供給脈沖P8時，電路裝置1按上述方式操作。
以下說明給電路裝置1供給時鐘信號CK的脈沖P9的情況。
該脈沖P9輸入到D雙穩(wěn)態(tài)觸發(fā)器F0和時鐘驅(qū)動器5。注意，在脈沖P9的上升邊緣時間t9邏輯‘1’的控制信號Sk輸入到時鐘驅(qū)動器5。由于邏輯‘1’的控制信號Sk表示脈沖供給中斷，時鐘驅(qū)動器5對D雙穩(wěn)態(tài)觸發(fā)器F1到F7中斷脈沖P9供給。也就是說，給D雙穩(wěn)態(tài)觸發(fā)器F0供給脈沖P9，但對D雙穩(wěn)態(tài)觸發(fā)器F1到F7不供給脈沖P9。因此，響應(yīng)脈沖P9，D雙穩(wěn)態(tài)觸發(fā)器F0引入數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d9，然后，引入的數(shù)據(jù)d9輸出到下一個D雙穩(wěn)態(tài)觸發(fā)器F1，但D雙穩(wěn)態(tài)觸發(fā)器F1到F7在脈沖周期h9期間還連續(xù)輸出脈沖周期h8期間輸出的數(shù)據(jù)。例如，輸出的數(shù)據(jù)信號D(n+1)的D雙穩(wěn)態(tài)觸發(fā)器F1還要在脈沖周期h9期間輸出在脈沖周期h8期間輸出的數(shù)據(jù)d7。而且，輸出數(shù)據(jù)信號D(n+2)的D雙穩(wěn)態(tài)觸發(fā)器F2還要在脈沖周期h9期間輸出在脈沖周期h8期間輸出的數(shù)據(jù)d6。因此，認為其他的D雙穩(wěn)態(tài)觸發(fā)器F3到F7也是一樣。例如，輸出數(shù)據(jù)信號D(n+7)(＝Out)末端的D雙穩(wěn)態(tài)觸發(fā)器F7還要在脈沖周期h9期間輸出在脈沖周期h8期間輸出的數(shù)據(jù)d1。也就是說，通過中斷供給脈沖P9，在從D雙穩(wěn)態(tài)觸發(fā)器F1到F7輸出的每個數(shù)據(jù)信號D(n+1)到D(n+7)中，在脈沖周期h8和脈沖周期h9輸出的數(shù)據(jù)相同?，F(xiàn)在將圖7顯示的數(shù)據(jù)信號D(n+1)到D(n+7)分別與供給脈沖P9所獲得的數(shù)據(jù)信號D(n+1)到D(n+7)進行對比。圖4顯示出供給脈沖P9所獲得的數(shù)據(jù)信號D(n+1)到D(n+7)。應(yīng)了解，將圖4與圖7進行對比，無論是否供給脈沖P9，在脈沖周期h9期間每個數(shù)據(jù)信號D(n+1)到D(n+7)的數(shù)據(jù)都是D1＝(0，1)，因此保持數(shù)據(jù)的一致性。因此，應(yīng)了解，可以中斷脈沖P9的供給而保持數(shù)據(jù)一致，所以，電路裝置1能夠降低功耗。
如上所述，脈沖P9不供給D雙穩(wěn)態(tài)觸發(fā)器F1到F7，但是脈沖P9供給判定電路4的計數(shù)器4b。在供給脈沖P9的時間，計數(shù)器4b的計數(shù)值nc已經(jīng)達到7，即nc＝7。如果nc已經(jīng)達到7(即nc＝7)，根據(jù)判斷信號Sd是邏輯‘0’或者是邏輯‘1’，計數(shù)器4b則重新設(shè)置或保持計數(shù)值nc＝7。由于在脈沖P9的上升邊緣時間t9，判斷信號Sd是邏輯‘1’(即d9＝d8)，所以，計數(shù)器4b保持計數(shù)值nc＝7。在脈沖周期h9期間計數(shù)值nc＝7就表示在7個連續(xù)的脈沖周期h2到h8期間數(shù)據(jù)信號D(n-1)＝D(n)，(也就是說，在從數(shù)據(jù)信號D(n+1)到D(n＝7)中的每個數(shù)據(jù)信號中，在脈沖周期h10期間的數(shù)據(jù)等于在脈沖周期h9期間的數(shù)據(jù))。計數(shù)器4b輸出表示計數(shù)值nc＝7的計數(shù)信號Sc到比較器4c。
由于計數(shù)值nc是7(即nc＝7)，所以nc大于nr(即，nc＞nr)。因此，比較器4c輸出表示在脈沖周期h9期間計數(shù)值nc大于比較值nr＝6的邏輯‘1’的結(jié)果信號So到延遲部分4d。
延遲部分4d延遲結(jié)果信號So半個脈沖周期，然后輸出延遲了半個脈沖周期的結(jié)果信號So到時鐘驅(qū)動器5作為控制信號Sk。
雖然，響應(yīng)脈沖P9，D雙穩(wěn)態(tài)觸發(fā)器F0輸出數(shù)據(jù)d9到下一個D雙穩(wěn)態(tài)觸發(fā)器F1，但D雙穩(wěn)態(tài)觸發(fā)器F0還接收數(shù)據(jù)信號D(n-1)的下一個數(shù)據(jù)d10。從D雙穩(wěn)態(tài)觸發(fā)器F0輸出的數(shù)據(jù)d9和輸入到D雙穩(wěn)態(tài)觸發(fā)器F0的下一個數(shù)據(jù)d10都輸入到判定電路4的判斷部分4a。因此，在脈沖周期h9期間(參見圖7)，判斷部分4a接收數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d10和數(shù)據(jù)信號D(n)的數(shù)據(jù)d9。判斷部分4a判斷數(shù)據(jù)d10是否等于數(shù)據(jù)d9。兩個數(shù)據(jù)d10和d9都是D1＝(0，1)，所以，數(shù)據(jù)d10等于數(shù)據(jù)d9。因此，判斷部分4a在脈沖周期h9期間輸出表示D(n-1)等于D(n)的邏輯‘1’的判斷信號Sd到計數(shù)器4b。
給電路裝置1供給脈沖P9時，電路裝置1按上述方式操作。
以下說明給電路裝置1供給時鐘信號CK的脈沖P10的情況。
該脈沖P10輸入到D雙穩(wěn)態(tài)觸發(fā)器F0和時鐘驅(qū)動器5。注意，在脈沖P10的上升邊緣時間t10的邏輯‘1’的控制信號Sk輸入到時鐘驅(qū)動器5。由于邏輯‘1’的控制信號Sk表示脈沖供給中斷，時鐘驅(qū)動器5對D雙穩(wěn)態(tài)觸發(fā)器F1到F7中斷脈沖P10供給。也就是說，給D雙穩(wěn)態(tài)觸發(fā)器F0供給脈沖P10，但對D雙穩(wěn)態(tài)觸發(fā)器F1到F7不供給脈沖P10。因此，響應(yīng)脈沖P10，D雙穩(wěn)態(tài)觸發(fā)器F0引入數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d10，然后，將所引入的數(shù)據(jù)d10輸出到下一個D雙穩(wěn)態(tài)觸發(fā)器F1，但D雙穩(wěn)態(tài)觸發(fā)器F1到F7在脈沖周期h10期間還要連續(xù)輸出在脈沖周期h9期間輸出的數(shù)據(jù)。例如，輸出數(shù)據(jù)信號為D(n+1)的D雙穩(wěn)態(tài)觸發(fā)器F1在脈沖周期h10期間還要輸出在脈沖周期h9期間輸出的數(shù)據(jù)d7。而且，輸出數(shù)據(jù)信號D(n+2)的D雙穩(wěn)態(tài)觸發(fā)器F2還要在脈沖周期h10期間輸出在脈沖周期h9期間輸出的數(shù)據(jù)d6。因此，認為其他的D雙穩(wěn)態(tài)觸發(fā)器F3到F7也是一樣。例如，輸出數(shù)據(jù)信號D(n+7)(＝Out)的末端的D雙穩(wěn)態(tài)觸發(fā)器F7還是在脈沖周期h10期間輸出在脈沖周期h9期間輸出的數(shù)據(jù)d1。也就是說，通過中斷供給脈沖P10，在從D雙穩(wěn)態(tài)觸發(fā)器F1到F7輸出的每個數(shù)據(jù)信號D(n+1)到D(n+7)中，在脈沖周期h9期間和脈沖周期h10期間輸出的數(shù)據(jù)相同。當(dāng)圖7與圖4再次對照時，可以看到，無論是否供給脈沖P10，在脈沖周期h10期間數(shù)據(jù)信號D(n+1)到D(n+7)的每個數(shù)據(jù)都是D1＝(0，1)，所以數(shù)據(jù)保持一致。因此，應(yīng)了解，可以中斷脈沖P10的供給而保持數(shù)據(jù)一致，所以，電路裝置1能夠降低功耗。
如上所述，脈沖P10不供給D雙穩(wěn)態(tài)觸發(fā)器F1到F7，但是脈沖P10供給判定電路4的計數(shù)器4b。在供給脈沖P10的時間，計數(shù)器4b的計數(shù)值nc已經(jīng)達到7，即nc＝7。如果nc已經(jīng)達到7(即nc＝7)，根據(jù)判斷信號Sd是邏輯‘0’或者是邏輯‘1’計數(shù)器4b則重新設(shè)置或保持計數(shù)值nc＝7。由于在脈沖P10的上升邊緣時間t10判斷信號Sd是邏輯‘1’(即d10＝d9)，所以，計數(shù)器4b連續(xù)保持計數(shù)值nc＝7。在脈沖周期h10期間計數(shù)值nc＝7就表示在7個連續(xù)的脈沖周期h3到h9期間數(shù)據(jù)信號D(n-1)＝D(n)，(也就是說，在從數(shù)據(jù)信號D(n+1)到D(n＝7)中的每個數(shù)據(jù)信號中，在脈沖周期h11期間的數(shù)據(jù)等于在脈沖周期h10期間的數(shù)據(jù))。計數(shù)器4b輸出表示計數(shù)值nc＝7的計數(shù)信號Sc到比較器4c。
由于計數(shù)值nc是7(即nc＝7)，所以nc大于nr(即，nc＞nr)。因此，比較器4c輸出表示在脈沖周期h10期間計數(shù)值nc大于比較值nr＝6的邏輯‘1’的結(jié)果信號So到延遲部分4d。
延遲部分4d延遲結(jié)果信號So半個脈沖周期，然后輸出延遲了半個脈沖周期的結(jié)果信號So到時鐘驅(qū)動器5作為控制信號Sk。
雖然，響應(yīng)脈沖P10，D雙穩(wěn)態(tài)觸發(fā)器F0輸出數(shù)據(jù)d10到下一個D雙穩(wěn)態(tài)觸發(fā)器F1，但D雙穩(wěn)態(tài)觸發(fā)器F0還要接收數(shù)據(jù)信號D(n-1)的下一個數(shù)據(jù)d11。從D雙穩(wěn)態(tài)觸發(fā)器F0輸出的數(shù)據(jù)d10和輸入到D雙穩(wěn)態(tài)觸發(fā)器F0的下一個數(shù)據(jù)d11都輸入到判定電路4的判斷部分4a。因此，在脈沖周期h10期間(參見圖7)，判斷部分4a接收數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d11和數(shù)據(jù)信號D(n)的數(shù)據(jù)d10。判斷部分4a判斷數(shù)據(jù)d11是否等于數(shù)據(jù)d10。數(shù)據(jù)d11是D2＝(1，1)和d10是D1＝(0，1)，所以，數(shù)據(jù)d11不等于數(shù)據(jù)d10。因此，判斷部分4a輸出表示脈沖周期h10期間數(shù)據(jù)信號D(n-1)不等于D(n)的邏輯‘0’的判斷信號Sd到計數(shù)器4b。
給電路裝置1供給脈沖P10時，電路裝置1按上述方式操作。
以下說明給電路裝置1供給時鐘信號CK的脈沖P11的情況。
該脈沖P10輸入到D雙穩(wěn)態(tài)觸發(fā)器F0和時鐘驅(qū)動器5。注意，在脈沖P11的上升邊緣時間t11的邏輯‘1’的控制信號Sk輸入到時鐘驅(qū)動器5。由于邏輯‘1’的控制信號Sk表示脈沖供給中斷，時鐘驅(qū)動器5對D雙穩(wěn)態(tài)觸發(fā)器F1到F7中斷脈沖P10供給。也就是說，給D雙穩(wěn)態(tài)觸發(fā)器F0供給脈沖P11，但對D雙穩(wěn)態(tài)觸發(fā)器F1到F7不供給脈沖P11。因此，響應(yīng)脈沖P11，D雙穩(wěn)態(tài)觸發(fā)器F0引入數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d11，然后，將所引入的數(shù)據(jù)d11輸出到下一個D雙穩(wěn)態(tài)觸發(fā)器F1，但D雙穩(wěn)態(tài)觸發(fā)器F1到F7，在脈沖周期h11期間還連續(xù)輸出在脈沖周期h10期間輸出的數(shù)據(jù)。例如，輸出數(shù)據(jù)信號D(n+1)的D雙穩(wěn)態(tài)觸發(fā)器F1在脈沖周期h11期間還要輸出在脈沖周期h10期間輸出的數(shù)據(jù)d7。而且，輸出數(shù)據(jù)信號D(n+2)的D雙穩(wěn)態(tài)觸發(fā)器F2在脈沖周期h11期間還要輸出在脈沖周期h10期間輸出的數(shù)據(jù)d6。因此，認為其他的D雙穩(wěn)態(tài)觸發(fā)器F3到F7也是一樣。例如，輸出數(shù)據(jù)信號D(n+7)(＝Out)的末端的D雙穩(wěn)態(tài)觸發(fā)器F7在脈沖周期h11期間還要輸出在脈沖周期h10期間輸出的數(shù)據(jù)d1。也就是說，通過中斷供給脈沖P11，在從D雙穩(wěn)態(tài)觸發(fā)器F1到F7輸出的每個數(shù)據(jù)信號D(n+1)到D(n+7)中，在脈沖周期h10期間和脈沖周期h11期間輸出的數(shù)據(jù)相同。當(dāng)圖7與圖4再次對照時，可以看到，無論是否供給脈沖P11，在脈沖周期h11期間數(shù)據(jù)信號D(n+1)到D(n+7)的每個數(shù)據(jù)都是D1＝(0，1)，所以數(shù)據(jù)保持一致。因此，應(yīng)了解，可以中斷脈沖P11的供給而保持數(shù)據(jù)一致，所以，電路裝置1能夠降低功耗。
如上所述，脈沖P11不供給D雙穩(wěn)態(tài)觸發(fā)器F1到F7，但是脈沖P11供給判定電路4的計數(shù)器4b。在供給脈沖P10的時間，計數(shù)器4b的計數(shù)值nc已經(jīng)達到7(即nc＝7)。如果nc已經(jīng)達到7(即nc＝7)，根據(jù)判斷信號Sd是邏輯‘0’或者是邏輯‘1’計數(shù)器4b則重新設(shè)置或保持計數(shù)值nc＝7。在脈沖P11的上升邊緣時間t11判斷信號Sd是邏輯‘0’，這意味著在數(shù)據(jù)信號D(n+1)中，在下一個脈沖周期h12期間輸出的數(shù)據(jù)不同于在脈沖周期h11期間輸出的數(shù)據(jù)。因此，假定中斷了向D雙穩(wěn)態(tài)觸發(fā)器F1的下一個脈沖P12的供給，D觸發(fā)器F1還要在下一個脈沖周期h12輸出在脈沖周期h11輸出的數(shù)據(jù)，所以在脈沖周期h12期間輸出與原來數(shù)據(jù)不同的數(shù)據(jù)。為了避免出現(xiàn)這個問題，如果判斷信號Sd是邏輯“0”，則計數(shù)器4b重新設(shè)置計數(shù)值。計數(shù)器4b輸出表示計數(shù)值nc＝0的計數(shù)信號Sc到比較器4c。
由于計數(shù)值nc是0(即nc＝0)，所以nc小于nr(即，nc＜nr)。因此，比較器4c輸出表示在脈沖周期h11期間計數(shù)值nc等于或小于比較值nr＝6的邏輯‘0’的結(jié)果信號So到延遲部分4d。
延遲部分4d延遲結(jié)果信號So半個脈沖周期，然后輸出延遲了半個脈沖周期的結(jié)果信號So到時鐘驅(qū)動器5作為控制信號Sk。
雖然響應(yīng)脈沖P11，D雙穩(wěn)態(tài)觸發(fā)器F0輸出數(shù)據(jù)d11到下一個D雙穩(wěn)態(tài)觸發(fā)器F1。D雙穩(wěn)態(tài)觸發(fā)器F0還要接收數(shù)據(jù)信號D(n-1)的下一個數(shù)據(jù)d12。從D雙穩(wěn)態(tài)觸發(fā)器F0輸出的數(shù)據(jù)d11和輸入到D雙穩(wěn)態(tài)觸發(fā)器F0的下一個數(shù)據(jù)d12都輸入到判定電路4的判斷部分4a。因此，在脈沖周期h11期間(參見圖7)，判斷部分4a接收數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d12和數(shù)據(jù)信號D(n)的數(shù)據(jù)d11。判斷部分4a判斷數(shù)據(jù)d12是否等于數(shù)據(jù)d11。數(shù)據(jù)d12和d11都是D2＝(1，1)，所以，數(shù)據(jù)d12等于數(shù)據(jù)d11。因此，判斷部分4a輸出表示脈沖周期h11期間數(shù)據(jù)信號D(n-1)等于D(n)的邏輯‘1’的判斷信號Sd到計數(shù)器4b。
給電路裝置1供給脈沖P11時，電路裝置1按上述方式操作。
以下說明給電路裝置1供給時鐘信號CK的脈沖P12的情況。
該脈沖P12輸入到D雙穩(wěn)態(tài)觸發(fā)器F0和時鐘驅(qū)動器5。由于在脈沖P12的上升邊緣時間t12的邏輯‘0’的控制信號Sk輸入到時鐘驅(qū)動器5，時鐘驅(qū)動器5對D雙穩(wěn)態(tài)觸發(fā)器F1到F7供給脈沖P12，以此作為內(nèi)部時鐘信號Cki的脈沖P12。因此脈沖P12不僅要供給D觸發(fā)器F0，還要供給D觸發(fā)器F1到F7。因此，響應(yīng)脈沖P12，D雙穩(wěn)態(tài)觸發(fā)器F0引入數(shù)據(jù)信號D(n-1)的數(shù)據(jù)d12，然后，將所引入的數(shù)據(jù)d12輸出到下一個D雙穩(wěn)態(tài)觸發(fā)器F1。類似地，響應(yīng)脈沖P12的上升邊緣，其它D雙穩(wěn)態(tài)觸發(fā)器F1到F7中的每一個都引入從前一個D雙穩(wěn)態(tài)觸發(fā)器輸出的數(shù)據(jù)，然后輸出引入的數(shù)據(jù)。
脈沖P12還輸入到判定電路4的計數(shù)器4b。根據(jù)輸入到計數(shù)器4b的判斷信號Sd是邏輯‘0’或是‘1’，響應(yīng)脈沖P12的上升邊緣，計數(shù)器4b重新設(shè)置計數(shù)值nc或增加計數(shù)值nc。由于在脈沖P12的上升邊緣時間t12要輸入到計數(shù)器4b的判斷信號Sd是邏輯‘1’(即d12＝d11)，響應(yīng)脈沖P12的上升邊緣，計數(shù)器4b增加計數(shù)值nc，所以，計數(shù)值nc變成1(即，nc＝1)。表示計數(shù)值nc＝1的計數(shù)信號Sc輸出到比較器4c。
由于計數(shù)值nc是1(即，nc＝1)，所以nc小于nr(即，nc＜nr)。因此，比較器4c輸出表示在脈沖周期h12期間計數(shù)值nc等于或小于比較值nr(＝6)的邏輯‘0’的結(jié)果信號So到延遲部分4d。
延遲部分4d延遲結(jié)果信號So半個脈沖周期，然后輸出延遲了半個脈沖周期的結(jié)果信號So到時鐘驅(qū)動器5作為控制信號Sk。
同樣，在電路裝置1中，根據(jù)輸入到判斷部分4c的兩個數(shù)據(jù)是否相等，計數(shù)器4b增加或重新設(shè)置計數(shù)值nc，每次計數(shù)值nc達到7，重復(fù)執(zhí)行一次中斷下一個脈沖的供給操作。
根據(jù)上述構(gòu)成的電路裝置1，可以中斷脈沖供給而保持數(shù)據(jù)信號輸出一致，因此能夠降低電路裝置1的功耗。
根據(jù)從前面的D雙穩(wěn)態(tài)觸發(fā)器F0輸出的數(shù)據(jù)信號D(n)和輸入到前面的D雙穩(wěn)態(tài)觸發(fā)器F0的數(shù)據(jù)信號D(n-1)，控制電路3控制給D雙穩(wěn)態(tài)觸發(fā)器F1到F7是否要供給時鐘信號CK的脈沖P。因此，不需要只控制給D雙穩(wěn)態(tài)觸發(fā)器F1到F7是否要供給時鐘信號CK的脈沖P的專用信號，從而可以減化電路裝置1。
控制電路3中，延遲部分4d設(shè)置在比較器4c的后邊，如圖6所示，但是，也可以設(shè)置在例如計數(shù)器4b與比較器4c之間的位置。
圖8是按照本發(fā)明第二實施例的電路裝置200的電路圖。
以下將主要說明圖8中的電路裝置200與圖1中的電路裝置1之間的差別。
在圖8的電路裝置200和圖1的電路裝置1之間的唯一差別是圖8中的電路裝置200中在前面的D雙穩(wěn)態(tài)觸發(fā)器與隨后的D雙穩(wěn)態(tài)觸發(fā)器之間設(shè)置了邏輯電路‘Logic’。如上所述，電路裝置200在D雙穩(wěn)態(tài)觸發(fā)器之間設(shè)置了邏輯電路‘Logic’，但是，正如第一實施例的電路裝置1的情況，根據(jù)數(shù)據(jù)信號D(n-1)是否等于數(shù)據(jù)信號D(n)，電路裝置200可以控制允許給D雙穩(wěn)態(tài)觸發(fā)器F1到F7供給脈沖P或者是中斷給D雙穩(wěn)態(tài)觸發(fā)器F1到F7供給脈沖P。因此，可以中斷脈沖供給而保持數(shù)據(jù)信號輸出一致，因此，能夠降低電路裝置1的功耗。
與圖1中的電路裝置1的控制電路3類似，電路裝置200的控制電路3不需要只控制給D雙穩(wěn)態(tài)觸發(fā)器F1到F7是否要供給時鐘信號CK的脈沖P的專用信號，所以，可以簡化電路裝置200。
按照本發(fā)明，能夠降低功耗而不需要專用信號。
權(quán)利要求
1.電路裝置，包括第一延遲電路，用于響應(yīng)時鐘信號的脈沖輸出數(shù)據(jù)；和信號處理電路，用于處理從所述第一延遲電路輸出的數(shù)據(jù)，信號處理電路包括第二延遲電路，用于響應(yīng)所述時鐘信號的脈沖輸出數(shù)據(jù)；其中，所述電路裝置包括控制電路，根據(jù)響應(yīng)所述時鐘信號的脈沖從第一延遲電路輸出的數(shù)據(jù)是否等于響應(yīng)下一個脈沖從第一延遲電路輸出的數(shù)據(jù)，來控制是否給所述第二延遲電路供給所述時鐘信號的脈沖。
2.按照權(quán)利要求1的電路裝置，其中，所述信號處理電路包括多個所述的第二延遲電路，和其中，所述多個第二延遲電路中的至少兩個所述第二延遲電路串聯(lián)。
3.按照權(quán)利要求2的電路裝置，其中，所述至少兩個第二延遲電路中的每一個包括用于接收數(shù)據(jù)的多個數(shù)據(jù)輸入部分，和用于輸出數(shù)據(jù)的多個數(shù)據(jù)輸出部分。
4.按照權(quán)利要求1的電路裝置，其中，所述信號處理電路包括多個所述的第二延遲電路；和，其中的所述信號處理電路還包括一個邏輯電路，所述邏輯電路具有輸入部分，用于接收從所述的多個第二延遲電路中的一個第二延遲電路輸出的數(shù)據(jù)；和輸出部分，用于輸出數(shù)據(jù)到所述的多個第二延遲電路中的另一個第二延遲電路。
5.按照權(quán)利要求4的電路裝置，其中，所述的一個第二延遲電路具有多個數(shù)據(jù)輸出部分；其中所述的另一個第二延遲電路具有多個數(shù)據(jù)輸入部分；和其中所述的邏輯電路具有多個輸入部分，用于接收從所述的一個第二延遲電路的多個數(shù)據(jù)輸出部分輸出的數(shù)據(jù)；和多個輸出部分，用于輸出數(shù)據(jù)到所述的另一個第二延遲電路的多個數(shù)據(jù)輸入部分。
6.按照權(quán)利要求1到5中的任何一項的電路裝置，其中，所述控制電路包括判定電路，用于根據(jù)響應(yīng)所述時鐘信號的脈沖從第一延遲電路輸出的數(shù)據(jù)是否等于響應(yīng)下一個的脈沖從第一延遲電路輸出的數(shù)據(jù)，判定是否要給所述第二延遲電路供給所述時鐘信號的脈沖；和時鐘驅(qū)動器，用于根據(jù)所述判定電路的判斷結(jié)果允許或中斷給所述第二延遲電路供給所述時鐘信號的脈沖。
7.按照權(quán)利要求6的電路裝置，其中，所述判定電路包括判斷部分，用于判斷響應(yīng)所述時鐘信號的每個脈沖從第一延遲電路輸出的數(shù)據(jù)是否等于響應(yīng)下一個脈沖在第一延遲電路中要輸出的數(shù)據(jù)；計數(shù)器，當(dāng)判定部分判定兩個數(shù)據(jù)相等時增加計數(shù)值，當(dāng)判定部分判定兩個數(shù)據(jù)不相等時重新設(shè)置計數(shù)值；和控制信號發(fā)生部分，用于比較所述的計數(shù)值和所述的比較值，獲得比較結(jié)果，根據(jù)所述比較結(jié)果輸出脈沖供給控制信號，脈沖供給控制信號表示是否給第二延遲電路提供所述時鐘信號的脈沖。
8.按照權(quán)利要求7的電路裝置，其中，所述比較值對應(yīng)所述第二延遲電路的總數(shù)。
9.按照權(quán)利要求1到8中的任何一項的電路裝置，其中，所述第一延遲電路和第二延遲電路中的每一個用一個或多個D雙穩(wěn)態(tài)觸發(fā)器構(gòu)成。
全文摘要
本發(fā)明的目的是提供電路裝置，其中能夠降低功耗而不需要專用信號。電路裝置(1)包括D雙穩(wěn)態(tài)觸發(fā)器(F0)，用于接收時鐘信號(CK)的脈沖，引入數(shù)據(jù)，然后輸出所引入的數(shù)據(jù)；和移位寄存器(2)，包括D雙穩(wěn)態(tài)觸發(fā)器(F1到F7)，根據(jù)脈沖輸出所引入的數(shù)據(jù)，用于處理從D雙穩(wěn)態(tài)觸發(fā)器(F0)輸出的數(shù)據(jù)；其中，電路裝置(1)包括控制電路(3)，根據(jù)從D雙穩(wěn)態(tài)觸發(fā)器(F0)輸出的數(shù)據(jù)，根據(jù)時鐘信號(CK)的脈沖，和根據(jù)下一個脈沖要引入到D雙穩(wěn)態(tài)觸發(fā)器(F0)的數(shù)據(jù)，控制是否要給D雙穩(wěn)態(tài)觸發(fā)器(F1到F7)供給時鐘信號(CK)的脈沖。
文檔編號G11C19/00GK1732621SQ200380107634
公開日2006年2月8日 申請日期2003年12月22日 優(yōu)先權(quán)日2002年12月27日
發(fā)明者根岸伸次, 岸田雅也 申請人:皇家飛利浦電子股份有限公司