具有占空比校正電路的模擬延遲鎖相環(huán)的制作方法

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專利名稱：具有占空比校正電路的模擬延遲鎖相環(huán)的制作方法
技術領域：
本發(fā)明涉及半導體器件，尤其涉及帶占空比校正(duty cyclecorrection，DCC)電路的模擬延遲鎖相環(huán)(DLL)器件。
背景技術：
一個受外部時鐘信號控制的同步半導體存儲器接收來自外部的時鐘信號，由接收到的外部信號產生一個內部時鐘信號。然而，因為該內部時鐘信號在同步半導體存儲器的內部回路中傳輸需要一定的時間，所以該內部時鐘信號與外部時鐘信號相比被延遲。被延遲的內部信號導致同步半導體存儲器性能降低。
因此，同步半導體存儲器需要配備相應的器件用以實現內部時鐘信號與外部時鐘信號的同步。
常見的有兩種延遲鎖相環(huán)路(DLL)器件和鎖相環(huán)路(PLL)器件。與PLL相比，DLL具有低噪聲的優(yōu)點。因此，DLL在同步半導體存儲器件中應用更廣泛。
除此以外，DLL器件又可分為三種類型，即模擬DLL器件，數字DLL器件和寄存控制DLL器件。
另外，在這樣的一個同步半導體存儲器中，內部時鐘信號的占空比應該控制在50％左右，使工作時數據通道在內部時鐘信號的上升沿和下降沿。
因此需要附加占空比校正(DCC)電路來調整DLL器件的占空比。
圖1所示是一傳統(tǒng)的DLL器件中的DCC電路框圖。
DCC電路110接收內部時鐘信號ICLK并將其以DLL時鐘信號DLL_CLK的形式輸出，這里的內部時鐘信號ICLK是通過將內部時鐘信號ICLK的一個上升延和外部時鐘信號CLK的一個上升延同步而得到的。DCC電路110也接收反饋DLL時鐘信號DLL_CLK，以校正DLL時鐘信號DLL_CLK的占空比。
圖2是圖1所示DCC的電路圖。
如圖2所示，DCC電路110包括微分放大器112、緩沖器114、電荷泵116和電容器C。
微分放大器112接收內部時鐘信號ICLK及參考電壓Vref作為輸入信號；緩沖器114用于緩沖微分放大器112輸出的信號，并輸出緩沖后的信號DLL時鐘信號DLL_CLK；，電荷泵116對接收到的DLL時鐘信號DLL_CLK進行電泵浦操作；電荷泵116的一個輸出端與電容器C相連。
圖2所示的DCC電路110可進行占空比調節(jié)。當時鐘信號的占空比維持在50％時，控制電位處于邏輯高或邏輯低時的電流差為零。
電荷泵116會向電容器C泵浦電荷以響應DLL時鐘信號DLL_CLK。泵浦的電荷儲存在電容器C中；然后，這部分電荷以參考電壓Vref的形式反饋到微分放大器112。
以下，依靠參考電壓Vref，微分放大器112控制緩沖器114的一個正常模式水平以校正占空比。
然而，在這占空比校正過程中，因為所采用的反饋方法，用于鎖定DLL的初始時間與工作補償量成正比增加。其中，該反饋方法意味著占空比校正是將電容C中的已存儲電荷反饋到微分放大單元112中，直到DLL被鎖定。進而占空比校正操作，由于正常模式水平被限制，DLL器件只能校正有限的工作誤差。

發(fā)明內容
因此，本發(fā)明的目的在于提供一種延遲鎖相環(huán)(DLL)器件，該器件能校正寬范圍的工作誤差，并減少DLL的初始鎖定時間。
依照本發(fā)明的一個方面，提供了第一板塊，用于接收內部時鐘信號和參考時鐘信號，以產生正常多相時鐘信號對和虛擬多相時鐘信號對；第二板塊，用于接收參考時鐘信號，以產生一個具有校正占空比的延遲鎖相內部時鐘信號，該校正占空比基于正常多相時鐘信號對和虛擬多相時鐘信號對。

通過下面對優(yōu)選實施例結合附圖的描述，本發(fā)明的上述及其它目的和特征將變得非常明顯。
圖1所示為傳統(tǒng)DLL器件的DCC電路框圖。
圖2所示為圖1所示的DCC電路圖。
圖3所示為本發(fā)明的一實施例的模擬DLL器件的框圖。
圖4所示為圖3中參考延遲線的電路圖。
圖5A和5B所示為實時示意圖，描述從參考延遲線輸出的正常多相時鐘信號對和虛擬多相時鐘信號對。
圖6所示為圖3所示的一個時鐘接口的框圖。
圖7所示為圖6所示的第一i:1多路器的一實施例的電路圖。
圖8所示為圖6所示的混相器的一實施例的電路圖。
圖9所示為圖3所示的工作校正放大器的電路圖。
圖10A和10B所示為具有不同占空比的外部時鐘信號。
具體實施例方式
下面參考附圖詳細描述本發(fā)明的模擬DLL器件。
圖3所示為本發(fā)明的一實施例的模擬DLL器件的框圖。
如圖所示，該模擬DLL器件包括一個時鐘緩沖器300，一個參考延遲線310，一個參考控制器315，一個時鐘接口320，一個細延遲線350，一個微分放大器352，一個工作校正放大器360，一個延遲模型354，一個精密控制器356和一個有限狀態(tài)機(finite state machine，FSM)370。
時鐘緩沖器300接收外部時鐘信號對CLK和/CLK以便輸出一個內部時鐘信號對PH<0>和/PH<0>以及一個參考時鐘信號REF_CLK。參考時鐘信號REF_CLK與內部時鐘信號PH<0>是相同的，即，從而，參考時鐘信號REF_CLK可以用內部時鐘信號PH<0>代替。
參考延遲線310接收內部時鐘信號對PH<0>和/PH<0>以輸出正常多相時鐘信號對PH<1>和/PH<1>，PH<2>和/PH<2>，....PH和/PH及虛擬多相時鐘信號對PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，…，PHD和/PHD。參考控制器315控制參考延遲線310，以通過對比參考時鐘信號REF_CLK和正常復合相時鐘信號/PH的相使兩者具有相同的相。
在此，符號PH<1:i>意思是PH<1>，PH<2>，...，PH。其中i是個自然數，更確切的說，是一個大于1的自然數。數i由微分延遲單元的總數確定，該單元包含在參考延遲線310中。例如PH<1:2>意思是PH<1>和PH<2>。另外，‘對’這個詞被用于指一個信號本身以及與它相應的反轉信號，例如，信號對PH<1>and/PH<1>是指PH<1>和它的反轉信號/PH<1>；信號PH<1:2>和/PH<1:2>代表信號對PH<1>和/PH<1>和信號對PH<2>and/PH<2>；若只提到‘PH<1>’，那么‘對’被省略，例如，正常多相時鐘信號PH<1:i>。當提到的信號數目大于1或提到的信號對數目大于1時，使用‘多’，如果不是這樣，省略‘多’。例如，正常的多相時鐘信號PH<1:i>；正常的相時鐘信號PH<1>。
時鐘接口320通過將選取的正常的時鐘信號對及虛擬時鐘信號對混合用于進行占空比校正。對其進行相位復合，完成占空比校正操作。例如，將信號對PH<3>和/PH<3>與信號對PHD<3>和/PHD<3>混合，即，將PH<3>與PHD<3>相混合，以及將/PH<3>與/PHD<3>相混合。
輸出的來自時鐘接口320的微分時鐘信號對MIX_CLK and/MIX_CLK被輸入到細延遲線350。微分放大器352通過放大細延遲線350的輸出信號來產生一個DLL時鐘信號DLL_CLK。延遲模型354用于模擬延遲量并輸出反饋時鐘信號FB_CLK。
精密控制器356通過將反饋時鐘信號FB_CLK和參考時鐘信號REF_CLK對比來控制細延遲線350。有限狀態(tài)機FSM 370用于控制正在接收參考時鐘信號REF_CLK和反饋時鐘信號FB_CLK的整個DLL。
工作校正放大器360用于支持時鐘接口校正占空比，接收細延遲線350的輸出信號。
同時，參考控制器315包括一個相位檢測器，一個電荷泵，一個環(huán)形濾波器(未示出)---通常這些包含在DLL器件中---并利用環(huán)形濾波器中電容器的充電電壓Vc控制參考延遲線310。精密控制器356幾乎具有和參考控制器315相同的結構。
圖4是參考延遲線310的電路圖。
如圖所示，參考延遲線310包括一個正常延遲線312和一個虛擬延遲線314。
正常延遲線312配備有i個不同的延遲單元--NDEL1，NDEL2，...，NDELi--接收內部時鐘信號對PH<0>和/PH<0>。
虛擬延遲線314配備有i個不同的延遲單元DDEL1，DDEL2，...，DDELi-接收來自正常延遲線312的輸出信號對PHand/PH。
其中，正常相時鐘信號對PH<k>和/PH<k>由NDELk輸出，其中k是一個自然數且1＜＝k＜＝i。
包含在正常延遲線312和虛擬延遲線314中的每個微分延遲單元均受環(huán)形濾波器中電容器的充電電壓Vc控制，從而參考延遲線310的總的延遲量得到控制。
與此同時，與參考延遲線310類似，細延遲線350是通過利用一系列微分延遲單元進行工作的。
圖5A是一個實時示意圖，描述從參考延遲線310輸出的正常多相時鐘信號對PH<1>和/PH<1>，PH<2>和/PH<2>，...，PH和/PH和虛擬多相時鐘信號對PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，...，PHD和/PHD。
這種情況下，外部時鐘信號對CLK和/CLK的占空比是50％。
內部時鐘信號對PH<0>和/PH<0>通過I個微分延遲單元NDEL1～NDELi；第k個微分延遲單元NDELk延遲內部時鐘信號對PH<0>和/PH<0>輸出正常多相時鐘信號對PH<k>和/PH<k>，這里k是一個自然數且1＜＝k＜＝i。
隨后，由NDELi輸出的信號對PH和/PH被交叉輸入到虛擬延遲線314，并通過i個微分延遲單元DDEL1～DDELi；每個微分延遲單元對內部時鐘信號PH和/PH延遲，輸出相應的正常復合相時鐘信號對PHD<1:i>和/PHD<1:i>。
參考控制器315中的相位檢測器對比正常復合相時鐘信號/PH和參考時鐘信號REF_CLK的相位。
因而，如果延遲被鎖，內部時鐘信號PH<0>將與正常相時鐘信號/PH同步。并且，內部時鐘信號PH<0>將與正常相時鐘信號/PH二者間存在一個180°的相位差。正常相時鐘信號PH與虛擬相時鐘信號PHD之間也存在180°的相位差。因此，正常多相信號PH<1:i>與虛擬多相信號PHD<1:i>之間存在一個0～360°范圍內的相位差。
在這里，由于外部時鐘信號對CLK和/CLK的占空比是50％，所以參考時鐘信號EF_CLK的下降沿與多相時鐘信號/PH的下降沿同步。
圖5B是實時示意圖，描述從參考延遲線310輸出的正常多相時鐘信號對和虛擬多相時鐘信號對。在這里，外部時鐘信號對CLK和/CLK的占空比不是50％，并假定在一個時鐘周期內，邏輯‘高電平’的時間比邏輯‘低電平’的時間長，即，占空比大于50％。
在這種情況下，如果延遲被鎖，參考時鐘信號REF_CLK與正常多相時鐘信號/PH同步。然而，由于外部時鐘信號對CLK和/CLK的占空比不是50％，致使參考時鐘信號REF_CLK的下降沿與正常多相時鐘信號/PH的下降沿不同步。因此，參考時鐘信號REF_CLK的下降沿與正常多相時鐘信號/PH之間存在一個‘DE’的相差。這一相差‘DE’是外部時鐘信號CLK或/CLK工作誤差的兩倍。
圖6所示為時鐘接口320的電路圖。
如圖所示，時鐘接口320包括一個4相多路器330和一個混相器340。
4相多路器330包括第一i:1多路器332，第二多路器334，第一2:1多路器336和第二2:1多路器338。
第一i:1多路器332的第一主輸入端IN<1:i>和第一從輸入端/IN<1:i>分別接收正常多相時鐘信號對PH<1:i>和/PH<1:i>，然后，第一i:1多路器332選擇一被輸入的信號對，并將被選擇的信號對輸出。在這里，選擇操作是通過有限狀態(tài)機FSM 370輸出的相選信號PH_SEL<1:i>來控制的。
第二i:1多路器334的第二主輸入端IN<1:i>和第二從輸入端/IN<1:i>分別接收虛擬多相時鐘信號對PHD<1:i>和/PHD<1:i>，然后，第二i:1多路器334選擇一被輸入的信號對，并將被選擇的信號對輸出。在這里，選擇操作是通過有限狀態(tài)機FSM 370輸出的相選信號PH_SEL<1:i>來控制的。
第一2:1多路器336的第三和第四主輸入端IN<1>和IN<2>以及第三和第四從輸入端/IN<1>和/IN<2>接收來自第一i:1多路器332的輸出信號，并選擇輸出被接收的信號，該操作是通過控制來自有限狀態(tài)機FSM 370的奇偶選擇信號SEL_EVEN和SEL_ODD來實現的。
第二2:1多路器338的第五和第六主輸入端IN<1>和IN<2>以及第五和第六從輸入端/IN<1>和/IN<2>接收來自第二i:1多路器334的輸出信號，并選擇輸出被接收的信號，該操作是通過控制來自有限狀態(tài)機FSM 370的奇偶選擇信號SEL_EVEN和SEL_ODD來實現的。
因此，4相多路器334用于選擇分別從正常延遲線312和虛擬延遲線314輸出的正常多相時鐘信號對PH<1>和/PH<1>，PH<2>和/PH<2>，...，PH和/PH之一及虛擬多相時鐘信號對PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，..，PHD和/PHD之一。然后，被選的信號成為用于混相器340的信號，即，正常微分時鐘信號對MIXIN和/MIXIN及虛擬微分時鐘信號對MIXIND和/MIXIND。
此后，混相器340將正常微分時鐘信號對MIXIN和/MIXIN相互混合；并且也將虛擬微分時鐘信號對MIXIND和/MIXIND相互混合，然后，輸出混合的信號對，即，混合的微分時鐘時鐘信號對MIX_CLK和/MIX_CLK。在此，進行相混合以使/MIX_CLK的相位位于MIXIND和/MIXIND的相位中間?；煜嗥?40由工作校正放大器360輸出的第一工作控制電壓DCC_VCTRL和第二工作控制電壓/DCC_VCTRL控制。
圖7是圖6所示的第一i:1多路器332的一實施例的電路圖。
如圖所示，第一i:1多路器332包括一個PMOS負載單元331和i個單元選擇器，這里，各個單元選擇器的結構是相同的，下面參照第一單元選擇器333對其結構進行了描述。
第一PMOS負載單元331與i個單元選擇器的輸出端連接。
第一單元選擇器333配備有第一NMOS晶體管M1，第二NMOS晶體管M2，第三NMOS晶體管M3，第四NMOS晶體管M4，第五NMOS晶體管M5。
第一NMOS晶體管M1的門極連到偏壓VBIAS，第一NMOS晶體管M1作為主電流源；第二和第三晶體管M2，M3的門極分別連到主輸入端IN<1>和從輸入端/IN<1>；M2，M3的源極連到M1的漏極。第四和第五NMOS晶體管M4和M5連到輸出端和M2和M3之間。M4，M5的門極連接相選信號PH_SEL<1>。在此，主輸入端IN<1>和從輸入端/IN<1>分別接收正常多相時鐘信號PH<1>和/PH<1>。
同時，其他單元選擇器的結構與上述第一選擇器333的結構相同。第二i:1多路器334可以像上述的第一第二多路器333一樣實施。
圖8是圖6所示的混相器340的一實施例的電路圖。
如圖所示，混相器340包括第一源耦合對342，第二源耦合對343，第二PMOS負載單元341；一個微分放大單元344以及一個偏壓控制器345。
第一源極耦合對342被固定偏壓VFBIAS偏置，并接收正常微分時鐘信號對MIXIN和/MIXIN。第二源極耦合對343被固定偏壓VFBIAS偏置，并接收正常微分時鐘信號對MIXIN和/MIXIN。第二PMOS負載單元341連到第一和第二源極耦合對342和343上。第二PMOS負載單元341，第一和第二源偶合對342和343形成微分放大器。
微分放大單元344被固定偏壓源VFBIAS偏置，并接收第一和第二工作控制電壓DCC_VCTRL和/DCC_VCTRL。依靠外部時鐘信號對CLK和/CLK的占空比，偏壓控制器345鏡像微分放大單元344的第一微分電流IA及第二微分電流IB，目的在于控制兩個源極耦合對342和343的沉電流。
第一源極耦合隊對342配備有第十一個NMOS晶體管M11，第十二個NMOS晶體管M12，第十三個NMOS晶體管M13。
第十三NMOS晶體管M13的門極連到固定偏壓VFBIAS上，M13作為電流源工作。第十一和十二NMOS晶體管M11和M12分別接收正常微分時鐘信號對MIXIN和/MIXIN。
第十七NMOS晶體管M17的門極連到固定偏壓VFBIAS，M17作為電流源工作；第十五和十六NMOS晶體管M15和M16分別接收虛擬微分時鐘信號對MIXIND和/MIXIND。
微分放大單元344配備有第二十三NMOS晶體管M23，第二十四NMOS晶體管M24，第二十五NMOS晶體管M25和第一二極管耦合PMOS晶體管，即，第十九PMOS晶體管M19和第二十一PMOS晶體管M21。
第二十五NMOS晶體管M25的門極連到固定偏壓VFBIAS，M25作為電流源工作；第二十三NMOS晶體管M23和第二十四NMOS晶體管M24連到第二十五NMOS晶體管M25的源極，并分別接收第一和第二工作控制電壓DCC_VCTRL和/DCC_VCTRL。二極管耦合PMOS晶體管分別連到第二十三和第二十四NMOS晶體管M23和M24。
偏壓控制器345配備有第二十PMOS晶體管M20，第二十二PMOS晶體管M22，偏壓轉換開關346，第十四NMOS晶體管M14，第十八NMOS晶體管M18以及第二二極管耦合NMOS晶體管，即，第二十六NMOS晶體管M26和第二十七NMOS晶體管M27。
第二十PMOS晶體管M20和第二十二PMOS晶體管M22用于鏡像在微分放大單元344內流動的第一電流IA和第二電流IB。
對第二十六NMOS晶體管M26和第二十七NMOS晶體管M27進行操作，作為偏壓控制器345中流動的第一鏡像電流IA和第二鏡像電流IB的電流沉。
第十四NMOS晶體管M14平行連到NMOS晶體管M13的源極；第十八NMOS晶體管M18平行連到第十七NMOS晶體管M17的源極。在此，M14和M17作為電流源使用。偏壓開關346有四個端點，即，第一端點A，第二端點B，第三端點C，第四端點D。第一，第二，第三，第四端A，B，C，D分別點連到第十四NMOS晶體管M14，第十八NMOS晶體管M18，第二十六NMOS晶體管M26，第二十七NMOS晶體管M27的門極。
圖9所示為工作校正放大器360的電路圖。
如圖所示，工作校正放大器360包括一個第二微分放大單元360，一個第一電流鏡單元364，一個第二電流鏡單元365，一個第一層疊載荷368，一個第二層疊載荷369，一個第一電容C1和一個第二電容C2。
微分時鐘信號對ICLK和/ICLK，由細延遲線350輸出，被輸入到第二微分放大單元362。第一電流鏡單元364用于鏡像電流，該電流流經第二微分放大單元362的一個次要輸出端。第二電流鏡單元365用于鏡像第二微分放大單元362的一個主要輸出端電流。第一和第二層疊載荷368和369中的每個都和第一和第二電流鏡單元364、365連接在一起。第一和第二電容C1和C2的電荷輸出電流分別來自第一和第二電流鏡單元364和365，該電荷輸出電流用于產生第一和第二工作控制電壓DCC_VCTRL和/DCC_VCTRL。
第二微分放大單元362配備有電流源，第三十七NMOS晶體管M37，第三十八NMOS晶體管M38和第三二級管耦合PMOS晶體管，即，第三十三PMOS晶體管M33和第三十四PMOS晶體管M34。
電流源產生總電流ITOT，該總電流被第一和第二電容C1C2分流。
第三十七和第三十八NMOS晶體管M37和M38被連接在第三二極管耦合PMOS晶體管和電流源之間，分別接收來自細延遲線350的內部時鐘信號對ICLK和/ICLK。第三十三PMOS晶體管M33，被連接在供給電壓源VDD和第三十七NMOS晶體管M37之間。第三十四PMOS晶體管M34被連接在供給電壓源VDD和第三十八NMOS晶體管M38之間。在這里，第三十三PMOS晶體管M33和第三十四晶體管M34充當載荷作用。
第一電流鏡單元364配備一個第三十一PMOS晶體管M31和第三十二PMOS晶體管M32。第三十一PMOS晶體管被連接在供給電壓源VDD和第一層疊載荷368之間，并且第三十一PMOS晶體管M31的門級輸入信號來自第二微分放大單元360的一個次要輸出端。第三十二PMOS晶體管M32被連接在供給電壓源VDD和第二層疊載荷369之間，并且M32的門級輸入信號來自第二微分放大單元360的次要輸出端。
第二電流鏡單元365配備有一個第三十五PMOS晶體管M35和一個第三十六PMOS晶體管。第三十五PMOS晶體管M35被連接在供給電壓源VDD和第一層疊載荷368之間，并且M35的門級輸入信號來自第二微分放大單元360的主要輸出端。第三十六PMOS晶體管M36被連接在供給電壓源VDD和第二層疊載荷369之間，且其門級輸入信號來自第二微分放大單元360的主要輸出端。
第一電容C1被連接在第一個接觸點和接地電壓源VSS之間，其中第一個接觸點位于第三十一PMOS晶體管M31和第一層疊載荷368之間。
第二電容C2被連接在第二個接觸點和接地電壓源VSS之間，這里第二個接觸點位于第三十六PMOS晶體管M36和第二層疊載荷368之間。
在這里，第一和第二電容C1和C2具有相同的電容值。
下面參考圖3-圖9描述圖3所示的本發(fā)明的優(yōu)選實施例。
通過緩沖外部時鐘信號CLK和/CLK，時鐘緩沖器300產生內部時鐘信號對PH<0>、/PH<0>和參考時鐘信號REF CLK。參考延遲線310接收內部時鐘信號對PH<0>和/PH<0>，輸出正常多相時鐘信號對PH<1>和/PH<1>，PH<2>和/PH<2>，…，PH和/PH，和虛擬多相時鐘信號對PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，...，PHD和/PHD。
此后，參考控制器315中的相位監(jiān)測器對比參考時鐘信號REF_CLK和正常相時鐘信號/PH的相位，然后根據對比結果，由參考控制器315的電荷泵產生控制電壓Vc?？刂齐妷篤c控制正常延遲線312和虛擬延遲線314中每個延遲單元的延遲量。該操作連續(xù)不斷地進行，直到延遲被鎖定，即直到參考時鐘信號REF_CLK與正常相時鐘信號/PH同步。
其后，有限狀態(tài)機FSM370控制時鐘接口320，將正常多相時鐘信號對PH<1>和/PH<1>，PH<2>和/PH<2>，...，PH和/PH連續(xù)傳送給細延遲線350；同時，FSM370控制時鐘接口320，將虛擬多相時鐘信號對PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，...，PHD和/PHD連續(xù)傳送給細延遲線350。
然后，參考控制器315比較參考時鐘信號REF_CLK和正常相時鐘信號/PH的相位。根據比較結果，參考控制器315調整電壓Vc，來控制第i個微分延遲單元的延遲量。
上述操作將連續(xù)不斷地進行下去，直到第i個延遲單元的延遲量被鎖定，即直到參考時鐘信號REF_CLK和正常相時鐘相信號/PH同步。
此后，如果延遲量被鎖定，有限狀態(tài)機FSM 370控制時鐘接口320，將正常多相時鐘信號對PH<1>和/PH<1>，PH<2>和/PH<2>，...，PH和/PH連續(xù)傳送給細延遲線350；與此同時，有限狀態(tài)機FSM 370控制時鐘接口320，將虛擬多相時鐘信號對PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，...，PHD和/PHD連續(xù)傳送給細延遲線350。
然后，被傳送的正常多相時鐘信號對和虛擬多相時鐘信號對被傳遞到延遲模型354，且被輸送到有限狀態(tài)機FSM 370。
有限狀態(tài)機FSM 370確定哪對時鐘信號和參考時鐘信號REF_CLK最同步。然后，有限狀態(tài)機FSM 370控制時鐘接口320，選擇輸出確定的時鐘信號對。
如圖8所示，由于在初始狀態(tài)下工作校正放大器360沒有工作，分別連接到第一和第二源耦合對342和343的第十四和第十八NMOS晶體管M14和M18不能正常工作。因此，通過彼此混合正常微分時鐘信號對MIXIND和/MIXIND和虛擬微分時鐘信號對MIXIND和/MIXIND，第一和第二源耦合對342和343產生混合時鐘信號對MIX_CLK和/MIX_CLK，大約有50％的工作頻率。然后，混合時鐘信號對MIX_CLK和/MIX_CLK作為微分時鐘信號對ICLK和/ICLK輸出。
然而，當外部時鐘信號對CLK和/CLK的占空比錯誤率增大時，由于正常微分時鐘信號對MIXIN和/MIXIN之間的差距變小，并且虛擬微分時鐘信號對MIX_CLK和/MIX_CLK間的間隙也變窄，這仍存在小的誤循環(huán)操作。
因此，模擬DLL配備有工作校正放大器360。即，從工作校正放大器360輸出的第一和第二工作控制電壓DCC_VCTRL和/DCC_VCTRL控制第一和第二源耦合對342和343的偏壓，從而消除小的誤循環(huán)操作。
如圖9所示，如果微分時鐘信號對ICLK和/ICLK被輸入到第二微分放大單元362，將流有第三電流IX，對應于微分時鐘信號ICLK的邏輯高電平階段，也流有第四電流IY，對應于微分時鐘信號/ICLK的邏輯低電平階段。第三電流IX被第一電流鏡單元364鏡像，產生應有的電流k(IX-IY)給第一電容C1。第四電流IY被第二電流鏡單元365鏡像，產生應有電流k(IY-IX)給第二電容C2。這里k是對應于第二微分放大單元362的增益的一個連續(xù)值。
如果微分時鐘信號對ICLK和/ICLK具有50％的工作頻率，第一和第二電容C1和C2以同樣的電流被充電，從而第一和第二工作控制電壓DCC_VCTRL和/DCC_VCTRL都具有相同的電壓值。然而，如果微分時鐘信號對ICLK和/ICLK具有小的占空比錯誤，則第一和第二工作控制電壓DCC_VCTRL和/DCC_VCTR具有不同的電壓值。
如圖8所示，第一和第二工作控制電壓DCC_VCTRL和/DCC_VCTRL確定第一和第二微分電流IA和IB的電流值。第一和第二微分電流IA和IB被鏡像到偏壓控制器345，作為第一和第二鏡像電流IA和IB。第一和第二鏡像電流IA和IB決定偏壓開關346的第三偏壓終端C和第四偏壓終端D的電壓值。根據偏壓選取信號，偏壓開關346有選擇地將第三和第四偏壓終端C和D、第一和第二偏壓終端A和B連接起來。
偏壓選取信號SEL_BIAS，由外部時鐘信號對CLK和/CLK的工作頻率來決定。根據偏壓選取信號SEL_BIAS，第一和第二偏壓終端A和B被不同地連接到第三和第四偏壓終端C和D，從而控制分別連接到第一和第二源耦合對342和343的第十四和第十八NMOS晶體管M14、M18的偏壓。
圖10A和10B所示為具有不同的工作頻率的外部時鐘信號CLK。
圖10A和10B所示為偏壓開關346的操作。
圖10A中外部時鐘信號CLK的工作頻率大于50％。
在圖10A(A)所示的情況下，如果正常微分時鐘信號MIXIN的下降沿落后于虛擬微分時鐘信號MIXIND的下降沿，偏壓開關346將第一偏壓終端A和第三偏壓終端C連接一起，也將第二偏壓終端B和第四偏壓終端D連接起來。
另一種情況，如圖10A(B)所示，如果正常微分時鐘信號MIXIN的下降沿超前于虛擬微分時鐘信號MIXIND的下降沿，偏壓開關346將第一偏壓終端A和第四偏壓終端D連接一起，也將第二偏壓終端B和第三偏壓終端C連接在一起。
圖10B所示的外部時鐘信號CLK的工作頻率小于50％。
在這種情況下，如圖10B(A)所示，如果正常微分時鐘信號MIXIN的下降沿超前于虛擬微分時鐘信號MIXIND的下降沿，偏壓開關346將第一偏壓終端A和第四偏壓終端D連接一起，也將第二偏壓終端B和第三偏壓終端C連接起來。
另一種情況，如圖10B(B)所示，如果正常微分時鐘信號MIXIN的下降沿超前于虛擬微分時鐘信號MIXIND的下降沿，偏壓開關346將第一偏壓終端A和第三偏壓終端C連接一起，也將第二偏壓終端B和第四偏壓終端D連接在一起。
雖然結合具體實施例對本發(fā)明進行了詳細描述，但本領域的技術人員可以在不脫離本發(fā)明的精神和范圍的情況下做出各種變化和修改，因此，專利的保護范圍應以后附的權利要求書為準。
權利要求
1.一種模擬延遲鎖相環(huán)器件，包括第一板塊，用于接收內部時鐘信號和參考時鐘信號，以產生正常多相時鐘信號對和虛擬多相時鐘信號對；第二板塊，用于接收參考時鐘信號，以產生一個具有校正的占空比的延遲鎖相內部時鐘信號，所述校正的占空比基于正常多相時鐘信號對和虛擬多相時鐘信號對。
2.如權利要求1所述的模擬延遲鎖相環(huán)器件，其特征在于，所述第一板塊包括參考延遲線，用于接收內部時鐘信號，輸出正常多相時鐘信號對和虛擬多相時鐘信號對；以及參考控制裝置，用于形成帶有參考延遲線的參考環(huán)，并為參考時鐘信號和單個信號控制參考延遲線，使兩者有180°的相位差，所述單個信號來自正常多相時鐘信號對的最后時鐘信號對。
3.如權利要求1所述的模擬延遲鎖相環(huán)器件，其特征在于，所述第二板塊包括時鐘接口，用于選擇來自參考延遲線的正常多相時鐘信號對和虛擬多相時鐘信號對各一個，通過對選取的正常多相時鐘信號對的每個信號的相位混合以及對選取的模擬多相時鐘信號對的每個信號的相位混合，進行占空比校正。細延遲線，用于接收時鐘接口輸出的信號，輸出延遲鎖相內部時鐘信號；延遲模型，用于模擬細延遲線輸出的延遲鎖相內部時鐘信號的延遲量；細延遲裝置，通過對比延遲模型的反饋時鐘信號和參考時鐘信號，控制細延遲線的延遲量；控制裝置，用于接收參考時鐘信號和反饋時鐘信號，以控制時鐘接口；以及工作校正放大裝置，用于支持時鐘接口校正占空比，接收細延遲線350的輸出信號。
4.如權利要求2所述的模擬延遲鎖相環(huán)器件，其特征在于，所述參考延遲線包括正常延遲線，用于接收內部時鐘信號，具有多個串聯的微分延遲單元，所述微分延遲單元用于產生正常多相時鐘信號對；以及虛擬延遲線，用于接收來自正常延遲線的最后時鐘信號對，具有多個串聯的微分延遲單元。
5.如權利要求3所述的模擬延遲鎖相環(huán)器件，其特征在于，所述時鐘接口包括相位多路裝置，通過控制器的控制，從參考延遲線中選取正常相時鐘信號對和虛擬時鐘信號對各一個；混相裝置，用于將選取的正常相時鐘信號對的相位混合，且將選取的虛擬相時鐘信號對的相位混合。
6.如權利要求5所述的模擬延遲鎖相環(huán)器件，其特征在于，所述相位多路裝置包括第一多路器，用于輸出正常多相時鐘信號對中的一個，以響應控制裝置輸出的相位選取信號；第二多路器，用于輸出虛擬多相時鐘信號對中的一個，以響應相位選取信號；第三多路器，用于選擇性地輸出來自第一多路器的正常多相時鐘信號對中的一個，以響應控制裝置輸出的奇-偶選取信號；以及第四多路器，用于選擇性地輸出來自第二多路器的虛擬多相時鐘信號對中的一個，以響應奇-偶選取信號。
7.如權利要求5所述的模擬延遲鎖相環(huán)器件，其特征在于，所述混相裝置包括第一源耦合對，用于接收正常微分時鐘信號對，且具有第一混合電流源；第二源耦合對，用于接收虛擬微分時鐘信號對，且具有第二混合電流源；第一載荷單元，與第一源耦合對和第二源耦合對相連，形成一個微分放大器；第一微分放大單元，用于接收工作校正放大裝置輸出地工作控制電壓；以及偏壓控制單元，通過鏡像來自第一微分放大單元的微分電流，控制第一和第二源耦合對的沉電流。
8.如權利要求7所述的模擬延遲鎖相環(huán)器件，其特征在于，所述偏壓控制單元包括第一MOS晶體管和第二MOS晶體管，用于鏡像第一微分放大單元輸出的微分電流；第三MOS晶體管和第四MOS晶體管，作為鏡像微分電流的電流沉；第五MOS晶體管和第六MOS晶體管，分別與第一固定電流源和第二固定電流源平行連接，以控制第一源耦合對和第二源耦合對的一個偏壓；以及開關，用于第三、第四MOS晶體管的門級與第五、第六MOS晶體管的門級之間的轉換，以響應控制裝置輸出的偏壓選取信號。
9.如權利要求8所述的模擬延遲鎖相環(huán)器件，其特征在于，所述工作校正放大裝置包括第二微分放大單元，用于接收來自細延遲線的輸出信號；第一電流鏡單元，用于鏡像第二微分放大單元的次要輸出端輸出的電流；第二電流鏡單元，用于鏡像第二微分放大單元的主要輸出端輸出的電流；第一層疊載荷和第二層疊載荷，連接在第一電流鏡單元和第二電流鏡單元之間；以及第一電容器和第二電容器，通過控制第一電流鏡單元和第二電流鏡單元的輸出電流，產生工作控制電壓。
10.如權利要求6所述的模擬延遲鎖相環(huán)器件，其特征在于，所述第一和第二多路器分別包括多個選取單元，具有第七MOS晶體管、第一MOS晶體管和第二MOS晶體管對；第二載荷單元，與所述選取單元連接，其中第七MOS晶體管的門級接收一個偏壓，第一MOS晶體管的門級接收第一多路器的正常多相時鐘信號對，且接收第二多路器的虛擬多相時鐘信號對，第二MOS晶體管的門級接收相位選取信號。
11.如權利要求9所述的模擬延遲鎖相環(huán)器件，其特征在于，所述第一電容器和第二電容器具有相同的電容值。
12.如權利要求1所述的模擬延遲鎖相環(huán)器件，其特征在于，所述參考時鐘信號和內部時鐘信號同相。
13.如權利要求12所述的模擬延遲鎖相環(huán)器件，其特征在于，所述內部時鐘信號作為參考時鐘信號使用。
14.如權利要求2所述的模擬延遲鎖相環(huán)器件，其特征在于，所述參考控制裝置包括相位監(jiān)測器，用于對比參考時鐘信號的相位和正常多相時鐘信號對的最后時鐘信號對的相位；電荷泵，用于接收來自相位監(jiān)測器的輸出信號，作為它的輸入；環(huán)形濾波器，接收所述具有一個電容器的電荷泵的輸出信號。
全文摘要
一個模擬延遲鎖相環(huán)器件，包括第一模塊，用來接收內部時鐘信號和參考時鐘信號，產生正常多相時鐘信號對和虛擬多相時鐘信號對；和第二模塊，用來接收參考時鐘信號，以產生一個具有校正的占空比的延遲鎖相內部時鐘信號，所述校正的占空比基于正常多相時鐘信號對和虛擬多相時鐘信號對。
文檔編號G11C11/407GK1518226SQ20031012421
公開日2004年8月4日申請日期2003年12月31日優(yōu)先權日2003年1月10日
發(fā)明者金世埈, 洪祥熏, 高在范, 金世申請人:海力士半導體有限公司

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