專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及以動態(tài)隨機存取存儲器(DRAM)等為代表的半導(dǎo)體存儲器件。
背景技術(shù)：
在已有的半導(dǎo)體存儲器件，特別是具有兩個晶體管和一個電容器所構(gòu)成的存儲單元，通過按交替操作對該兩個晶體管進行兩端口存取，實現(xiàn)高速隨機操作為目的的DRAM(動態(tài)隨機存取存儲器)中，利用對地址信號進行閉鎖的地址閉鎖電路、對地址進行解碼的地址解碼電路、將地址信號分頻到兩個端口的電路、以及控制這些電路的控制信號，進行地址的解碼。采用這種結(jié)構(gòu)，存在隨機存取不能高速化的缺點。以下，詳細說明已有的半導(dǎo)體存儲器件。
圖14是已有的半導(dǎo)體存儲器件的主要結(jié)構(gòu)的框圖。在圖14中，16和17分別表示A端口用的地址閉鎖電路和B端口用的地址閉鎖電路，由對外部地址EXTADD和更新(refresh)地址INTADD的取出進行切換的地址控制電路、和對取出的地址信號進行閉鎖的地址閉鎖電路構(gòu)成。
而且，18表示外圍電路，包含產(chǎn)生控制該地址閉鎖電路16和17的信號的電路等，19表示行解碼塊，包含對用于對存儲單元進行存取的兩個晶體管進行控制的A端口用字驅(qū)動器和B端口用字驅(qū)動器。
而且，9表示指令緩沖器，10表示對指令進行解碼的指令解碼器，11表示產(chǎn)生分頻時鐘的分頻時鐘發(fā)生電路，該分頻時鐘用于控制解碼指令的時序。
圖16是存儲單元和字驅(qū)動器的示意圖。在圖16中，24和25表示A端口用存取晶體管和B端口用存取晶體管。26表示存儲單元電容器。電容器26的一個端子與單元極板(cell plate)電壓源VCP連接，電容器26的另一端子通常與晶體管24和25的源極/漏極端子連接。晶體管24和25的另一端子分別與A端口用位線BLA和B端口用位線BLB連接。晶體管24和25的柵極端子分別與A端口用字線WLA和B端口用字線WLB連接。由晶體管24和25以及電容器26形成存儲單元MC。該圖中僅展示了一個存儲單元，但是本領(lǐng)域技術(shù)人員應(yīng)該知道，這種存儲單元MC可以按行列反復(fù)配置，形成存儲單元陣列。
22和23分別表示A端口用字驅(qū)動器和B端口用字驅(qū)動器。A端口用字驅(qū)動器22驅(qū)動A端口用字線WLA，B端口用字驅(qū)動器23驅(qū)動B端口用字線WLB。圖中僅展示了一個A端口用字驅(qū)動器22，但是本領(lǐng)域技術(shù)人員應(yīng)該知道，在列方向反復(fù)配置A端口用字驅(qū)動器22。同樣也應(yīng)該知道，在列方向反復(fù)配置A端口用字線WLA。并且，在列方向反復(fù)配置B端口用字驅(qū)動器23和B端口用字線。
以下，采用圖15所示的時序圖，說明如上所述構(gòu)成的半導(dǎo)體存儲器件的地址解碼操作。
在圖15中，首先在周期A中，作為外部存取而存在讀出操作(指令READ)時，采用地址緩沖器7內(nèi)的閉鎖電路，與外部時鐘信號CLK同步地閉鎖從外部輸入ADD輸入的地址信號A0，作為內(nèi)部地址信號EXTADD0輸送到A端口用地址閉鎖電路16。在此期間，采用指令緩沖器9，與外部時鐘信號CLK同步地閉鎖從外部輸入CMD輸入的指令READ后，采用指令解碼器10將其解碼為內(nèi)部信號。
而且，利用解碼后的指令信號和通過分頻時鐘發(fā)生電路11從外部時鐘信號CLK產(chǎn)生的分頻時鐘信號ACLK/BCLK，生成分頻的ACTA/ACTB。利用該控制信號ACTA/ACTB，把內(nèi)部地址信號EXTADD0分頻成A端口用地址閉鎖電路16中的A端口用地址信號PDA，向行地址解碼器20輸送。
之后，在行地址解碼器20將地址信號PDA變成地址解碼信號PDDA，為了對期望的A端口用字驅(qū)動器22進行解碼，對期望的存儲單元電容器進行存取，激活A(yù)端口用存儲單元晶體管。
然后，進行周期A的地址復(fù)位。具體地講，通過在分頻周期之后對地址緩沖器7和A端口用地址閉鎖電路16進行復(fù)位，以使地址信號PDA和地址解碼信號PDDA復(fù)位，使A端口用字驅(qū)動器22復(fù)位。
但是，在上述構(gòu)成中，設(shè)定地址信號時，首先采用地址緩沖器7，根據(jù)外部時鐘信號CLK對地址信號進行閉鎖。而且，根據(jù)比外部時鐘信號CLK延遲啟動的控制信號ACTA/ACTB，將地址信號EXTADD分配給一個系統(tǒng)的閉鎖電路進行閉鎖，之后進行解碼，由于這種構(gòu)成，所以設(shè)定地址信號所需時間長，存在不能高速化隨機存取的問題。
而且，由于在A端口用地址閉鎖電路16和B端口用地址閉鎖電路17之后，地址信號被分為兩個系統(tǒng)，所以在此之后的電路也必須要有兩套。由此，又產(chǎn)生了電路面積增大或在行解碼器上布線的地址總線增大的問題。
再有，由于地址信號的復(fù)位是在A端口用地址閉鎖電路16或者B端口用地址閉鎖電路17復(fù)位之后，使行地址解碼器20和21復(fù)位，字驅(qū)動器22和23復(fù)位這樣來進行的，所以特別是對于行地址解碼器上的長地址解碼信號PDDA/PDDB，在預(yù)充電方面需要花費時間，存在不能加速隨機周期的問題。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明的目的在于提供一種能夠?qū)崿F(xiàn)高速隨機存取、并且實現(xiàn)小面積化的半導(dǎo)體存儲器件。
為了實現(xiàn)上述目的，根據(jù)本發(fā)明的半導(dǎo)體存儲器件，其特征在于，具有存儲單元，由兩個晶體管和一個電容器構(gòu)成；字驅(qū)動器，具有兩個系統(tǒng)，用于分別交互地控制兩條字線，上述兩條字線控制一個上述存儲單元的讀寫；地址閉鎖電路，具有兩個系統(tǒng)，分別設(shè)置在具有兩個系統(tǒng)的上述字驅(qū)動器的前段，用于閉鎖對具有兩個系統(tǒng)的上述字驅(qū)動器進行選擇的第一地址信號；及地址解碼器，成一個系統(tǒng)，用于對第二地址信號進行解碼，生成上述第一地址信號；而且，上述地址解碼器向具有兩個系統(tǒng)的上述地址閉鎖電路的雙方提供上述第一地址信號。
根據(jù)這樣的構(gòu)成，在外部輸入、解碼之前不進行地址信號的閉鎖。亦即，在內(nèi)部發(fā)生用于閉鎖的控制信號的期間，使用地址的建立(set-up)時間進行解碼，由此，作為整體可以實現(xiàn)地址建立時間的縮短。
而且，成一系統(tǒng)地構(gòu)成地址解碼器，采用后段的地址閉鎖電路分頻為兩個系統(tǒng)，由此，可使地址解碼器的數(shù)量和地址總線的數(shù)量減半，能夠大幅度縮小布圖面積。
而且，根據(jù)本發(fā)明的半導(dǎo)體存儲器件，具有兩個系統(tǒng)的地址閉鎖電路最好配置在行解碼器塊內(nèi)，在該行解碼器塊內(nèi)配置著對存儲單元按一定間隔配置的具有兩個系統(tǒng)的字驅(qū)動器。由于通過在配置有字驅(qū)動器的行解碼器內(nèi)配置地址閉鎖電路，可使在行解碼器塊上布線的長地址總線數(shù)量減半，所以可以實現(xiàn)布圖面積的縮小。
而且，在行解碼器內(nèi)配置地址閉鎖電路，并且利用控制地址閉鎖電路的閉鎖控制信號，通過激活的字驅(qū)動器或者僅選擇地激活字驅(qū)動器塊，可以抑制功率消耗。
而且，根據(jù)本發(fā)明的半導(dǎo)體存儲器件，最好由用于執(zhí)行外部指令的內(nèi)部信號和從外部時鐘信號分頻且交互地控制每一個系統(tǒng)的控制信號的邏輯乘，求出對具有兩個系統(tǒng)的地址閉鎖電路的閉鎖的執(zhí)行進行控制的控制信號。由于在無外部指令請求時，可以固定地址總線，所以能夠抑制功率消耗。
而且，根據(jù)本發(fā)明的半導(dǎo)體存儲器件，最好由用于執(zhí)行外部指令的內(nèi)部信號、從外部時鐘信號分頻且交互地控制每一個系統(tǒng)的控制信號、和對存儲單元陣列進行解碼的特定地址解碼信號的邏輯乘，求出對具有兩個系統(tǒng)的地址閉鎖電路的閉鎖的執(zhí)行進行控制的控制信號。通過求出作為邏輯乘的輸出信號，只有激活的地址信號僅在特定的期間內(nèi)改變電平，所以易于控制后段的具有兩個系統(tǒng)的地址閉鎖電路，能夠防止閉鎖錯誤。
而且，根據(jù)本發(fā)明的半導(dǎo)體存儲器件，最好向決定存儲單元塊的每個特定地址分割的地址閉鎖電路，輸入對具有兩個系統(tǒng)的地址閉鎖電路的閉鎖的執(zhí)行進行控制的控制信號。利用可以向特定的每個存儲單元塊輸入閉鎖控制信號的布線，特別是在大容量存儲器結(jié)構(gòu)的情形，能夠降低閉鎖控制信號的負載，有效地實現(xiàn)地址閉鎖的高速化。
而且，根據(jù)本發(fā)明的半導(dǎo)體存儲器件，最好針對對具有兩個系統(tǒng)的地址閉鎖電路的閉鎖的執(zhí)行進行控制的控制信號，按存儲單元塊的每個特定數(shù)量，在配置有地址閉鎖電路的行解碼器塊內(nèi)，設(shè)置有時序調(diào)整電路。通過在每個特定的存儲單元塊設(shè)置時序調(diào)整電路，可以防止長地址總線的干擾引起的地址信號延遲等在行解碼器內(nèi)的地址閉鎖電路產(chǎn)生的閉鎖錯誤。
而且，根據(jù)本發(fā)明的半導(dǎo)體存儲器件，最好在地址解碼器與具有兩個系統(tǒng)的地址閉鎖電路之間具有閉鎖電路，僅在外部時鐘信號為高狀態(tài)期間對第一地址信號進行閉鎖。特別是在工作頻率高、地址數(shù)據(jù)的確定時間(建立時間+保持時間)短的情形，能夠利用閉鎖電路確定地址信號直至外部時鐘處于高狀態(tài)期間，可以避免后段的地址閉鎖電路產(chǎn)生閉鎖錯誤。
而且，根據(jù)本發(fā)明的半導(dǎo)體存儲器件，閉鎖電路最好具有在外部時鐘信號為低狀態(tài)的期間使第一地址信號復(fù)位的功能。由于在隨機周期時間的高速化，或者地址信號的不穩(wěn)定期間，可以固定地址總線，所以能夠抑制功率消耗。
而且，根據(jù)本發(fā)明的半導(dǎo)體存儲器件，最好在地址解碼器中，由與控制地址閉鎖電路的閉鎖的控制信號的邏輯乘，求出地址解碼信號。由于在無外部指令時，可以固定地址總線，所以能夠抑制功率消耗。
而且，根據(jù)本發(fā)明的半導(dǎo)體存儲器件，最好在地址解碼器中，由與執(zhí)行外部指令的內(nèi)部信號的邏輯乘，求出第一地址信號，由與從外部時鐘信號分頻且交互地控制每一個系統(tǒng)的控制信號的邏輯乘，求出控制地址閉鎖電路的閉鎖的執(zhí)行的控制信號。
采用這種構(gòu)成，通過使由地址閉鎖電路閉鎖的地址解碼信號，僅成為在外部指令輸入之后對存儲單元進行存取的正式地址，或者求出作為邏輯乘的輸出信號，由于只有激活的地址信號僅在特定的期間內(nèi)改變電平，所以易于控制后段的具有兩個系統(tǒng)的地址閉鎖電路，能夠防止閉鎖錯誤。而且，可以實現(xiàn)地址總線的預(yù)充電高速化和功率消耗的降低。


圖1是根據(jù)本發(fā)明實施例1的半導(dǎo)體存儲器件的主要構(gòu)成的方框圖。
圖2是根據(jù)本發(fā)明實施例1的半導(dǎo)體存儲器件的主要構(gòu)成的方框圖。
圖3是根據(jù)本發(fā)明實施例1的半導(dǎo)體存儲器件的主要構(gòu)成的時序圖。
圖4是根據(jù)本發(fā)明實施例1的半導(dǎo)體存儲器件的電路方框圖。
圖5是根據(jù)本發(fā)明實施例1的半導(dǎo)體存儲器件的方框圖。
圖6是根據(jù)本發(fā)明實施例1的半導(dǎo)體存儲器件的方框圖。
圖7是根據(jù)本發(fā)明實施例2的半導(dǎo)體存儲器件的主要構(gòu)成的方框圖。
圖8是根據(jù)本發(fā)明實施例2的半導(dǎo)體存儲器件的主要構(gòu)成的時序圖。
圖9是根據(jù)本發(fā)明實施例2的半導(dǎo)體存儲器件的電路方框圖。
圖10是根據(jù)本發(fā)明實施例2的半導(dǎo)體存儲器件的主要構(gòu)成的方框圖。
圖11是根據(jù)本發(fā)明實施例2的半導(dǎo)體存儲器件的主要構(gòu)成的方框圖。
圖12是根據(jù)本發(fā)明實施例3的半導(dǎo)體存儲器件的主要構(gòu)成的方框圖。
圖13是根據(jù)本發(fā)明實施例3的半導(dǎo)體存儲器件的主要構(gòu)成的時序圖。
圖14是已有的半導(dǎo)體存儲器件的主要構(gòu)成的方框圖。
圖15是已有的半導(dǎo)體存儲器件的主要構(gòu)成的時序圖。
圖16是已有的半導(dǎo)體存儲器件的存儲單元和字驅(qū)動器的結(jié)構(gòu)圖。
具體實施例方式
以下，參照附圖對根據(jù)本發(fā)明實施例的半導(dǎo)體存儲器件予以說明。在本實施例中，選定說明具有由兩個晶體管和一個電容器構(gòu)成的存儲單元的DRAM等半導(dǎo)體存儲器件。
(實施例1)以下，參照附圖對根據(jù)本發(fā)明實施例1的半導(dǎo)體存儲器件予以說明。圖1是根據(jù)本發(fā)明實施例1的半導(dǎo)體存儲器件的主要構(gòu)成的方框圖。圖2是按接近實際布圖結(jié)構(gòu)的形式示出圖1的方框圖。
在圖1中，展示了與外部時鐘同步工作的半導(dǎo)體存儲器件，1是對來自地址緩沖器7的外部地址EXTADD和來自更新計數(shù)器8的更新地址INTADD的取出進行切換的地址控制電路，2是對取出的行地址信號進行解碼的行解碼器。
而且，3和4分別是A端口用地址閉鎖電路和B端口用地址閉鎖電路，對行地址解碼信號PD按分頻周期進行閉鎖，以便按兩個系統(tǒng)分別進行交替操作。
在圖1和圖2中，5是包含控制電路的外圍電路，該控制電路用于控制圖1所示的行地址解碼器2和地址閉鎖電路3和4；6是包含A端口用字驅(qū)動器和B端口用字驅(qū)動器的行解碼塊，用于對兩個晶體管和一個電容器所構(gòu)成的存儲單元中的該兩個晶體管進行控制。
而且，9是指令緩沖器，10是對指令進行解碼的指令解碼器，11是產(chǎn)生分頻時鐘的分頻時鐘發(fā)生電路，該分頻時鐘用于控制對指令進行解碼的時序。
參照圖1到圖3，主要是說明如上所述構(gòu)成的半導(dǎo)體存儲器件的行地址解碼操作。
在圖3中，首先在周期A中，通過輸入外部指令READ和外部地址A0，進行地址A0的數(shù)據(jù)讀出。眾所周知，就具有由兩個晶體管和一個電容器構(gòu)成的存儲單元的半導(dǎo)體存儲器件而言，是使內(nèi)部電路兩端口化，通過交替操作實現(xiàn)高速工作。此時，按分頻周期控制內(nèi)部兩端口的基準(zhǔn)信號，是分頻時鐘發(fā)生電路11產(chǎn)生的ACLK和BCLK，在周期A中利用ACLK進行控制。
對ACLK和由指令解碼器解碼的讀出指令READ進行控制的控制信號是ACTA，該控制信號ACTA成為在A端口用地址閉鎖電路3中對地址進行閉鎖的控制信號。
然后，利用地址緩沖器7，對從外部焊盤ADD取出的外部地址信號A0予以緩沖，通過行地址解碼器2轉(zhuǎn)變成為內(nèi)部地址解碼信號PD。根據(jù)激活的控制信號ACTA，通過A端口用地址閉鎖電路3，使這樣的地址解碼信號PD成為地址閉鎖信號PDWA。而且，通過激活期望的A端口用字驅(qū)動器，從存儲單元讀出數(shù)據(jù)。
而且，由A端口用地址閉鎖電路3閉鎖的地址閉鎖信號PDWA，在周期B之前一直進行分頻周期期間閉鎖。根據(jù)復(fù)位信號CLRA，進行該地址閉鎖信號PDWA的閉鎖復(fù)位。
之后，在周期B，根據(jù)外部指令REF和內(nèi)部更新地址INTADD，進行更新操作。此時的操作成為以BCLK為基準(zhǔn)信號的分頻周期操作，其余與周期A的操作相同。亦即，根據(jù)地址解碼信號PDWB，通過激活期望的B端口用字驅(qū)動器，進行存儲單元的更新。
對于周期C和周期D的寫入操作，也通過分別以ACLK和BCLK為基準(zhǔn)的交替操作，進行與周期A中的讀出操作相同的字驅(qū)動器激活操作。
如上所述，在從指令輸入到存儲單元晶體管的激活為止的行地址解碼操作中，通過在進行地址的解碼之前不進行地址閉鎖的構(gòu)成，亦即將地址閉鎖電路3和4配置在地址解碼器2的后段，在發(fā)生地址閉鎖電路3和4的控制信號的同時，進行地址解碼，由此可以在發(fā)生用于閉鎖的控制信號期間，利用地址的建立時間，進行地址的解碼，所以可以僅在建立時間期間高速進行行地址解碼操作。事實上，在0.15μm的工藝中，通過使用該構(gòu)成，可以實現(xiàn)30％左右的隨機存取的高速化。
而且，由于行地址解碼信號PD是一系統(tǒng)，所以行解碼器塊6上的地址總線數(shù)量與以往相比可以減半，因此有效地降低了布圖面積。
再有，由于行地址解碼器2本身設(shè)置成一個也是可以的，所以控制這些電路的控制信號等可以減半，外圍電路5的布圖面積能夠大幅度縮小。
而且，在起地址信號路徑作用的行解碼塊6上的布線中，特別是在存儲容量大的情形，由于布線長度加長，使得輸送負載加重。但是，采用上述構(gòu)成，如果利用地址閉鎖電路3或4對行解碼塊6上的地址解碼信號PD進行閉鎖，則可使地址總線處于預(yù)充電狀態(tài)。因此，可以把負載重的信號線高速地轉(zhuǎn)移到下一個周期操作，利用這種方式，可以實現(xiàn)隨機周期動作的高速化。
而且，圖4是構(gòu)成圖1所示地址閉鎖電路3或4的具體電路圖。如圖4所示，由外部指令信號CMD和外部時鐘信號CLK的分頻信號所合成的控制信號ACT被激活時，對地址解碼器信號PD進行閉鎖，地址閉鎖信號PDW被激活。而且，根據(jù)復(fù)位信號CLR進行地址的復(fù)位。
因此，通過使閉鎖控制信號ACT成為由外部指令信號CMD和外部時鐘信號CLK的分頻信號所合成的控制信號，可使位于該電路之后的電路操作確實成為兩端口交替操作。
而且，如圖5所示，考慮使用如下結(jié)構(gòu)，即采用控制信號ACT0或者ACT1進行控制，而該控制信號是作為閉鎖控制信號ACT與例如表現(xiàn)為存儲單元塊的地址等的地址解碼信號PBX0或者PBX1的邏輯乘求出的。通過這樣，可使閉鎖控制信號階段化，所以能夠降低閉鎖控制信號的負載，行地址解碼器的工作可以更高速化。
而且，考慮這樣的布線結(jié)構(gòu)，即把閉鎖控制信號ACT輸入到與特定的存儲單元塊單位連接的每個地址閉鎖電路。通過這樣，特別是在存儲單元容量大的情形，針對閉鎖控制信號ACT的布線負載和地址閉鎖電路的門負載增大，可以最佳地分割同一布線，所以成為使行地址解碼器工作高速化的有效手段。
接著，圖6展示了針對閉鎖控制信號ACT，在每個特定的存儲單元塊設(shè)置時序調(diào)整電路12的結(jié)構(gòu)。特別是在高頻工作中，存儲單元容量大的半導(dǎo)體存儲器件，有時因傳輸行地址的地址總線的干擾噪聲和布線負載的問題引起在地址信號中產(chǎn)生歪斜失真。由此，在與地址閉鎖電路3和4的閉鎖控制信號ACTA和ACTB的時序中產(chǎn)生偏移，產(chǎn)生地址閉鎖電路3和4不能確實閉鎖地址的問題。如圖6所示，通過在各存儲單元塊配置單獨的時序調(diào)整電路12，可以防止上述的閉鎖錯誤。
通過上述各種構(gòu)成的組合，不言而喻可以獲得更大的效果。
(實施例2)以下，參照附圖對根據(jù)本發(fā)明實施例2的半導(dǎo)體存儲器件予以說明。圖7是根據(jù)本發(fā)明實施例2的半導(dǎo)體存儲器件的主要構(gòu)成的方框圖。在圖7中，13是閉鎖電路，采用與外部時鐘信號CLK同步的信號，對行地址解碼器2所解碼的地址解碼信號PD進行閉鎖。
參照圖7和圖8，主要是說明如上所述構(gòu)成的半導(dǎo)體存儲器件的行地址解碼操作。
在圖8中，在周期A中，通過輸入外部指令READ和外部地址A0，進行地址A0的數(shù)據(jù)讀出。此時，按分頻周期控制內(nèi)部兩端口的基準(zhǔn)信號，是分頻時鐘發(fā)生電路11產(chǎn)生的ACLK和BCLK，在周期A中根據(jù)ACLK進行控制。
對ACLK和由指令解碼器解碼的讀出指令READ進行控制的控制信號是ACTA，該控制信號ACTA成為在A端口用地址閉鎖電路3中對地址進行閉鎖的控制信號。
然后，利用地址緩沖器7，對從外部焊盤ADD取出的外部地址信號A0予以緩沖，通過行地址解碼器2轉(zhuǎn)變成為內(nèi)部地址解碼信號PD。將這樣的地址解碼信號PD閉鎖在后段的閉鎖電路12中。此時，由于閉鎖電路12的地址保持期間成為外部時鐘CLK為高狀態(tài)的期間，所以地址閉鎖信號PDL成為外部時鐘CLK為高狀態(tài)期間的確定信號。
以下，在周期B、C和D中，也進行同樣的行地址解碼操作。
通常，特別是在高頻工作的半導(dǎo)體存儲器件中，在外部地址的確定時間(建立+保持時間)短的情形，在由于存儲單元容量大而使行解碼器上的地址解碼信號負載重的情形，或者在工作電源電壓低的情形，地址解碼信號波形產(chǎn)生紊亂。如上所述，通過利用閉鎖電路12將地址解碼信號PD保持在外部時鐘CLK為高狀態(tài)的期間，通過延長地址確定時間，可以防止由地址解碼信號波形紊亂引起的地址確定時間的縮短，進而防止地址閉鎖電路3和4中的閉鎖錯誤。
而且，由于與外部時鐘CLK相比較，地址信號ADD比建立時間更早地確定了地址，所以通過將閉鎖電路13配置在行地址解碼器2之后，使得從行解碼器2解碼到輸送至閉鎖電路13為止的這段期間有充足的時間，不會阻礙地址建立操作，可以實現(xiàn)高速的行地址解碼操作。
在本實施例2中是采用外部時鐘信號為高狀態(tài)的期間，但是只要確保地址確定時間就足以了，當(dāng)然在一周期內(nèi)也是可以實現(xiàn)的。
并且，在圖9中展示了構(gòu)成圖7所示閉鎖電路13的具體電路例子。如圖7所示，在外部時鐘信號CLK為高狀態(tài)期間保持地址解碼信號PD，成為地址閉鎖信號PDL，在外部時鐘信號CLK為低狀態(tài)期間，地址閉鎖信號PDL也保持低狀態(tài)。亦即，將外部時鐘信號CLK為高狀態(tài)期間作為地址確定期間，將外部時鐘信號CLK為低狀態(tài)期間作為地址固定期間(行數(shù)據(jù))。
而且，以上所述不僅是延長地址確定時間的有效手段，而且對于外部地址ADD不確定期間的地址輸入，由于可以固定負載重的地址總線，所以能夠充分抑制對行解碼器上布線的其它信號線的干擾等影響，進一步有效地降低總線的充放電的抑制所導(dǎo)致的功率消耗。再有，通過固定地址不確定期間的地址數(shù)據(jù)，可以容易地控制后段的地址閉鎖電路的控制。
以下，如圖10所示，考慮用行地址解碼器14替換行地址解碼器2，行地址解碼器14被構(gòu)成為，輸出解碼外部指令的指令解碼信號ACT與行地址信號的邏輯乘。
以下參照圖11，主要是說明如上所述構(gòu)成的半導(dǎo)體存儲器件的行地址解碼操作。
圖11中，在周期A中，通過輸入外部指令READ和外部地址A0，進行地址A0的數(shù)據(jù)讀出。此時，按分頻周期控制內(nèi)部兩端口的基準(zhǔn)信號，是分頻時鐘發(fā)生電路11產(chǎn)生的ACLK和BCLK，在周期A中根據(jù)ACLK進行控制。
對ACLK和由指令解碼器解碼的讀出指令READ進行控制的控制信號是ACTA，該控制信號ACTA成為在A端口用地址閉鎖電路3中對地址進行閉鎖的控制信號。
然后，利用地址緩沖器7，對從外部焊盤ADD取出的外部地址信號A0予以緩沖，通過行地址解碼器14進行解碼。此時，由指令解碼器產(chǎn)生的控制信號ACTA與ACTB的邏輯乘，求出地址信號。由此，當(dāng)?shù)刂沸盘朎XADD0為高狀態(tài)，并且僅在由EXTADD0的確定期間與控制信號ACT的激活期間的邏輯乘求出的期間，使地址解碼信號PD向高狀態(tài)激活。
然后，通過地址閉鎖電路3，根據(jù)控制信號ACTA對地址解碼信號PD進行閉鎖，成為地址閉鎖信號PDWA，使期望的A端口存儲單元晶體管被激活。
根據(jù)以上所述的本實施例2，不配置電路規(guī)模大的閉鎖電路12，即能夠把地址解碼信號PD固定在地址不確定時間為低的狀態(tài)，所以是能夠縮小布圖面積的有效手段。而且，在無外部指令輸入時，能夠把地址解碼信號PD的預(yù)充電固定在低的狀態(tài)，所以可以抑制待機時的功率消耗。
(實施例3)以下，參照附圖對根據(jù)本發(fā)明實施例3的半導(dǎo)體器件予以說明。圖12是根據(jù)本發(fā)明實施例3的半導(dǎo)體存儲器件的主要結(jié)構(gòu)的方框圖。以下，主要是參照附圖13說明行地址解碼操作。
在圖13中，在周期A中，通過輸入外部指令READ和外部地址A0，進行地址A0的數(shù)據(jù)讀出。此時，按分頻周期控制內(nèi)部兩端口的基準(zhǔn)信號，是分頻時鐘發(fā)生電路11產(chǎn)生的ACK和BCK，在周期A中根據(jù)ACK進行控制。該ACK信號成為地址閉鎖電路3的閉鎖控制信號。
然后，利用地址緩沖器7，對從外部焊盤ADD取出的外部地址信號A0予以緩沖，在行地址解碼器15進行解碼。此時，由與指令解碼器產(chǎn)生的指令解碼信號ACT的邏輯乘，求出地址信號。由此，地址信號EXADD0為高狀態(tài)，并且僅在由EXTADD0的確定期間與指令解碼信號ACT的激活期間的兩信號的邏輯乘為高狀態(tài)的期間，使地址解碼信號PD向高狀態(tài)激活。
然后，在地址閉鎖電路3，根據(jù)ACK信號對地址解碼信號PD進行閉鎖，成為地址閉鎖信號PDWA，使期望的A端口存儲單元晶體管被激活。
之后，在周期C和D也進行同樣的行地址解碼操作。
如上所述，在時序延遲和干擾影響比較小、因而時序易于重合的外圍電路內(nèi)部，通過根據(jù)指令解碼信號ACT和地址信號的控制，確定激活的地址，存在于行解碼器內(nèi)的地址閉鎖電路3和4的閉鎖控制信號，容易受布線負載和干擾噪聲的影響而使信號傳輸延遲和失真，就該閉鎖控制信號而言，使用僅僅用于分配給能夠包含地址確定時間的外部時鐘信號的分頻信號ACK和BCK的兩個系統(tǒng)的信號，可使閉鎖時序充裕，可以獲得閉鎖錯誤更少的電路。
而且，與實施例1和2相比，在不需要產(chǎn)生控制信號ACTA和ACTB等方面，可以實現(xiàn)電路工作的簡化和布圖面積的縮小。
如上所述，根據(jù)本發(fā)明的半導(dǎo)體存儲器件，具有由兩個晶體管和一個電容器構(gòu)成的存儲單元，通過交替操作兩個晶體管，進行兩端口存取，由此實現(xiàn)高速隨機操作，在這種半導(dǎo)體存儲器件中，在對輸入的地址進行閉鎖之前對地址進行解碼，并且在對地址進行閉鎖的階段分頻為兩個端口，由此可使隨機存取操作高速化，實現(xiàn)布圖面積的降低，功率消耗的抑制。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，其特征在于，具有存儲單元，由兩個晶體管和一個電容器構(gòu)成；字驅(qū)動器，具有兩個系統(tǒng)，用于分別交互地控制兩條字線，上述兩條字線控制一個上述存儲單元的讀寫；地址閉鎖電路，具有兩個系統(tǒng)，分別設(shè)置在具有兩個系統(tǒng)的上述字驅(qū)動器的前段，用于閉鎖對具有兩個系統(tǒng)的上述字驅(qū)動器進行選擇的第一地址信號；及地址解碼器，具有一個系統(tǒng)，用于對第二地址信號進行解碼，生成上述第一地址信號；而且，上述地址解碼器向具有兩個系統(tǒng)的上述地址閉鎖電路的雙方提供上述第一地址信號。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其特征在于，具有兩個系統(tǒng)的上述地址閉鎖電路被配置在行解碼器塊內(nèi)，在上述行解碼器塊內(nèi)配置著對上述存儲單元按一定間隔配置的上述具有兩個系統(tǒng)的字驅(qū)動器配置。
3.根據(jù)權(quán)利要求2的半導(dǎo)體存儲器件，其特征在于，由用于執(zhí)行外部指令的內(nèi)部信號和從外部時鐘信號分頻且交互地控制每一個系統(tǒng)的控制信號的邏輯乘，來求出對具有兩個系統(tǒng)的上述地址閉鎖電路的閉鎖的執(zhí)行進行控制的控制信號。
4.根據(jù)權(quán)利要求2的半導(dǎo)體存儲器件，其特征在于，由用于執(zhí)行外部指令的內(nèi)部信號、從外部時鐘信號分頻且交互地控制每一個系統(tǒng)的控制信號、及對上述存儲單元陣列進行解碼的特定地址解碼信號的邏輯乘，求出對具有兩個系統(tǒng)的上述地址閉鎖電路的閉鎖的執(zhí)行進行控制的控制信號。
5.根據(jù)權(quán)利要求3或4的半導(dǎo)體存儲器件，其特征在于，向決定存儲單元塊的每個特定地址分割的上述地址閉鎖電路，輸入對具有兩個系統(tǒng)的上述地址閉鎖電路的閉鎖的執(zhí)行進行控制的控制信號。
6.根據(jù)權(quán)利要求3或4的半導(dǎo)體存儲器件，其特征在于，針對對具有兩個系統(tǒng)的上述地址閉鎖電路的閉鎖的執(zhí)行進行控制的控制信號，按存儲單元塊的每個特定數(shù)量，在配置有上述地址閉鎖電路的上述行解碼器塊內(nèi)，設(shè)置有時序調(diào)整電路。
7.根據(jù)權(quán)利要求3或4的半導(dǎo)體存儲器件，其特征在于，在上述地址解碼器與具有兩個系統(tǒng)的上述地址閉鎖電路之間具有閉鎖電路，僅在外部時鐘信號為高狀態(tài)的期間對上述第一地址信號進行閉鎖。
8.根據(jù)權(quán)利要求7的半導(dǎo)體存儲器件，其特征在于，上述閉鎖電路還具有在外部時鐘信號為低狀態(tài)的期間，使上述第一地址信號復(fù)位的功能。
9.根據(jù)權(quán)利要求3或4的半導(dǎo)體存儲器件，其特征在于，在上述地址解碼器中，由與控制上述地址閉鎖電路的閉鎖的控制信號的邏輯乘，求出地址解碼信號。
10.根據(jù)權(quán)利要求2的半導(dǎo)體存儲器件，其特征在于，在上述地址解碼器中，由與用于執(zhí)行外部指令的內(nèi)部信號的邏輯乘，求出上述第一地址信號，由與從外部時鐘信號分頻且交互地控制每一個系統(tǒng)的控制信號的邏輯乘，求出控制上述地址閉鎖電路的閉鎖的執(zhí)行的控制信號。
全文摘要
本發(fā)明提供一種能夠?qū)崿F(xiàn)高速隨機存取、并且實現(xiàn)小面積化的半導(dǎo)體存儲器件。該半導(dǎo)體存儲器件，其特征在于，包括存儲單元，由兩個晶體管和一個電容器構(gòu)成；字驅(qū)動器，具有兩個系統(tǒng)，用于分別交互地控制兩條字線，上述兩條字線控制一個上述存儲單元的讀寫；地址閉鎖電路，具有兩個系統(tǒng)，分別設(shè)置在具有兩個系統(tǒng)的上述字驅(qū)動器的前段，用于閉鎖對具有兩個系統(tǒng)的上述字驅(qū)動器進行選擇的第一地址信號；及地址解碼器，具有一個系統(tǒng)，用于對第二地址信號進行解碼，生成上述第一地址信號；而且，上述地址解碼器向具有兩個系統(tǒng)的上述地址閉鎖電路的雙方提供上述第一地址信號。
文檔編號G11C11/408GK1452178SQ0312262
公開日2003年10月29日 申請日期2003年4月16日 優(yōu)先權(quán)日2002年4月17日
發(fā)明者黑田直喜 申請人:松下電器產(chǎn)業(yè)株式會社