專利名稱：具有降低封裝測試時間的半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲裝置，尤其涉及半導(dǎo)體存儲裝置的封裝和測試技術(shù)。
背景技術(shù)：
最近，半導(dǎo)體存儲器領(lǐng)域的主要討論點具有從集成度改變到運行速度的趨勢。因此，高速同步存儲器裝置，如雙倍數(shù)據(jù)率同步DRAM(DDR SDRAM)和RAMBUS DRAM已被當(dāng)作新的主題的焦點。同步存儲器裝置是以和外部系統(tǒng)時鐘同步地運行的存儲器，而SDRAM已是DRAM當(dāng)中商用存儲器市場的主流。在輸入/輸出操作方面，SDRAM在與時鐘的上升沿同步的每個時鐘內(nèi)存取一次數(shù)據(jù)。另一方面，諸如DDR SDRAM的高速同步存儲器裝置，其大量操作與時鐘的下降沿和上升沿同步進(jìn)行，所以在每一個時鐘內(nèi)可以執(zhí)行兩次數(shù)據(jù)存取。
所制造的DRAM產(chǎn)品具有X4/X8/X16帶寬。換言之，產(chǎn)品的帶寬是根據(jù)客戶的要求決定，而且DRAM產(chǎn)品依據(jù)帶寬具有特殊的管腳排列和接線圖1為傳統(tǒng)的X4和X16 SDRAMs的管腳排列圖(54支管腳)。
參考圖1，X16 SDRAM包含數(shù)據(jù)I/O管腳DQ0至DQ15，地址管腳A0至A12，庫地址管腳BA0和BA1，電源管腳VDD，VSS，VDDQ和VSSQ，數(shù)據(jù)屏蔽管腳LDQM和UDQM，指令管腳/WE，/CAS，/RAS和/CS，時鐘管腳CK，和時鐘使能管腳CKE，而且它們每一個都經(jīng)引線框與管芯的連接墊片作導(dǎo)線連接。在X16 SDRAM的情形中，16支DQ管腳全都使用，而且在54支管腳中只有一支管腳非連接腳(NC)。
同時，因為X4 SDRAM只使用4只DQ管腳(即，DQ0，DQ1，DQ2和DQ3)，所以其他的12支DQ管腳是處于非連接腳狀態(tài)。因為數(shù)據(jù)屏蔽管腳LDQM和UDQM中的低數(shù)據(jù)屏蔽管腳LDQM保留在NC狀態(tài)，所以54支管腳共有14支管腳保留在NC狀態(tài)。
因為數(shù)據(jù)屏蔽信號是以比特為單位控制的，所以在X4或X8 SDRAM中，使用一支數(shù)據(jù)屏蔽管腳(DQM)，而在X16 SDRAM中，則使用2支數(shù)據(jù)屏蔽管腳(LDQM，UDQM)。
圖2為傳統(tǒng)的X4/X8/X16 DDR SDRAMs的管腳排列圖(66支管腳)。
參考圖2，除了DDR SDRAM使用數(shù)據(jù)選通管腳LDQS，UDQS和DQS，參考電壓管腳VREF，時鐘禁止管腳/CK之外，DDR SDRAM的管腳排列幾乎和SDRAM類似。換言之，X16 DDR SDRAM使用16支DQ管腳，而X8DDR SDRAM使用8支DQ管腳。X4 DDR SDRAM使用4支DQ管腳。
當(dāng)X16 DDR SDRAM使用2支連接的數(shù)據(jù)屏蔽管腳LDM和UDM時，X4或X8 DDR SDRAM并沒有使用低數(shù)據(jù)屏蔽管腳LDM，而仍保留在NC狀態(tài)。此外，X4或X8 DDR SDRAM使用1支數(shù)據(jù)屏蔽管腳DM。當(dāng)X16 DDRSDRAM使用2支連接的數(shù)據(jù)選通管腳LDQS和UDQS時，X4或X8 DDRSDRAM并沒有使用低數(shù)據(jù)選通管腳LDQS，而仍保留在NC狀態(tài)，所以只使用1支數(shù)據(jù)選通管腳DQS。
如圖1和圖2所示，根據(jù)帶寬，所有的半導(dǎo)體存儲裝置都具有特殊的管腳排列和接線。
另一方面，半導(dǎo)體存儲裝置的集成度會增加，而且會有幾千萬個存儲單元被集成在一個存儲器芯片之中。若存儲器存儲單元數(shù)增加，則要花很多時間測試存儲器存儲單元是否正常或有缺陷。在此封裝測試中，必須要考慮封裝測試時間和測試結(jié)果的準(zhǔn)確性。
為了滿足封裝測試時間的這些要求，有人提出一種可以在同一時間進(jìn)行多比特位訪問的并行測試。但是，因為并行測試是通過數(shù)據(jù)壓縮執(zhí)行測試操作，所以篩選鑒別能力會退化。此外，并行測試具有不會反映因數(shù)據(jù)路徑或電源噪聲之間不同所產(chǎn)生的相對性的缺點。
因此，為了更準(zhǔn)確考核產(chǎn)品特性，必須使用測試時間很長的非壓縮法。下面的說明是在非壓縮法的假設(shè)下實行的。
圖3為根據(jù)封裝選擇的傳統(tǒng)的導(dǎo)線連接圖。
參考圖3，在X4產(chǎn)品100的情形中，封裝選擇墊片(PAD X4)101導(dǎo)線連接VDD管腳，而另一封裝選擇墊片(PAD X8)102導(dǎo)線連接VSS管腳。在圖3中，暗的部分表示導(dǎo)線連接封裝導(dǎo)線的連接墊片，而亮的部分表示懸空狀態(tài)。另一方面，在X8產(chǎn)品110的情形中，封裝選擇墊片(PAD X4)111導(dǎo)線連接VSS管腳，而另一封裝選擇墊片(PAD X8)112導(dǎo)線連接VDD管腳。在X16產(chǎn)品120的情形中，封裝選擇墊片(PAD X4)121和(PAD X8)122都導(dǎo)線連接VSS管腳。
圖4為傳統(tǒng)的封裝選擇信號生成電路方塊圖。
參考圖4，施加到封裝選擇墊片PDA X4和PAD X8的VDD或VSS是通過緩沖器單元130和140緩沖，然后輸出成為封裝選擇信號sX4和sX8。這里，緩沖器單元130和140提供兩個反相器。
下面的表1是根據(jù)導(dǎo)線連接的操作帶寬的封裝選擇表。


參考表1，若封裝選擇信號sX4和sX8分別為邏輯高(H)電位和邏輯低(L)電位，則對應(yīng)的操作芯片為X4。若封裝選擇信號sX4和sX8分別為邏輯低(L)電位和邏輯高(H)電位，則對應(yīng)的操作芯片為X8。若封裝選擇信號sX4和sX8都為邏輯低(L)電位，則對應(yīng)芯片當(dāng)作X16操作。
下面的表2是傳統(tǒng)的SDRAM(DDR SDRAM)的地址編碼表。


參考表2，在X16封裝的情形中，10個Y地址(行地址)Y0到Y(jié)9關(guān)于某一字元線依序計數(shù)。通過執(zhí)行1024次測試，可以篩選鑒別連接到該字元線的所有存儲單元。此時，通過焊接墊片，可以輸入/輸出16個數(shù)據(jù)。此外，在X8封裝的情形中，11個Y地址Y0到Y(jié)11關(guān)于某一字元線依序計數(shù)。通過執(zhí)行2048次測試，可以篩選鑒別連接到該字元線的所有存儲單元。此時，通過連接墊片，可以輸入/輸出8個數(shù)據(jù)，所以，與X16封裝比較，所花的測試時間長2倍。在X4封裝的情形中，12個Y地址Y0到Y(jié)12關(guān)于某一字元線依序計數(shù)。通過執(zhí)行4096次測試，可以篩選鑒別連接到該字元線的所有存儲單元。此時，通過連接墊片，可以輸入/輸出4個數(shù)據(jù)，所以，與X16封裝比較，所花的測試時間長4倍。換言之，當(dāng)關(guān)于實際的DQ墊片數(shù)的DQ墊片的連接墊片較少時，數(shù)據(jù)一次輸入/輸出數(shù)就會減少，所以整個測試時間就會增加。
根據(jù)上述的現(xiàn)有技術(shù)，關(guān)于封裝選擇墊片的接線一旦完成，只通過使用對應(yīng)于測試模式操作和正常模式操作的接線狀態(tài)的某個封裝選擇就能夠執(zhí)行測試。因此，X8或X4封裝選擇需要很長的測試時間。
但是，換一個角度看，若只執(zhí)行關(guān)于由封裝選擇墊片的導(dǎo)線連接所決定的某一封裝選擇的測試，則很難根據(jù)帶寬的變化檢測失效。因此，存在許多進(jìn)行關(guān)于其他封裝選擇和對應(yīng)封裝選擇的測試的情形。尤其是，在與X4或X8封裝連接的產(chǎn)品的情形中，因為有些DQ管腳是在NC狀態(tài)，所以很難測試帶寬上限的封裝特性。但是，在與X16封裝連接的產(chǎn)品的情形中，可以測試X8或X4封裝帶寬的特性。
當(dāng)測試與X16封裝連接的產(chǎn)品的假設(shè)特性時，為了測試X4或X8封裝特性，必須修正關(guān)于封裝選擇墊片的接線。換言之，在測試完X8封裝特性之后，再次修正接線，然后測試X8封裝特性。在此情形下，因為對應(yīng)個別的封裝選擇的接線需要修正，所以會有封裝成本和測試時間增加的問題。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種能以除了缺省帶寬以外的帶寬執(zhí)行封裝測試，而不用對封裝選擇墊片作任何接線修正的半導(dǎo)體存儲裝置。
根據(jù)本發(fā)明的一個方面，提供有一種半導(dǎo)體存儲裝置，其包括至少一個在缺省封裝選擇時用于導(dǎo)線連接的封裝選擇墊片；一信號生成裝置，用于產(chǎn)生緩沖器控制信號；以及一緩沖裝置，用于在正常模式下，為了響應(yīng)緩沖器控制信號而對施加到封裝選擇墊片的信號進(jìn)行緩沖，并且并將緩沖信號當(dāng)作封裝選擇信號輸出，在測試模式下，阻擋施加到封裝選擇墊片的信號，并且將對應(yīng)于除了缺省封裝選擇以外的封裝選擇的信號當(dāng)作封裝選擇信號的信號輸出。
根據(jù)本發(fā)明的另一個方面，提供有一種半導(dǎo)體存儲裝置，其包括在缺省封裝選擇時用于導(dǎo)線連接的第一和第二封裝選擇墊片；緩沖器控制信號生成裝置，用于產(chǎn)生緩沖器控制信號；一第一緩沖裝置，用于在正常模式下，為了響應(yīng)緩沖器控制信號而對施加到第一封裝選擇墊片的信號進(jìn)行緩沖，并且將所緩沖的信號當(dāng)作第一封裝選擇信號輸出，在測試模式下，阻擋施加到第一封裝選擇墊片的信號，并且將對應(yīng)于除了缺省封裝選擇以外的封裝選擇的信號當(dāng)作第一封裝選擇信號輸出；以及一第二緩沖裝置，用于在正常模式下，為了響應(yīng)緩沖器控制信號而對施加到第二封裝選擇墊片的信號進(jìn)行緩沖，并且將緩沖信號當(dāng)作第二封裝選擇信號輸出，在測試模式下，阻擋施加到第二封裝選擇墊片的信號，并且將對應(yīng)于除了缺省封裝選擇以外的封裝選擇信號當(dāng)作第二封裝選擇信號輸出。
根據(jù)本發(fā)明的又一方面，提供有一種半導(dǎo)體存儲裝置，其包括至少一個在缺省封裝選擇時用于導(dǎo)線連接的封裝選擇墊片；一緩沖器控制信號生成裝置，用于產(chǎn)生緩沖器控制信號；一緩沖裝置，用于對施加到封裝選擇墊片的信號進(jìn)行緩沖；以及一開關(guān)裝置，用于為了響應(yīng)作為封裝選擇信號的緩沖器控制信號，傳輸緩沖裝置的輸出信號和對應(yīng)于除了響應(yīng)的缺省封裝選擇以外的封裝選擇的信號。


由下面參考附圖的實施例的說明，本發(fā)明的其他目的和方向?qū)兊酶髁?，其中圖1為傳統(tǒng)的X4和X16 SDRAMs的管腳排列圖(54支管腳)；圖2為傳統(tǒng)的X4/X8/X16 DDR SDRAMs的管腳排列圖(66支管腳)；圖3為根據(jù)封裝選擇的傳統(tǒng)的導(dǎo)線連接圖；圖4為傳統(tǒng)的封裝選擇信號生成電路方塊圖；圖5為根據(jù)本發(fā)明實施例的根據(jù)封裝選擇的導(dǎo)線連接結(jié)構(gòu)圖；圖6為根據(jù)本發(fā)明實施例的封裝選擇信號生成電路方塊圖；圖7到圖12為根據(jù)本發(fā)明第一實施例的緩沖器單元的電路圖范例；及圖13為根據(jù)本發(fā)明第二實施例的封裝選擇信號生成電路的電路圖。
具體實施例方式
下面，將參考附圖詳細(xì)說明本發(fā)明的優(yōu)選實施例。
圖5為根據(jù)本發(fā)明實施例依據(jù)封裝選擇的導(dǎo)線連接結(jié)構(gòu)圖。
參考圖5，在X4產(chǎn)品200的情形中，封裝選擇墊片(PAD X4)210與VDD管腳導(dǎo)線連接，而另一封裝選擇墊片(PAD X8)202與VSS管腳導(dǎo)線連接。另一方面，在X8產(chǎn)品210的情形中，封裝選擇墊片(PAD X4)211與VSS管腳導(dǎo)線連接，而另一封裝選擇墊片(PAD X8)212與VDD管腳導(dǎo)線連接。在X16產(chǎn)品220的情形中，封裝選擇墊片(PAD X4)221和(PAD X8)222都導(dǎo)線連接VSS管腳。
在本發(fā)明所應(yīng)用的導(dǎo)線連接結(jié)構(gòu)中，封裝選擇墊片的結(jié)構(gòu)和施加信號和示于圖3的現(xiàn)有技術(shù)相同。但是，本發(fā)明和具有最大帶寬的X16產(chǎn)品220一樣，具有相同的DQ管腳的導(dǎo)線連接結(jié)構(gòu)，而不管X4產(chǎn)品200或X8產(chǎn)品210。換言之，所有的DQ管腳都被導(dǎo)線連接，而不用考慮到封裝選擇。
圖6為根據(jù)本發(fā)明實施例的封裝選擇信號生成電路方塊圖。
參考圖6，根據(jù)本發(fā)明的封裝選擇信號生成電路，包括至少一個在缺省封裝選擇時用導(dǎo)線連接的封裝選擇墊片60；一緩沖器控制信號生成單元64，用于產(chǎn)生緩沖器控制信號；以及一緩沖器單元62，用于為了響應(yīng)緩沖器控制信號而對施加到封裝選擇墊片60的信號進(jìn)行緩沖，并且輸出緩沖信號，或阻擋施加到封裝選擇墊片60的信號，并且將對應(yīng)除了缺省封裝選擇以外的封裝選擇墊片的信號當(dāng)作封裝選擇信號的信號輸出。這里，緩沖器控制信號生成單元64是使用模式寄存器設(shè)置的測試模式信號生成電路。
緩沖器控制信號在正常模式操作期間是被禁止的，所以緩沖器單元62對通過連接導(dǎo)線施加到封裝選擇墊片60的信號緩沖，以產(chǎn)生封裝選擇信號的緩沖信號。換言之，在正常模式操作期間，半導(dǎo)體存儲裝置按對應(yīng)于缺省封裝選擇的帶寬進(jìn)行操作。另一方面，在測試模式操作期間，緩沖器控制信號是選通的，所以緩沖器單元62阻擋從封裝選擇墊片60輸入的信號，而且輸出對應(yīng)除了缺省封裝選擇以外的封裝選擇的封裝選擇信號。換言之，在測試模式操作期間，半導(dǎo)體存儲裝置是以不是缺省帶寬的帶寬進(jìn)行操作。此時，在緩沖器控制信號生成單元64輸出一個緩沖器控制信號的情形下，在測試模式期間可以選擇的帶寬也只是一個。比較之下，在緩沖器控制信號生成單元64可以輸出二個或二個以上的緩沖器控制信號的情形下，在測試模式期間，可以執(zhí)行關(guān)于多個帶寬的測試。
在本發(fā)明的第一實施例中，使用二個封裝選擇墊片PAD X4和PAD X8。有人提出一種電路，該電路根據(jù)操作模式，通過來自圖6的緩沖器單元62且所施加到二個封裝選擇墊片PAD X4和PAD X8的信號以及緩沖器控制信號enX8和enX16的邏輯組合，選擇性輸出封裝選擇信號sX4和sX8。
圖7為根據(jù)本發(fā)明第一實施例的緩沖器單元62的第一電路圖范例。
參考圖7，緩沖器單元62包括一第一緩沖器單元230，用于對施加到根據(jù)封裝選擇作導(dǎo)線連接的封裝選擇墊片PAD X4的信號、和在正常模式下為響應(yīng)緩沖器控制信號enX16而施加到封裝選擇墊片PAD X4的信號進(jìn)行緩沖，以便將所緩沖的信號作為封裝選擇信號sX4輸出，并且將對應(yīng)于在測試模式下的最大帶寬(即X16封裝)的PAD X4選擇信號當(dāng)作封裝選擇信號sX4輸出；以及一第二緩沖器單元240，用于將在正常模式下為了響應(yīng)緩沖器控制信號enX16而施加到封裝選擇墊片PAD X8的信號進(jìn)行緩沖，以便將緩沖信號當(dāng)作封裝選擇信號sX8輸出，并且將在測試模式下對應(yīng)于最大帶寬(即X16封裝)的PAD X8選擇信號當(dāng)作封裝選擇信號sX8輸出。另一方面，在圖6的緩沖器控制信號生成單元64中，還包括模式寄存器設(shè)置(MRS)控制電路250。這里，假設(shè)緩沖器控制信號enX16是高電位信號。
另一方面，第一緩沖器230包括一反相器INV1，用于接收緩沖器控制信號enX16；一與非門NAND1，用于接收反相器INV1的輸出和施加到封裝選擇墊片PAD X4的信號；以及一反相器INV2，用于接收與非門NAND1的輸出，以輸出封裝選擇信號sX4。第二緩沖器240包括一反相器INV3，用于接收緩沖器控制信號enX16；一與非門NAND2，用于接收反相器INV3的輸出和施加到封裝選擇墊片PAD X8的信號；以及一反相器INV4，用于接收與非門NAND2的輸出，以輸出封裝選擇信號sX8。
下面將參考圖7的電路詳細(xì)說明半導(dǎo)體存儲裝置的操作。
在缺省X4封裝的情形中，其中封裝選擇墊片PAD X4和PAD X8分別連接VDD管腳和VSS管腳，因為在正常模式下，緩沖器控制信號enX16是邏輯低電位，使得對于施加到封裝選擇墊片PAD X4和PAD X8的信號來說，與非門NAND1和NAND2的操作象一個反相器，所以封裝選擇信號sX4和sX8分別為邏輯高(H)電位和邏輯低(L)電位。結(jié)果，對應(yīng)芯片當(dāng)作X4操作。另一方面，在測試模式下，因為緩沖器控制信號enX16選通到邏輯高(H)電位，所以與非門NAND1和NAND2可以阻擋施加到封裝選擇墊片PAD X4和PAD X8的信號，而總是輸出邏輯高電位。因此，所有的封裝選擇信號sX4和sX8都是邏輯低(L)電位，所以對應(yīng)芯片當(dāng)作X16操作。
在缺省X8封裝的情形中，其中封裝選擇墊片PAD X4和PAD X8分別連接VSS管腳和VDD管腳，因為在正常模式下，緩沖器控制信號enX16是邏輯低(L)電位，使得對于施加到封裝選擇墊片PAD X4和PAD X8的信號來說，與非門NAND1和NAND2的操作類似反相器，所以封裝選擇信號sX4和sX8分別為邏輯低(L)電位和邏輯高(H)電位。結(jié)果，對應(yīng)芯片當(dāng)作X8操作。另一方面，在測試模式下，因為緩沖器控制信號enX16選通到邏輯高(H)電位，所以與非門NAND1和NAND2可以阻擋施加到封裝選擇墊片PAD X4和PAD X8的信號，而總是輸出邏輯高電位。因此，所有的封裝選擇信號sX4和sX8都是邏輯低(L)電位，所以對應(yīng)芯片當(dāng)作X16操作。
在缺省X16封裝的情形中，其中所有的封裝選擇墊片PAD X4和PAD X8都連接VSS管腳，因為在正常模式下，緩沖器控制信號enX16是邏輯低電位，使得對于施加到封裝選擇墊片PAD X4和PAD X8的信號來說，與非門NAND1和NAND2的操作類似反相器，所以所有的封裝選擇信號sX4和sX8都為邏輯低(L)電位。結(jié)果，對應(yīng)芯片當(dāng)作X16操作。另一方面，在測試模式下，因為緩沖器控制信號enX16選通為邏輯高(H)電位，所以與非門NAND1和NAND2可以阻擋施加到封裝選擇墊片PAD X4和PAD X8的信號，而總是輸出邏輯高電位。因此，所有的封裝選擇信號sX4和sX8都是邏輯低(L)電位，所以對應(yīng)芯片當(dāng)作X16操作。
下面的表3是根據(jù)封裝選擇，在正常模式和測試模式下的操作帶寬的操作表(在使用enX16的情形下)。


參考表3，在正常模式的情形下，對應(yīng)芯片的操作帶寬是根據(jù)封裝選擇墊片PAD X4和PAD X8的連接狀態(tài)決定的。但是，在測試模式的情形下，對應(yīng)芯片當(dāng)作X16操作，而不用考慮封裝選擇墊片PAD X4和PAD X8的連接狀態(tài)。
下面的表4是根據(jù)圖7的電路結(jié)構(gòu)，在測試模式下的SDRAM(DDRSDRAM)的地址編碼表。


在正常模式下，地址編碼表和表2相同。
但是，在測試模式下，因為所有的X4/X8/X16封裝都是通過連接墊片輸入/輸出16個數(shù)據(jù)，所以10個Y地址Y0到Y(jié)9關(guān)于某一字元線依序計數(shù)。若測試執(zhí)行1024次，則可以篩選鑒別所有連接到該字元線的存儲單元。因此，在現(xiàn)行最大的帶寬中(即，在X16產(chǎn)品的情形中)，測試時間和現(xiàn)有技術(shù)不同。但是，在X8產(chǎn)品的情形中，因為通過執(zhí)行1024次測試，可以篩選鑒別連接到某一字元線的所有存儲單元，所以測試時間可以減少至現(xiàn)有技術(shù)的1/2。此外，在X4產(chǎn)品的情形中，測試時間可以減少至現(xiàn)有技術(shù)的1/4。
圖8為根據(jù)本發(fā)明第一實施例的緩沖器單元62的第二電路圖范例。
圖8和圖7間的差異處為第一和第二緩沖器單元430和440的結(jié)構(gòu)。第一緩沖器單元430包括一反相器INV5，用于接收施加到封裝選擇墊片PADX4的信號；以及，一或非門NOR1，用于接收輸出自MRS控制電路450的緩沖器控制信號enX16和反相器INV5的輸出，以便輸出封裝選擇信號sX4。第二緩沖器單元440包括一反相器INV6，用于接收施加到封裝選擇墊片PAD X8的信號的；以及一或非門NOR2，用于接收輸出自MRS控制電路450的緩沖器控制信號enX16和反相器INV6的輸出，以輸出封裝選擇信號sX4。
雖然第一和第二緩沖器單元430和440是使用或非門來實現(xiàn)的，但是緩沖器單元的操作方式和圖7相同，所以操作表也和表3相同。換言之，因為在正常模式下，緩沖器控制信號enX16為邏輯低電位，使得或非門NOR1和NOR2的操作類似反相器，所以封裝選擇信號sX4和sX8是根據(jù)封裝選擇墊片PAD X4和PAD X8的連接狀態(tài)決定的。另一方面，在測試模式下，因為緩沖器控制信號enX16選通到邏輯高(H)電位，所以或非門NOR1和NOR2可以阻擋施加到封裝選擇墊片PAD X4和PAD X8的信號。因此，所有的封裝選擇信號sX4和sX8都是邏輯低(L)電位，所以對應(yīng)芯片當(dāng)作X16操作。
圖9為根據(jù)本發(fā)明第一實施例的緩沖器單元62的第三電路圖范例。
圖9圖示了對輸出在測試模式下用于選擇X8選擇的緩沖器控制信號enX8的情形。第一緩沖器單元530包括一反相器INV7，用于接收緩沖器控制信號enX8；一與非門NAND3，用于接收反相器INV7的輸出和施加到封裝選擇墊片PAD X4的信號；一反相器INV8，用于接收與非門NAND3的輸出，以便輸出封裝選擇信號sX4。第二緩沖器單元540包括一反相器INV9，用于接收施加到封裝選擇墊片PAD X8的信號；一反相器INV10，用于接收緩沖器控制信號enX8；以及一與非門NAND4，用于接收反相器INV9和INV10的輸出，以便輸出封裝選擇信號sX8。
假設(shè)封裝選擇墊片PAD X4和PAD X8分別連接VSS管腳和VDD管腳，所以對應(yīng)芯片當(dāng)作缺省X4操作。因為在正常模式下，緩沖器控制信號enX8為邏輯低(L)電位，使得封裝選擇信號sX4和sX8分別為邏輯高(H)電位和邏輯低(L)電位，所以對應(yīng)芯片當(dāng)作X4封裝操作。另一方面，因為在測試模式下，緩沖器控制信號enX8為邏輯高(H)電位，使得封裝選擇信號sX4和sX8分別為邏輯低(L)電位和邏輯高(H)電位，所以對應(yīng)芯片當(dāng)作X8封裝操作。
下面的表5是根據(jù)封裝選擇，在正常模式和測試模式下的操作帶寬的操作表(在使用enX8的情形下)。


參考表5，在X4產(chǎn)品的情形中，因為通過執(zhí)行1024次測試，可以篩選鑒別連接到某一字元線的所有存儲單元，所以測試時間可以減少至現(xiàn)有技術(shù)的1/2。另一方面，在上述使用在X16產(chǎn)品中的緩沖器控制信號enX8的情形下，沒利可圖，所以表5并沒有考慮X16產(chǎn)品。
圖10為根據(jù)本發(fā)明第一實施例的緩沖器單元62的第四電路圖范例。
圖10和圖9間的差異處為第一和第二緩沖器單元630和640的結(jié)構(gòu)。第一緩沖器單元630包括一反相器INV11，用于接收施加到封裝選擇墊片PAD X4的信號；一或非門NOR3，用于接收輸出自MRS控制電路650的緩沖器控制信號enX8和反相器INV11的輸出，以輸出封裝選擇信號sX4。第二緩沖器單元640包括一或非門NOR4，用于接收施加到封裝選擇墊片PADX8的信號，和輸出自MRS控制電路650的緩沖器控制信號enX8；以及一反相器INV12，用于接收或非門NOR4的輸出，以輸出封裝選擇信號sX8。
雖然第一和第二緩沖器單元630和640是使用或非門來實現(xiàn)的，但是緩沖器單元的操作方式和圖9相同，所以操作表也和表5相同。換言之，因為在正常模式下，緩沖器控制信號enX8為邏輯低電位，使得或非門NOR3和NOR4的操作類似反相器，所以封裝選擇信號sX4和sX8是根據(jù)封裝選擇墊片PAD X4和PAD X8的連接狀態(tài)決定的。另一方面，在測試模式下，因為緩沖器控制信號enX8選通為邏輯高(H)電位，所以或非門NOR3和NOR4可以阻擋施加到封裝選擇墊片PAD X4和PAD X8的信號。因此，封裝選擇信號sX4和sX8分別為邏輯低(L)電位和邏輯高(H)電位，所以對應(yīng)芯片當(dāng)作X8操作。
圖11為根據(jù)本發(fā)明第一實施例，使用第一和第二MRS控制電路750和760的緩沖器單元62的第五電路圖范例，其中使用二個緩沖器控制信號enX16和enX8。
參考圖11，第一緩沖器單元730包括一或非門NOR5，用于接收第一和第二緩沖器控制信號enX16和enX8；一與非門NAND5，用于接收NOR5的輸出和施加到封裝選擇墊片PAD X4的信號；以及一反相器INV13，用于接收與非門NAND5的輸出，以輸出封裝選擇信號sX4。第二緩沖器單元740包括一接收第一緩沖器控制信號enX16的反相器INV14；一接收第二緩沖器控制信號enX8的反相器INV15；一接收反相器INV14的輸出和施加到封裝選擇墊片PAD X8的信號的與非門NAND6；以及一與非門NAND7，用于接收與非門NAND6和反相器INV15的輸出，以輸出封裝選擇信號sX8。
下面，將參考圖11的電路，詳細(xì)說明半導(dǎo)體存儲裝置的操作。
在正常模式下，因為所有的第一和第二緩沖器控制信號enX16和enX8都為邏輯低(L)電位，使得所有與非門NAND5，NAND6和NAND7的操作類似反相器，所以封裝選擇信號sX4和sX8是根據(jù)封裝選擇墊片PAD X4和PAD X8的連接狀態(tài)，表示對應(yīng)缺省帶寬的信號電位。結(jié)果，對應(yīng)芯片當(dāng)作缺省帶寬來操作。
在測試模式下，選擇性地選通第一和第二緩沖器控制信號enX16和enX8。
首先，在第一緩沖器控制信號enX16選通的情形下，因為第一緩沖器控制信號enX16為邏輯高(H)電位，而第二緩沖器控制信號enX8為邏輯低(L)電位，所以第一緩沖器單元730的或非門NOR5輸出邏輯低電位。與非門NAND5阻擋施加到封裝選擇墊片PAD X4的信號，并且輸出邏輯高電位。此信號通過反相器INV13反相，然后輸出當(dāng)作邏輯低電位的封裝選擇信號sX4。另一方面，第二緩沖器單元740的與非門NAND6阻擋施加到封裝選擇墊片PAD X8的信號，并且輸出邏輯高電位。此信號通過與非門NAND7反相，然后輸出當(dāng)作邏輯低電位的封裝選擇信號sX8。因此，在測試模式下，對應(yīng)芯片當(dāng)作X16操作。
其次，在第二緩沖器控制信號enX8選通的情形下，因為第一緩沖器控制信號enX16為邏輯低(L)電位，而第二緩沖器控制信號enX8為邏輯高(H)電位，所以第一緩沖器單元730的或非門NOR5輸出邏輯低電位。與非門NAND5阻擋施加到封裝選擇墊片PAD X4的信號，并且輸出邏輯高電位。此信號通過反相器INV13反相，然后輸出當(dāng)作邏輯低電位的封裝選擇信號sX4。另一方面，第二緩沖器單元740的與非門NAND7經(jīng)由反相器INV15接收邏輯低電位，所以不管其他的輸入如何，封裝選擇信號sX8都為邏輯高(H)電位。因此，在測試模式下，對應(yīng)芯片當(dāng)作X8操作。
下面的表6是根據(jù)封裝選擇，在正常模式和測試模式下的操作帶寬的操作表(在使用enX16和enX8的情形下)。


參考表6，在以缺省X4封裝的產(chǎn)品的情形中，若封裝選擇信號enX8選通，則測試時間可以減少至現(xiàn)有技術(shù)的1/2。若封裝選擇信號enX16選通，測試時間可以減少至現(xiàn)有技術(shù)的1/4。
圖12為根據(jù)本發(fā)明第一實施例，使用第一和第二MRS控制電路850和860的緩沖器單元62的第六電路圖范例，其中使用兩個緩沖器控制信號enX16和enX8。
參考圖12，第一緩沖器單元830包括一接收施加到封裝選擇墊片PADX4的信號的反相器INV16；以及一接收反相器INV16的輸出及第一和第二緩沖器控制信號enX16和enX8的3-輸入或非門NOR6。第二緩沖器單元840包括一接收施加到封裝選擇墊片PAD X8的信號的反相器INV17；一接收反相器INV17的輸出和第一緩沖器控制信號enX16的或非門NOR7；一接收或非門NOR7的輸出和第二緩沖器控制信號enX8的或非門NOR8；以及接收或非門NOR8的輸出，而輸出封裝選擇信號sX8的反相器INV18。
因為上述電路的操作方式類似圖11的電路，所以省略相關(guān)部分的詳細(xì)說明。其操作表也和表6相同。根據(jù)本發(fā)明的第一實施例，可以用除了缺省帶寬以外的帶寬執(zhí)行封裝測試，而不用修正關(guān)于封裝選擇墊片的接線。因此，可以節(jié)省修正接線所花的時間。另一方面，根據(jù)本發(fā)明的第一實施例，有可能可以減少測試時間，使得測試可以用高于缺省封裝的帶寬執(zhí)行，所以測試時間可以顯著減少。在此情形下，有可能使用某一種測試程序(對于最大帶寬)執(zhí)行失效檢測，而不管封裝選擇如何。

在本發(fā)明的第二實施例中，提出一種使用兩個封裝選擇墊片PAD X4和PAD X8的緩沖器單元62。具有切換結(jié)構(gòu)的緩沖器單元是由緩沖器控制信號測試_模式_X8z和測試_模式_X4z緩沖器控制，而且輸出施加到兩個封裝選擇墊片PAD X4和PAD X8的信號(正常模式)，或提供對應(yīng)期望帶寬的封裝選擇信號sX4和sX8(測試模式)。
圖13為根據(jù)本發(fā)明第二實施例的封裝選擇信號生成電路的電路圖，其圖示了與缺省X16產(chǎn)品接線的情形。
參考圖13，封裝選擇信號生成電路包括一用導(dǎo)線連接VSS管腳的封裝選擇墊片PAD X4；一用導(dǎo)線連接VSS管腳的封裝選擇墊片PAD X8；一測試模式生成單元310，用于在測試模式下，產(chǎn)生選擇X8和X4封裝選擇的兩個緩沖器控制信號測試_模式_X8z和測試_模式_X4z；以及一緩沖器單元300，用于對為響應(yīng)兩個緩沖器控制信號測試_模式_X8z和測試_模式_X4z而施加到封裝選擇墊片PAD X4和PAD X8的信號進(jìn)行緩沖，以輸出當(dāng)作封裝選擇信號sX4和sX8(正常模式)的緩沖信號，或用于提供對應(yīng)于所期望帶寬的封裝選擇信號sX4和sX8(測試模式)。
該緩沖器單元300包括一第一緩沖器302，用于緩沖施加到封裝選擇墊片PAD X4的外部信號，以產(chǎn)生封裝選擇信號sX4；一第二緩沖器304，用于緩沖施加到封裝選擇墊片PAD X8的外部信號，以產(chǎn)生封裝選擇信號sX8。這里，第一和第二緩沖器302和304分別提供兩個彼此相互串接的反相器。
此外，緩沖器300還包括執(zhí)行選擇切換操作的第一到第三開關(guān)單元SW1，SW2和SW3；一邏輯門電路，用于邏輯組合兩個緩沖器控制信號測試_模式_X8z和測試_模式_X4z，及控制第一到第三開關(guān)單元SW1，SW2和SW3。若有兩個封裝選擇，則只需要一個封裝選擇墊片和一個緩沖器控制信號。在此情形下，就不需要用于組合緩沖器控制信號的邏輯門電路。因此，在緩沖器單元300中，可以考慮使用除了第一和第二緩沖器302和304以外的其他單元當(dāng)作開關(guān)結(jié)構(gòu)。
第一開關(guān)單元SW1包括用于響應(yīng)接收緩沖器控制信號測試_模式_X8z和測試_模式_X4z的與非門NAND1的輸出，將第一和第二緩沖器單元302和304的輸出傳輸?shù)捷敵黾壍膫鬏旈T電路TG1和TG2。傳輸門電路TG1和TG2接收與非門NAND1的輸出，和從反相器INV1輸出的相同極性的反相信號，因此可以同時開關(guān)。第二開關(guān)單元SW2包括用于響應(yīng)緩沖器控制信號測試_模式_X8z，將VSS和VDD傳輸?shù)捷敵黾壍膫鬏旈T電路TG3和TG4。傳輸門電路TG3和TG4接收緩沖器控制信號測試_模式_X8z，和自反相器INV2輸出的相同極性的反相信號，因此可以同時開關(guān)。第三開關(guān)單元SW3包括用于響應(yīng)緩沖器控制信號測試_模式_X4z，將VSS和VDD傳輸?shù)捷敵黾壍膫鬏旈T電路TG5和TG6。傳輸門電路TG5和TG6接收緩沖器控制信號測試_模式_X4z，和自反相器INV3輸出的相同極性的反相信號，因此可以同時開關(guān)。
這里，與非門NAND1可以用與門和反相器來實現(xiàn)，而且可以用其他的邏輯門電路(例如，或非門)取代。此外，傳輸門電路TG1到TG6可以用其他的開關(guān)單元(例如，MOS管)取代。
下面，將說明具有封裝選擇信號生成電路的半導(dǎo)體存儲裝置的操作。
首先，在正常模式的情形下，所有的緩沖器控制信號測試_模式_X8z和測試_模式_X4z都為邏輯高電位。因此，因為與非門NAND1的輸出和反相器INV1的輸出分別為邏輯低電位和邏輯高電位，所以兩個傳輸門電路TG1和TG2打開，使得緩沖器單元302和304產(chǎn)生其當(dāng)作封裝選擇信號sX4和sX8的輸出。在圖7中，因為封裝選擇墊片PAD X4和PAD X8是導(dǎo)線連接VSS管腳，使得封裝選擇信號sX4和sX8都為邏輯低電位，所以芯片當(dāng)作X16操作。
在測試模式下，通過將緩沖器控制信號測試_模式_X8z和測試_模式_X4z的其中之一選通為邏輯低電位，再通過將與非門NAND1和反相器INV1的輸出分別設(shè)為邏輯低電位和邏輯高電位，打開傳輸門電路TG1和TG2。
在緩沖器控制信號測試_模式_X8z輸出為邏輯高電位，和緩沖器控制信號測試_模式_X4z輸出為邏輯低電位的情形下，第一開關(guān)單元的傳輸門電路TG1和TG2全都關(guān)閉，所以可以阻擋第一和第二緩沖器單元302和304的路徑。另一方面，第二開關(guān)單元SW2的傳輸門電路TG3和TG4為打開，所以可以分別輸出VSS和VDD。此時，封裝選擇信號sX4和sX8分別為邏輯低電位和邏輯高電位，所以芯片當(dāng)作X8操作。
在緩沖器控制信號測試_模式_X8z輸出為邏輯低電位，和緩沖器控制信號測試_模式_X4z輸出為邏輯高電位的情形下，第一開關(guān)單元的傳輸門電路TG1和TG2全都關(guān)閉，所以可以阻擋第一和第二緩沖器單元302和304的路徑。另一方面，第三開關(guān)單元SW3的傳輸門電路TG5和TG6為打開，所以可以分別輸出VDD和VSS。此時，封裝選擇信號sX4和sX8分別為邏輯高電位和邏輯低電位，所以芯片當(dāng)作X4操作。
下面的表7是根據(jù)本發(fā)明第二實施例，在具有封裝選擇信號生成電路的半導(dǎo)體存儲裝置的X16封裝中，在測試模式下的操作帶寬的操作表。


參考表7，在缺省封裝是X16的情形下，若緩沖器控制信號測試_模式_X4z和測試_模式_X8z分別為邏輯低電位和邏輯高電位，則對應(yīng)封裝當(dāng)作X4操作，所以可以測試X4封裝的特性。若緩沖器控制信號測試_模式_X4z和測試_模式_X8z分別為邏輯高電位和邏輯低電位，則對應(yīng)封裝當(dāng)作X8操作，所以可以測試X8封裝的特性。在本發(fā)明中，測試模式表示用于改變封裝選擇的測試模式。X16封裝的特性是在正常模式狀態(tài)下測試的。因此，關(guān)于已完成缺省封裝的單一芯片，可以簡化測試其他帶寬和缺省帶寬的特性，而不用修正接線。
另一方面，雖然表7說明在X16封裝中的測試模式操作，但是也可以應(yīng)用到X8封裝和X4封裝。例如，在X8封裝中，VSS管腳和VDD管腳分別導(dǎo)線連接封裝選擇墊片PAD X4和PAD X8。為了控制測試模式帶寬，使用緩沖器控制信號測試_模式_X4z和測試_模式_X16z。
下面的表8和表9分別為在X8封裝和X4封裝中的測試模式下，操作帶寬的操作表。注意，在本發(fā)明應(yīng)用于X8封裝和X4封裝的情形下，如圖5所示，對于所有的DQ管腳執(zhí)行導(dǎo)線連接。



在本發(fā)明的第一和第二實施例中，因為可以用除了缺省帶寬以外的帶寬執(zhí)行封裝測試，而不用修正關(guān)于封裝選擇墊片的接線，所以可以節(jié)省修正接線所需的時間。
雖然上述的實施例說明了使用X4 PAD和X8 PAD當(dāng)作封裝選擇墊片，決定X4/X8/X16封裝選擇的情形，但是本發(fā)明也可以應(yīng)用于使用X4 PAD和X16 PAD當(dāng)作封裝選擇墊片或使用X8 PAD和X16 PAD當(dāng)作封裝選擇墊片的情形中。在此情形下，可以改變構(gòu)成緩沖器單元的邏輯門電路的組合。
另一方面，在上述實施例中所使用的與非門可以用與門加上反相器來實現(xiàn)，而或非門可以用或門以及反相器來實現(xiàn)。
此外，本發(fā)明也可應(yīng)用到根據(jù)操作帶寬的數(shù)量，使得封裝選擇墊片的數(shù)量增加或減少的情形中。
根據(jù)本發(fā)明，可以減少測試成本，所以可以減少制造成本。此外，還可以減少測試時間，所以生產(chǎn)效率可以顯著增加。
本發(fā)明只詳細(xì)說明了相關(guān)的某些優(yōu)選實施例，但是其修正例和變化例并不會脫離后面權(quán)利要求所述的本發(fā)明的實質(zhì)和范圍。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，包括至少一在缺省封裝選擇時用導(dǎo)線連接的封裝選擇墊片；一緩沖器控制信號生成裝置，用于產(chǎn)生緩沖器控制信號；以及一緩沖裝置，用于在正常模式下，對為了響應(yīng)緩沖器控制信號而施加到封裝選擇墊片的信號進(jìn)行緩沖，并且將緩沖信號當(dāng)作封裝選擇信號輸出，在測試模式下，阻擋施加到封裝選擇墊片的信號，并且將對應(yīng)除了缺省封裝選擇以外的封裝選擇的信號當(dāng)作封裝選擇信號輸出。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，還包括多個數(shù)據(jù)輸入/輸出管腳；以及多個連接到各個數(shù)據(jù)輸入/輸出管腳的導(dǎo)線。
3.一種半導(dǎo)體存儲裝置，包括在缺省封裝選擇時用導(dǎo)線連接的第一和第二封裝選擇墊片；一緩沖器控制信號生成裝置，用于產(chǎn)生緩沖器控制信號；一第一緩沖裝置，用于在正常模式下，對為響應(yīng)緩沖器控制信號而施加到第一封裝選擇墊片的信號進(jìn)行緩沖，并且將緩沖信號當(dāng)作第一封裝選擇信號輸出，在測試模式下，阻擋施加到第一封裝選擇墊片的信號，并且將對應(yīng)于除了缺省封裝選擇以外的封裝選擇的信號當(dāng)作第一封裝選擇信號輸出；以及在正常模式下，用于緩沖響應(yīng)緩沖器控制信號，而施加到第二封裝選擇墊片的信號，并且輸出緩沖信號當(dāng)作第二封裝選擇信號，在測試模式下，阻擋施加到第二封裝選擇墊片的信號，并且輸出對應(yīng)除了缺省封裝選擇以外的封裝選擇信號當(dāng)作第二封裝選擇信號的第二緩沖裝置。
4.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，還包括多個數(shù)據(jù)輸入/輸出管腳；以及多個連接到各個數(shù)據(jù)輸入/輸出管腳的導(dǎo)線。
5.如權(quán)利要求4所述的半導(dǎo)體存儲裝置，其中，第一緩沖裝置包括一用于反相緩沖器控制信號的第一反相裝置；一第一與非門，用于對施加到第一封裝選擇墊片的信號和第一反相裝置的輸出作與非邏輯運算；以及一第二反相裝置，用于反相第一與非門的輸出，而且輸出第一封裝選擇信號。
6.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其中，第二緩沖裝置包括一第三反相裝置，用于反相緩沖器控制信號；一第二與非門，用于對施加到第二封裝選擇墊片的信號和第三反相裝置的輸出作與非邏輯運算；以及一第四反相裝置，用于反相第二與非門的輸出，而且輸出第二封裝選擇信號。
7.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其中，第二緩沖裝置包括一第三反相裝置，用于對施加到第二封裝選擇墊片的信號反相；一第四反相裝置，用于反相緩沖器控制信號；以及一第二與非門，用于對第三和第四反相裝置的輸出作與非邏輯運算。
8.如權(quán)利要求4所述的半導(dǎo)體存儲裝置，其中，第一緩沖裝置包括一第一反相裝置，用于對施加到第一封裝選擇墊片的信號反相；以及一第一或非門，用于對第一反相裝置的輸出和緩沖器控制信號作或非邏輯運算，而且輸出第一封裝選擇信號。
9.如權(quán)利要求8所述的半導(dǎo)體存儲裝置，其中，第二緩沖裝置包括一第二反相裝置，用于對施加到第二封裝選擇墊片的信號反相；以及一第二或非門，用于對第二反相裝置的輸出和緩沖器控制信號作或非邏輯運算，而且輸出第二封裝選擇信號。
10.如權(quán)利要求8所述的半導(dǎo)體存儲裝置，其中，第二緩沖裝置包括用于反相施加到第二封裝選擇墊片的信號和緩沖器控制信號作NOR邏輯運算的第二或非門；及用于反相第二或非門的輸出，而且輸出第二封裝選擇信號的第二反相裝置。
11.如權(quán)利要求4的半導(dǎo)體存儲裝置，其中，第一緩沖裝置包括一第一或非門，用于對第一和第二緩沖器控制信號作或非邏輯運算；一第一與非門，用于對施加到第一封裝選擇墊片的信號和第一或非門的輸出作與非邏輯運算；以及一第一反相裝置，用于反相第一與非門的輸出，而且輸出第一封裝選擇信號。
12.如權(quán)利要求11所述的半導(dǎo)體存儲裝置，其中，第二緩沖裝置包括一第二反相裝置，用于反相第一緩沖器控制信號一第二反相裝置；一第三反相裝置，用于反相第二緩沖器控制信號；一第二與非門，用于對施加到第二封裝選擇墊片的信號和第二反向裝置的輸出作與非邏輯運算；以及一第三與非門，用于對第三反相裝置的輸出和第二與非門的輸出作與非邏輯運算，而且輸出第二封裝選擇信號。
13.如權(quán)利要求4的半導(dǎo)體存儲裝置，其中，第一緩沖裝置包括一第一反相裝置，用于反相施加到第一封裝選擇墊片的信號；以及一第一或非門，用于對第一和第二緩沖器控制信號和第一反相裝置的輸出作或非邏輯運算。
14.如權(quán)利要求13所述的半導(dǎo)體存儲裝置，還包括一第二反相裝置，用于反相施加到第二封裝選擇墊片的信號；一第二或非門，用于對第二反相裝置的輸出和第一緩沖器控制信號作或非邏輯運算；一第三或非門，用于對第三或非門的輸出和第二緩沖器控制信號作或非邏輯運算；以及一第三反相裝置，用于反相第三或非門的輸出，而且輸出第二封裝選擇信號。
15.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，其中，緩沖器控制信號生成裝置包括模式寄存器設(shè)置控制電路。
16.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，其中除了缺省封裝選擇以外的封裝選擇使用高于缺省封裝選擇的帶寬。
17.如權(quán)利要求16所述的半導(dǎo)體存儲裝置，其中除了缺省封裝選擇以外的封裝使用最大帶寬。
18.一種半導(dǎo)體存儲裝置，包括至少一個在缺省封裝選擇時用導(dǎo)線連接的封裝選擇墊片；一緩沖器控制信號生成裝置，用于產(chǎn)生緩沖器控制信號；一信號的緩沖裝置，用于緩沖施加到封裝選擇墊片；以及一開關(guān)裝置，用于傳輸緩沖裝置的輸出信號，和對應(yīng)除了響應(yīng)當(dāng)作封裝選擇信號的緩沖器控制信號的缺省封裝選擇以外的封裝選擇的信號。
19.如權(quán)利要求18所述的半導(dǎo)體存儲裝置，還包括多個數(shù)據(jù)輸入/輸出管腳；以及多個連接到各個數(shù)據(jù)輸入/輸出管腳的導(dǎo)線。
20.如權(quán)利要求19所述的半導(dǎo)體存儲裝置，其中，封裝選擇墊片包括第一和第二選擇墊片，緩沖裝置提供多個彼此相互串接的反相器。
21.如權(quán)利要求20所述的半導(dǎo)體存儲裝置，其中，緩沖器控制信號包括第一和第二緩沖器控制信號，以及開關(guān)裝置包括至少一個用于執(zhí)行第一和第二緩沖器控制信號的邏輯組合的邏輯門電路第一和第二開關(guān)，用于響應(yīng)邏輯門電路的輸出，切換第一和第二緩沖器的輸出；第三和第四開關(guān)，用于響應(yīng)第一緩沖器控制信號，輸出對應(yīng)除了缺省封裝以外的第一封裝選擇的信號設(shè)置；第五和第六開關(guān)，用于響應(yīng)第二緩沖器控制信號，輸出對應(yīng)除了缺省封裝以外的第一封裝選擇的信號設(shè)置。
22.如權(quán)利要求21所述的半導(dǎo)體存儲裝置，其中，第一到第六開關(guān)分別提供傳輸門電路。
23.如權(quán)利要求21所述的半導(dǎo)體存儲裝置，其中緩沖器控制信號生成裝置包括測試模式生成器。
全文摘要
本發(fā)明涉及一種半導(dǎo)體存儲裝置，尤其涉及半導(dǎo)體存儲裝置的封裝和測試技術(shù)。本發(fā)明的目的是要提供一種能夠以除了缺省帶寬以外的帶寬執(zhí)行封裝測試，而對于封裝選擇墊片，不用修正任何接線的半導(dǎo)體存儲裝置。本發(fā)明可以執(zhí)行除了通過具有內(nèi)部選擇的導(dǎo)線連接所決定的缺省封裝選擇以外的其他封裝選擇。當(dāng)封裝級測試要使用除了對應(yīng)缺省封裝選擇的帶寬以外的其他帶寬執(zhí)行時，不需要修正接線。因此測試可以用高于對應(yīng)缺省封裝選擇的帶寬的帶寬執(zhí)行，所以可以降低封裝測試時間。
文檔編號G11C29/48GK1467808SQ03107970
公開日2004年1月14日 申請日期2003年3月27日 優(yōu)先權(quán)日2002年6月24日
發(fā)明者李準(zhǔn)根, 李炳在 申請人:海力士半導(dǎo)體有限公司