專利名稱：具有用于讀寫操作的不同突發(fā)順序尋址的存儲器件的制作方法
背景技術：
發(fā)明領域本發(fā)明針對存儲器件，更具體地說，針對存儲器件的信息讀出和信息寫入的方法和電路。
背景說明計算機設計人員不斷地在尋求允許設計更快的計算機的更快的存儲器件。對計算機運行速度的一個重要限制就是在處理器和存儲器電路之間傳送數(shù)據(jù)(例如讀出或寫入數(shù)據(jù)的傳送)所需要的時間。諸如動態(tài)隨機存取存儲器(DRAM)、同步動態(tài)隨機存取存儲器(SDRAM)、快閃存儲器等存儲器件通常包含大量的存儲單元，這些存儲單元排列成一個或多個陣列，每個陣列由行和列組成。每個存儲單元提供一個位置，處理器可以在此位置存儲和檢索一位數(shù)據(jù)，有時稱為存儲位或mbit。處理器存取存儲單元中的數(shù)據(jù)越快，它利用所述數(shù)據(jù)進行計算或執(zhí)行程序就越快。


圖1部分地示出典型的計算機系統(tǒng)的體系結構。中央處理單元(CPU)或處理器10連接到處理器總線12，處理器總線12又連接到系統(tǒng)或存儲器控制器14。存儲器控制器14還可以連接到擴展總線16。存儲器控制器14作為處理器10和存儲器件18之間的接口電路。處理器10發(fā)出指令和地址，這些指令和地址由存儲器控制器14接收和翻譯。存儲器控制器14將已翻譯的指令信號通過多條指令線20加到存儲器件18上，并且將已翻譯的地址通過多條地址線22加到存儲器件18上。這些指令信號在本專業(yè)中已眾所周知，如果是DRAM，這些指令信號包括RAS(行地址選通)、CAS(列地址選通)、WE(允許寫入)和OE(允許輸出)。還通過CLK線24提供時鐘信號。與所述由處理器發(fā)出的指令和地址相對應地，經(jīng)由數(shù)據(jù)通路線26在控制器14和存儲器18之間傳送數(shù)據(jù)。
存儲器18通常包括許多存儲器隊列(ranks)27，圖2中示出一個典型的存儲器隊列。在此實例中，存儲器隊列27配置成用于64位系統(tǒng)，具有八個8位存儲器電路28(0)-28(7)。將指令信號RAS、CAS和WE加到存儲器隊列27中的所有存儲器電路28(0)-28(7)上。在具有附加隊列的存儲器18(圖1)中，向每個隊列提供單獨的CS指令信號。因此，指令信號CS常稱為特定隊列的指令信號。地址總線22連接到隊列27中的所有存儲器電路28(0)-28(7)和存儲器18的所有其它隊列(未示出)中的所有其它存儲器電路(未示出)，因此地址總線22常稱作為全局連接總線。
同步DRAM(SDRAM)是一種能依靠內(nèi)部運行高速地順序存取某一范圍地址的存儲器件。在典型的SDRAM中，100兆字節(jié)/秒或更大的讀寫速率是可能的。為達此高速，SDRAM的讀寫是以突發(fā)模式進行的。突發(fā)模式是一種地址存取模式，此時不斷以2、4或8位字的塊的形式讀出或寫入具有相同行地址的數(shù)據(jù)。此外，要存取塊中的這些字，只需提供所述塊的起始地址。隨后，其余的地址則根據(jù)其工作模式(順序或隔行)在SDRAM中自動生成。工作模式由來自CPU的地址序列決定。用于每種突發(fā)地址序列方法的地址，在順序模式中，是通過加上突發(fā)開始地址和內(nèi)部計數(shù)器的輸出的方法來產(chǎn)生的。在隔行模式中，所述地址是通過對突發(fā)開始地址和內(nèi)部計數(shù)器輸出進行“異或”運算來產(chǎn)生的。相同卷繞(same wrap)模式既用于讀操作又用于寫操作，所有的列地址也用于讀操作又用于寫操作。
隨著時鐘速度提高到200MHz以上(例如RDRAM或SLDRAM)，DRAM的核心運行并不以同樣的速率增加。所以，DRAM在內(nèi)部完成對4個或8個字的讀寫，然后順序地將字輸出到外部總線上。由于傳送的是整組的數(shù)據(jù)字，所以最低有效列地址就不再發(fā)送到DRAM。
這個解決方案對于從控制器到DRAM的寫入數(shù)據(jù)很有效，因為能與高速緩存填充對準。但由于在讀出時同時傳送整塊數(shù)據(jù)字，因此，控制器不能總是最先接收到最關鍵的字，這就增加了系統(tǒng)的等待時間。因此，需要一種高時鐘速率的DRAM存儲器，它既支持數(shù)據(jù)字的塊傳送，同時又能將最關鍵的字最先發(fā)送到控制器。還需要一種在存儲器控制器和DRAM之間的通信協(xié)議來支持這種新特征。
發(fā)明概述本發(fā)明是一種尋址方案及其關聯(lián)硬件，用于進行兩種不同類型的存取，一種用于讀出，一種用于寫入。按照本發(fā)明構成的存儲器件包括多個存儲單元陣列。為從多個存儲單元讀出信息和向多個存儲單元寫入信息而提供外圍設備，所述外圍設備包括重排序電路，它對某些地址位作出響應而把從多個陣列接收的位重排序；以及地址定序器，用于在讀出操作時將某些地址位路由到所述重排序電路。
本發(fā)明的方法包括在從存儲器件輸出至少一個n位字之前，按照某些地址位中的信息將從存儲器陣列輸出的n位字的塊重排序。在示范實施例中，所述方法用于存取DRAM并且包括以下步驟利用存儲體地址輸入端上的數(shù)值來選擇陣列存儲體；利用在輸入端A3-Ai上提供的列地址，其中i為最高有效列地址；利用在輸入端A0-A2上提供的列地址來識別讀訪問的突發(fā)次序；在寫訪問時忽略在輸入端A0-A2上提供的列地址。
這樣，讀出時，由最高有效列地址位來識別特定的8位突發(fā)，而最低有效位CA0-CA2識別最關鍵字和所述關鍵字后的讀出卷繞序列。寫入時，所述突發(fā)則由最高有效列地址來識別，CA0-CA2為“不必關心”位，假定為000。其它實施方案也是可能的。
從使讀訪問不同于寫訪問所得到的一個重要特征就是可以以這樣的方式進行讀出，使得關鍵字由存儲器控制器所利用，以便支持間插突發(fā)模式。另一方面，可以基于起始順序突發(fā)來簡化寫入，因為可以從高速緩存中保持的數(shù)據(jù)來產(chǎn)生寫入數(shù)據(jù)。本發(fā)明通過將關鍵字最先提供給存儲器控制器來改善系統(tǒng)等待時間。以上以及其它優(yōu)點和好處從以下對優(yōu)選實施例的說明中就可一目了然。
附圖簡要說明為使本發(fā)明易于理解和便于實施，結合以下附圖對本發(fā)明加以說明，其目的是作說明而非限制，附圖中圖1是計算機系統(tǒng)體系結構的原理框圖；圖2是存儲器電路的存儲體的方框圖；圖3是用于實現(xiàn)本發(fā)明的突發(fā)讀出排序的體系結構的簡化方框圖；圖4A、4B和4C分別示出在512兆位x4部分、x8部分和x16部分中尋址以識別關鍵字的卷繞起始位置；以及圖5是本發(fā)明可以用于其中的計算機系統(tǒng)的簡化方框圖。
優(yōu)選實施例說明圖3示出能實現(xiàn)本發(fā)明的突發(fā)讀出排序的DRAM的體系結構的簡化方框圖。DRAM存儲器件29包括指令/地址輸入緩存器30，它對指令總線或指令線以及地址總線或地址線作出響應。指令解碼器和定序器32以及地址定序器34各自對指令/地址輸入緩存器30作出響應。
存儲體地址解碼器36對地址定序器34作出響應，而存儲體控制邏輯38對存儲體地址解碼器36作出響應。一系列行鎖存器/解碼器/驅動器40對存儲體控制邏輯38和地址定序器34作出響應。為每個存儲器陣列42提供一個行鎖存器/解碼器/驅動器40。圖3所示為8個存儲器陣列，標為存儲體0到存儲體7。相應地，有8個行鎖存器/解碼器/驅動器電路40，它們各自對存儲體0到存儲體7中的一個作出響應。
列地址鎖存器/解碼器電路44對地址定序器34作出響應。I/O門電路46對列鎖存器/解碼器電路44作出響應，以便控制每一個存儲器陣列42中的讀出放大器。指令/地址輸入緩存器30、指令解碼器和定序器32、地址定序器34、存儲體地址解碼器36、存儲體控制邏輯38、行鎖存器/解碼器/驅動器40、列鎖存器/解碼器電路44以及I/O門電路46可以認為是對陣列總線和地址總線作出響應的第一組外圍設備。將上述元件描述為第一組外圍設備是為了對當前的優(yōu)選實施例提供說明，而不是將本發(fā)明的范圍限制在僅有上述設備。本專業(yè)的普通技術人員會認識到可以使用其它的設備組合來實現(xiàn)所述第一組外圍設備。
或者為了寫入操作或者為了讀出操作，可以通過多個數(shù)據(jù)小緩沖器48訪問DRAM 29。執(zhí)行寫入操作時，數(shù)據(jù)小緩沖器48上的數(shù)據(jù)由接收器50接收并傳送到輸入寄存器52。寫入緩沖器54緩存接收的數(shù)據(jù)，再將其輸入到寫入鎖存器和驅動器電路56，通過I/O門電路46輸入到存儲器陣列42。
通過I/O門電路46把要從存儲器陣列42讀出的數(shù)據(jù)輸出到讀出鎖存器58。信息從讀出鎖存器58輸入到復用器/重排序器電路60，所述電路60通過驅動器62將數(shù)據(jù)輸出到數(shù)據(jù)小緩沖器48。接收器50、輸入寄存器52、寫入緩沖器54、寫入鎖存器和驅動器電路56、I/O門電路46、讀出鎖存器58、復用器/重排序器電路60以及驅動器62組成對數(shù)據(jù)作出響應的第二組外圍設備。將上述元件描述為第二組外圍設備是為了對當前的優(yōu)選實施例提供說明，而不是將本發(fā)明的范圍限制在僅有上述設備。本專業(yè)的普通技術人員會認識到可以使用其它設備組合來實現(xiàn)所述第二組外圍設備。
一般來說，重排序器電路60的目的是按照在某些地址位中的信息將存儲器陣列42輸出的n位字的塊重排序。如圖3所示，在復用器/重排序器電路60的輸入端，有8個8位字可用。復用器/重排序器電路60還接收列地址的三個最低有效位(CA0-CA2)。這三個最低有效位識別8個8位字塊中的最關鍵字，以便識別應最先輸出的字以及卷繞從何處開始，即，所述讀出以關鍵字開始并且如果關鍵字不是位置0的字而是其它字，則所述讀出從位置7卷繞回位置1，以便完成所述讀出。
更具體地說，按照本發(fā)明的一個優(yōu)選實施例，當接收到讀出指令時，存儲體地址輸入端BA0和BA1(未示出)上的數(shù)值選擇存儲器陣列42之一。隨后接收到地址信息，所述地址信息識別每個陣列42中的一行或多行。設置在輸入端A3到Ai(對x16部分i等于8，對x8部分i等于9，對x4部分i等于10)上的地址選擇開始列位置。參考圖3，對x8部分，輸入端A0到Ai上的數(shù)值是CA3-CA9。把最低有效位(CA0-CA2)中的信息輸入到復用器/重排序器電路60。這些數(shù)值在輸入端A0到A2可得到。所述信息識別由復用器/重排序器電路60最先輸出的最關鍵字。圖4A、4B和4C分別示出關于512兆位x4部分，x8部分和x16部分的尋址。
執(zhí)行寫入操作時，存儲體的識別方式和在讀出操作時相同。同理，也以同樣方式識別起始列地址。但在寫入操作時，輸入端A0-A2上的信號被忽略，假定它們是很低的信號。
本發(fā)明是一個尋址方案，它使讀出可以包括間插突發(fā)模式，使得可以向控制器提供關鍵字，同時把寫入簡化為起始序列突發(fā)。在優(yōu)選實施例中，總是以8位的突發(fā)長度訪問DRAM。把所有寫入突發(fā)都變址為起始位置，等于CA0＝0、CA1＝0和CA2＝0。對于讀出，CA0、CA1和CA2規(guī)定了從DRAM 29讀出的第一個數(shù)據(jù)字。其余7個數(shù)據(jù)字的讀出如表1所示。
表1寫入和讀出交插順序
圖5是可以在其中實現(xiàn)本發(fā)明的計算機系統(tǒng)110的一個實例的方框圖。計算機系統(tǒng)110包括處理器112、存儲器子系統(tǒng)114和擴展總線控制器116。存儲器子系統(tǒng)114和擴展總線控制器116通過本機總線118連接到處理器112。擴展總線控制器116也連接到至少一條擴展總線120，各種外圍設備，諸如大容量存儲裝置、鍵盤、鼠標、圖形適配器、以及多媒體適配器等都可連接到所述擴展總線120?？梢园烟幚砥?12和存儲器子系統(tǒng)114集成在單一芯片上。
存儲器子系統(tǒng)114包括存儲器控制器124，它通過多條信號線129、130、129a、130a、129b、130b、129c和130c連接到多個存儲器模塊125、126。多條數(shù)據(jù)信號線129、129a、129b、129c由存儲器控制器124和存儲器模塊125、126用來交換數(shù)據(jù)DATA。通過多條地址信號線132發(fā)送地址ADDR，通過時鐘線133施加時鐘信號CLK，并且通過多條指令信號線134發(fā)送指令CMD。存儲器模塊125、126包括多個存儲器件136-139、136’-139’以及寄存器141、141’。每個存儲器件136-139、136’-139’都可以是高速同步存儲器件。雖然圖5中只示出了兩個存儲器模塊125、126和關聯(lián)的信號線129-129c、130-130c，但是應當指出，可以使用任何數(shù)量的存儲器模塊。
將存儲器模塊125、126連接到存儲器控制器124的多條信號線129-129c、130-130c、132、133、134統(tǒng)稱為存儲器總線143。存儲器總線143還可具有本專業(yè)中眾所周知的附加信號線，例如芯片選擇線，為簡明起見未予示出。橫跨存儲器總線143的每一列存儲器件136-139、136’-139’稱為存儲器隊列。一般，單側存儲器模塊，例如圖5所示模塊，包括一個存儲器隊列。但也可使用含有兩個存儲器隊列的雙側存儲器模塊。
與時鐘信號CLK同步地順序地輸出讀出數(shù)據(jù)，所述時鐘信號被驅動通過多條時鐘信號線130、130a、130b、130c。與時鐘信號CLK同步地順序地輸入寫入數(shù)據(jù)，所述時鐘信號由存儲器控制器124驅動通過多條時鐘信號線130、130a、130b、130c。也利用時鐘信號CLK來對指令信號和地址信號計時，所述時鐘信號由存儲器控制器124驅動通過存儲器模塊125、126的寄存器141、141’到達終端連接器148。指令、地址和時鐘信號線134、132、133分別直接連接到存儲器模塊125、126的寄存器141、141’。寄存器141、141’緩存這些信號，然后將它們分別分配到存儲器模塊125、126的存儲器件136-139、136’-139’。
雖然已結合優(yōu)選實施例對本發(fā)明作了說明，但本專業(yè)的普通技術人員應理解，許多修改和變化是可能的。這些修改和變化仍包括在本發(fā)明的范圍之內(nèi)，本發(fā)明的范圍僅由以下權利要求書所限定。
權利要求
1.一種存儲器件(29)，它包括多個存儲單元陣列(42)和外圍設備(30、32、34、36、38、40、44、46、50、52、54、56、58、60、62)，用于從所述多個存儲單元中讀出信息和向所述多個存儲單元寫入信息，改進部分包括重排序電路(60)，它對某些地址位作出響應而將從所述多個陣列(42)接收的位排序；以及地址定序器(34)，用于在讀出操作時將某些所述地址位路由到所述重排序電路(60)。
2.如權利要求1所述的存儲器件(29)，其特征在于所述地址定序器(34)路由所述列地址的至少兩位最低有效位。
3.如權利要求1所述的存儲器件(29)，其特征在于所述地址定序器(34)在寫入操作時忽略所述某些地址位。
4.如權利要求1所述的存儲器件(29)，其特征在于所述重排序電路(60)從所述多個存儲單元陣列(42)接收n位字的塊并對所述某些地址位識別所述特定n位字作出響應而輸出特定的n位字。
5.如權利要求1所述的存儲器件(29)，其特征在于所述存儲器件(29)包括DRAM.。
6.如權利要求1所述的存儲器件(29)，其特征在于所述地址定序器(34)對指令線和地址線作出響應。
7.如權利要求1所述的存儲器件(29)，其特征在于所述數(shù)據(jù)小緩沖器對所述重排序電路(60)作出響應。
8.一種系統(tǒng)，它包括處理器(112)；對所述處理器(112)作出響應的存儲器控制器(124)；第一總線(118)，它將所述處理器(112)與所述存儲器控制器(124)互連；多個存儲器件(136、136’、137、137’、138、138’、139、139’)；以及第二總線(143)，它將所述存儲器控制器(124)與所述多個存儲器件(136、136’、137、137’、138、138’、139、139’)互連，每個存儲器件包括多個存儲單元陣列(42)；對指令和地址信號作出響應的第一組外圍設備(30、32、34、36、38、40、44、46)；對數(shù)據(jù)作出響應的第二組外圍設備(50、52、54、56、58、60、62)，所述第二組外圍設備包括電路(60)，它對某些地址位作出響應而將從所述多個陣列接收的位排序。
9.如權利要求8所述的系統(tǒng)，其特征在于所述第一組外圍設備包括第二電路(34)，用于在讀出操作中將列地址的至少兩位最低有效位路由到所述電路(60)。
10.如權利要求9所述的系統(tǒng)，其特征在于所述第二電路(34)在寫入操作時忽略所述某些地址位。
11.如權利要求8所述的系統(tǒng)，其特征在于所述電路(60)從所述多個存儲單元陣列(42)接收n位字的塊并對所述某些地址位識別所述特定n位字作出響應而輸出特定的n位字。
12.如權利要求8所述的系統(tǒng)，其特征在于所述多個存儲器件(29)包括多個DRAM.。
13.一種方法，所述方法包括以下步驟在從存儲器件輸出至少一個n位字之前，按照某些地址位中的信息將從存儲器陣列輸出的n位字塊重排序。
14.如權利要求13所述的方法，其特征在于還包括檢查列地址的至少兩個最低有效位，并且所述重排序是對所述檢查作出響應。
15.如權利要求13所述的方法，其特征在于還包括對行地址和某些列地址作出響應而從多個存儲器陣列中輸出n位字塊；其中，所述重排序包括對所述列地址的某些其它位作出響應而控制從所述存儲器件輸出所述n位字的次序。
16.如權利要求15所述的方法，其特征在于所述輸出還包括利用存儲體地址輸入端上的數(shù)值來選擇陣列存儲體；利用在輸入端A3-Ai上提供的列地址來識別執(zhí)行讀出或寫入訪問的起始列地址，其中i為最高有效列地址；利用在輸入端A0-A2上提供的列地址來識別執(zhí)行讀出訪問的突發(fā)次序；以及在寫訪問時忽略在輸入端A0-A2上提供的列地址。
全文摘要
一種尋址方案及其關聯(lián)硬件允許進行兩種不同類型的存取，一種用于讀出，一種用于寫入。按照本發(fā)明構成的存儲器件包括多個存儲單元陣列。為從多個存儲單元讀出信息和向多個存儲單元寫入信息而提供外圍設備。所述外圍設備包括重排序電路，它對某些地址位作出響應而將從多個陣列接收的位排序；以及地址定序器，用于在讀出操作時將某些地址位路由到所述重排序電路。本發(fā)明的方法包括在從存儲器件輸出至少一個n位字之前，按照某些地址位中的信息把從存儲器陣列輸出的n位字塊重排序。
文檔編號G11C8/04GK1554097SQ02817581
公開日2004年12月8日 申請日期2002年7月10日 優(yōu)先權日2001年7月13日
發(fā)明者J·W·揚岑, J W 揚岑 申請人:微米技術有限公司