專利名稱：具有電位控制電路的半導(dǎo)體存儲(chǔ)器的制作方法
專利說明具有電位控制電路的半導(dǎo)體存儲(chǔ)器 [發(fā)明領(lǐng)域]本發(fā)明涉及半導(dǎo)體存儲(chǔ)器，更詳細(xì)地說，涉及存儲(chǔ)單元陣列內(nèi)的多條導(dǎo)線分別與配置在相鄰兩個(gè)列方向上的多個(gè)存儲(chǔ)單元連接的半導(dǎo)體存儲(chǔ)器。在非易失性半導(dǎo)體存儲(chǔ)器中，作為閃速EEPROM一種的NROM(氮化物只讀存儲(chǔ)器)型閃速EEPROM(以下，稱為NROM)受到注意。關(guān)于NROM，在美國專利第6011725號(hào)及第6201737號(hào)中已予報(bào)道。
圖23是表示現(xiàn)有的非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列結(jié)構(gòu)的電路圖。
參照圖23，存儲(chǔ)單元陣列備有多個(gè)非易失性存儲(chǔ)單元MC和多條位線BL及多條字線WL。
多條字線WL被分別排列在行方向，多條位線BL被分別排列在列方向。
多個(gè)非易失性存儲(chǔ)單元MC各自被相應(yīng)地配置在字線WL與位線BL的交點(diǎn)上。配置在同一行的多個(gè)非易失性存儲(chǔ)單元MC被串聯(lián)連接，其柵極被連接在同一字線WL上，位線BL以通過兩個(gè)鄰接的非易失性存儲(chǔ)單元MC的連接點(diǎn)的方式排列。
非易失性存儲(chǔ)單元MC具有兩個(gè)存儲(chǔ)區(qū)L1及L2。
下面，說明對于非易失性存儲(chǔ)單元MC的各存儲(chǔ)區(qū)L1、L2的數(shù)據(jù)寫入工作及讀出工作。
圖24A～圖24D示出了對于非易失性存儲(chǔ)單元內(nèi)的兩個(gè)存儲(chǔ)區(qū)的數(shù)據(jù)寫入工作或讀出工作。
參照圖24A，非易失性存儲(chǔ)單元MC的柵極被連接在字線WL上。并且，假定非易失性存儲(chǔ)單元MC被連接在位線BL0及BL1上。非易失性存儲(chǔ)單元MC在位線BL0一側(cè)具有存儲(chǔ)區(qū)L1，如圖24C所示，在位線BL1一側(cè)具有存儲(chǔ)區(qū)L2。
首先說明向存儲(chǔ)區(qū)L1的寫入工作。參照圖24A，在存儲(chǔ)區(qū)L1寫入數(shù)據(jù)時(shí)，位線BL0的電位維持在寫入電位VCCW，位線BL1的電位維持在接地電位GND。其結(jié)果是，寫入電流Ifw從位線BL0通過非易失性存儲(chǔ)單MC流入位線BL1。這時(shí)數(shù)據(jù)被寫入存儲(chǔ)區(qū)L1。向這樣的非易失性存儲(chǔ)單元MC中的存儲(chǔ)區(qū)L1的寫入工作稱為“正寫”。
其次說明存儲(chǔ)區(qū)L1的數(shù)據(jù)讀出工作。參照圖24B，在讀出存儲(chǔ)區(qū)L1的數(shù)據(jù)時(shí)，位線BL0的電位維持在接地電位GND，位線BL1的電位維持在讀出電位VCCR。其結(jié)果是，讀出電流Ifr從位線BL1流向位線BL0。這時(shí)，存儲(chǔ)區(qū)L1的數(shù)據(jù)被讀出。把這樣的非易失性存儲(chǔ)單元MC中的存儲(chǔ)區(qū)L1的數(shù)據(jù)的讀出工作稱為“正讀”。
如上所示，在存儲(chǔ)區(qū)L1，寫入工作時(shí)的電流流向與讀出工作時(shí)的電流流向相反。
下面說明向存儲(chǔ)區(qū)L2的寫入工作。參照圖24C，在對存儲(chǔ)區(qū)L2寫入數(shù)據(jù)時(shí)，位線BL0的電位維持在接地電位GND，位線BL1的電位維持在寫入電位VCCW。其結(jié)果是，寫入電流Irw從位線BL1流向位線BL0。這時(shí)，數(shù)據(jù)被寫入存儲(chǔ)區(qū)L2。向這樣的非易失性存儲(chǔ)單元MC中的存儲(chǔ)區(qū)L2的寫入工作稱為“反寫”。
下面說明存儲(chǔ)區(qū)L2的數(shù)據(jù)讀出工作。參照圖24D，讀出存儲(chǔ)區(qū)L2的數(shù)據(jù)時(shí)，位線BL0的電位維持在讀出電位VCCR，位線BL1的電位維持在接地電位GND。其結(jié)果是，讀出電流Irr從位線BL0流向位線BL1。這時(shí)，存儲(chǔ)區(qū)L2的數(shù)據(jù)被讀出。把這樣的非易失性存儲(chǔ)單元MC中的存儲(chǔ)區(qū)L2的數(shù)據(jù)的讀出工作稱為“反讀”。
如上所示，關(guān)于存儲(chǔ)區(qū)L2，寫入工作時(shí)的電流流向也與讀出動(dòng)作時(shí)的電流流向相反。此外，在對存儲(chǔ)區(qū)L1寫入時(shí)和在對存儲(chǔ)區(qū)L2寫入時(shí)，在寫入工作時(shí)電流方向變?yōu)橄喾?。讀出存儲(chǔ)區(qū)L1的數(shù)據(jù)時(shí)和讀出存儲(chǔ)區(qū)L2的數(shù)據(jù)時(shí)也同樣，電流方向變?yōu)橄喾础?br> 所以，在NROM中的寫入工作中，各位線BL的電位控制變得重要。
但是，關(guān)于對各位線BL進(jìn)行電位控制的存儲(chǔ)單元陣列的外圍電路，在美國專利6011725號(hào)及6201737號(hào)中沒有記載。
并且，在由NROM代表的閃速EEPROM中，位線以擴(kuò)散位線的形式被形成在半導(dǎo)體襯底的主表面上。
圖25是現(xiàn)有的閃速EEPROM的一個(gè)平面圖。
參照圖25，非易失性半導(dǎo)體存儲(chǔ)器在列方向排列多條位線BL。多條位線BL是在半導(dǎo)體襯底的主表面上形成的擴(kuò)散位線。在多條位線BL的上面，在行方向排列多條字線WL。在多條字線WL的上面，在列方向排列多條金屬布線ML。多條金屬布線ML與多條位線BL對應(yīng)地排列，對應(yīng)的金屬布線ML和位線BL通過多個(gè)接觸部分20連接。
圖26是沿著圖25中的線段A-A的剖面圖。
參照圖26，在半導(dǎo)體襯底21的主表面上，形成n型擴(kuò)散區(qū)22。該n型擴(kuò)散區(qū)22與圖25中所說的位線BL對應(yīng)。
在半導(dǎo)體襯底21的主表面上，隔開規(guī)定的間隔，形成絕緣膜23a～23d。在絕緣膜23a上面形成位線WL1。在絕緣膜23b上面形成位線WL2。在絕緣膜23c上面形成字線WL3。在絕緣膜23d上面形成字線WL4。這些字線WL1～WL4例如用多晶硅形成。
在半導(dǎo)體襯底21的主表面上，在位于n型擴(kuò)散區(qū)22上面的區(qū)域和位線WL1～WL4的上面，形成層間絕緣膜24。在層間絕緣膜24上面形成金屬布線ML。
在n型擴(kuò)散區(qū)22上面，在位于絕緣膜23b與絕緣膜23c之間的區(qū)域，形成接觸孔25a、25b。在該接觸孔25a及25b的底部，露出n型擴(kuò)散區(qū)22的表面。金屬布線ML延伸到接觸孔25a及25b的底部，與n型擴(kuò)散區(qū)22連接。
圖27是描述具有圖23所示的存儲(chǔ)單元陣列的非易失性存儲(chǔ)單元的寫入工作的圖。
參照圖27，說明對圖中的非易失性存儲(chǔ)單元MC1的存儲(chǔ)區(qū)L1寫入H電平數(shù)據(jù)的情況。
選擇字線WL1，位線BL0的電位被維持在寫入電位VCCW，位線BL2的電位被維持在接地電位GND。因而，在非易失性存儲(chǔ)單元MC1中，寫入電流Ifw從連接到位線BL1的節(jié)點(diǎn)流向連接到位線BL2的節(jié)點(diǎn)。其結(jié)果是，數(shù)據(jù)被寫入存儲(chǔ)區(qū)L1。
這時(shí)，注意與非易失性存儲(chǔ)單元MC1鄰接的非易失性存儲(chǔ)單元MC0，如果位線BL0的電位比位線BL1的電位低，則變成在非易失性存儲(chǔ)單元MC0中流過不需要的電流I1。不需要的電流I1不僅妨礙功耗的降低，而且可能成為引起存儲(chǔ)單元陣列誤工作的主要原因。
此外，在以NROM為代表的非易失性半導(dǎo)體存儲(chǔ)器中，用現(xiàn)有的技術(shù)，一次可以寫入的存儲(chǔ)單元只有1位，也存在生產(chǎn)率低的問題。
而且，含有圖26所示剖面圖的非易失性半導(dǎo)體存儲(chǔ)器存在以下所示問題。
即，在半導(dǎo)體存儲(chǔ)器的制造工序中，通常，多條字線WL以規(guī)定的間隔形成。但是在必須制作如圖26所示的接觸孔25a及25b的場合，通常有必要在形成字線WL的區(qū)域形成接觸孔25a及25b。所以，不能確保多條字線的形狀的連續(xù)性。
在這種情況下，圖26所示的字線WL2及字線WL3的形成有可能變成與其他多條字線WL不同，其結(jié)果是，會(huì)發(fā)生制造分散性。為防止這種制造分散性，如圖27所示，有在字線WL2與字線WL3之間形成虛擬字線WLD1及WLD2的方法。在形成這樣的虛擬字線的場合，半導(dǎo)體存儲(chǔ)器的制造加工穩(wěn)定性得以確保，但其反面是，存儲(chǔ)單元陣列的面積增大了。
另外，通過接觸孔25a及25b連接金屬布線ML與位線BL，由此可能降低電阻，其導(dǎo)電性由接觸孔25a及25b的接觸直徑?jīng)Q定。并且，接觸孔的長度越長，在接觸孔的形成過程中因某些因素的影響，引起開口不良的可能性也越大。本發(fā)明的目的是提供一種在寫入數(shù)據(jù)時(shí)抑制不需要的發(fā)生電流的半導(dǎo)體存儲(chǔ)器。另外，本發(fā)明的另一目的是提供能夠提高生產(chǎn)率的半導(dǎo)體存儲(chǔ)器。
同樣，本發(fā)明的另一目的是提供可實(shí)現(xiàn)低電阻化位線的半導(dǎo)體存儲(chǔ)器。
本發(fā)明的再一個(gè)目的是提供能夠減少存儲(chǔ)單元陣列面積的半導(dǎo)體存儲(chǔ)器。
本發(fā)明的半導(dǎo)體存儲(chǔ)器包含多條字線、多條位線、多個(gè)存儲(chǔ)單元、多條電位供給線及電位供給電路。多條字線排列在行方向。多條位線排列在列方向。多個(gè)存儲(chǔ)單元配置在行方向及列方向。多條電位供給線各自連接多條位線中對應(yīng)的多條位線。電位控制電路通過多條電位供給線供給與多條位線對應(yīng)的多個(gè)規(guī)定電位。被配置在行方向的多個(gè)存儲(chǔ)單元串聯(lián)連接，其柵極與被排列在該行方向上的字線連接，多條位線分別連接配置在相鄰的兩個(gè)列方向上的多個(gè)存儲(chǔ)單元。
因此，即使以相鄰的存儲(chǔ)單元共有位線的存儲(chǔ)單元陣列結(jié)構(gòu)也能夠?qū)x擇的存儲(chǔ)單元進(jìn)行寫入或讀出工作。
本發(fā)明的半導(dǎo)體存儲(chǔ)器含有多個(gè)存儲(chǔ)單元陣列塊和多個(gè)電位控制電路。多個(gè)存儲(chǔ)單元陣列塊被配置在列方向。多個(gè)電位控制電路對應(yīng)于多個(gè)存儲(chǔ)單元陣列塊配置在列方向。多個(gè)存儲(chǔ)單元陣列塊中的各個(gè)塊都含有被排列在行方向的多條字線、被排列在列方向的多條位線，以及被配置在行方向及列方向上的多個(gè)存儲(chǔ)單元，被配置在行方向上的多個(gè)存儲(chǔ)單元串聯(lián)連接，其柵極連接排列在該行方向上的字線，多條位線分別連接配置在相鄰的兩個(gè)列方向上的多個(gè)存儲(chǔ)單元，電位控制電路在對應(yīng)的存儲(chǔ)單元陣列塊內(nèi)的多條位線中，對被連接在所選擇的存儲(chǔ)單元上的第一位線供給第一規(guī)定電位，對第二位線供給第二規(guī)定電位，與電位控制電路鄰接的另一電位控制電路對于對應(yīng)存儲(chǔ)單元陣列塊內(nèi)的第一位線供給第二規(guī)定電位，對第二位線供給第一規(guī)定電位。
由此，對于多個(gè)存儲(chǔ)單元同時(shí)進(jìn)行寫入讀出工作變?yōu)榭赡?。所以生產(chǎn)率提高。并且，能夠防止在被選擇的存儲(chǔ)單元之間有不需要的電流流過。
本發(fā)明的半導(dǎo)體存儲(chǔ)器是包含具有主表面的第一導(dǎo)電型半導(dǎo)體襯底和存儲(chǔ)單元陣列的半導(dǎo)體存儲(chǔ)器，存儲(chǔ)單元陣列含有多個(gè)第二導(dǎo)電型導(dǎo)電層、多條字線、多條導(dǎo)線、多個(gè)存儲(chǔ)單元，以及多個(gè)打樁部。多個(gè)第二導(dǎo)電型導(dǎo)電層被形成在半導(dǎo)體襯底的主表面上，排列在列方向。多條字線被排列在行方向。多個(gè)導(dǎo)線被形成在字線的上層，排列在列方向，各自含有多條導(dǎo)線部分。多個(gè)存儲(chǔ)單元對應(yīng)地配置在字線與導(dǎo)線的交點(diǎn)上。多個(gè)打樁部被形成在導(dǎo)電層上。多個(gè)打樁部中的每個(gè)都含有在半導(dǎo)體襯底的主表面上的、在導(dǎo)電層上形成的第二導(dǎo)電層和在第二導(dǎo)電層與導(dǎo)線部分之間形成的多個(gè)接觸部。
因此，以現(xiàn)有的半導(dǎo)體存儲(chǔ)器制造工序不能確保多條字線的形狀的連續(xù)性，但通過插入打樁部能夠確保字線形狀的連續(xù)性。所以，沒有必要形成虛擬字線等。同樣，因?yàn)榇驑恫吭诎雽?dǎo)體襯底的主表面上形成的擴(kuò)散導(dǎo)線上形成，所以能夠降低電阻。進(jìn)而，由于打樁部的存在，可以把接觸孔的長度做得比現(xiàn)有的短，從而在制造過程中發(fā)生接觸孔開口不良的可能性大幅度減少，制造分散性減少。另外，因?yàn)榻佑|的長度可以縮短，及因打樁部的存在而成為低電阻，所以，接觸的形狀能減小，其結(jié)果是，布局裕量擴(kuò)大。從而，與現(xiàn)有的相比，在同樣的區(qū)域能夠制成多個(gè)接觸。因而，即使在同一區(qū)域制成的接觸中的一個(gè)因某些因素的影響而發(fā)生開口不良時(shí)，用其他接觸也能夠確保開口。其結(jié)果是，可以提高成品率。
在本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器中，能夠多個(gè)并行存取，因而數(shù)據(jù)的寫入及讀出工作的速度提高。并且，對于與連接到被選擇的存儲(chǔ)單元的位線鄰接的位線，也維持與連接到存儲(chǔ)單元的位線相同的電位。于是，被選擇的位線上的不需要的充放電電流也能大幅度減少，并縮短了數(shù)據(jù)寫入工作及讀出工作所須的時(shí)間。另外，通過在存儲(chǔ)單元陣列之外設(shè)置電位供給線，能夠縮小存儲(chǔ)單元陣列的面積。
同樣，在本發(fā)明的半導(dǎo)體存儲(chǔ)器的制造工序中，通過在規(guī)定的字線間形成打樁部，能夠確保字線形狀的連續(xù)性。因而，沒有必要形成虛擬字線等。并且，因?yàn)榇驑恫吭谛纬捎诎雽?dǎo)體襯底的主表面上的擴(kuò)散位線上形成，所以能夠降低電阻。
同樣，根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器，能夠縮短在存儲(chǔ)單元陣列中的擴(kuò)散位線之間的距離。其結(jié)果是，能夠減少存儲(chǔ)單元陣列的面積。

圖1是表示本發(fā)明實(shí)施例1的非易失性半導(dǎo)體存儲(chǔ)器的總體結(jié)構(gòu)的概略框圖。
圖2是表示圖1中的存儲(chǔ)單元陣列及電位控制電路的詳細(xì)結(jié)構(gòu)的框圖。
圖3是表示圖2中的存儲(chǔ)單元陣列塊及電位控制電路的詳細(xì)結(jié)構(gòu)的框圖。
圖4是表示排列8條電位供給線時(shí)的存儲(chǔ)單元陣列塊、位線選擇電路和供給電路的詳細(xì)結(jié)構(gòu)的框圖。
圖5是圖4所示的非易失性半導(dǎo)體存儲(chǔ)器的讀出工作的說明圖。
圖6是表示排列6條電位供給線時(shí)的電位控制電路的結(jié)構(gòu)的電路圖。
圖7是表示本發(fā)明實(shí)施例2的電位控制電路的結(jié)構(gòu)的電路圖。
圖8是表示實(shí)施例1所示的存儲(chǔ)單元陣列12的結(jié)構(gòu)的一個(gè)平面圖。
圖9是圖8中的線段B-B處的剖面結(jié)構(gòu)原理圖。
圖10是圖8中的線段C-C處的剖面結(jié)構(gòu)原理圖。
圖11A～圖17C是為說明本發(fā)明實(shí)施例3的半導(dǎo)體存儲(chǔ)器的制造工序的第1至第7工序的一個(gè)平面圖及剖面圖。
圖18是現(xiàn)有的半導(dǎo)體存儲(chǔ)器的一個(gè)平面圖。
圖19是本發(fā)明實(shí)施例4的非易失性半導(dǎo)體存儲(chǔ)器的一個(gè)平面圖。
圖20是表示在具有圖7所示結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器中配置金屬線時(shí)的一例的一個(gè)平面圖。
圖21是表示把各擴(kuò)散位線上的區(qū)域分為4部分時(shí)的金屬線配置方法的半導(dǎo)體存儲(chǔ)器的一個(gè)平面圖。
圖22是表示在半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列內(nèi)的金屬線配置的另一例的一個(gè)平面圖。
圖23是表示現(xiàn)有的非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列結(jié)構(gòu)的電路圖。
圖24A～24D是表示對非易失性存儲(chǔ)單元內(nèi)的兩個(gè)存儲(chǔ)區(qū)進(jìn)行數(shù)據(jù)的寫入工作及讀出工作的示意圖。
圖25是現(xiàn)有的閃速EEPROM的一個(gè)平面圖。
圖26是圖25中的線段A-A處的剖面圖。
圖27是具有圖23的存儲(chǔ)單元陣列的非易失性存儲(chǔ)單元的寫入工作的說明圖。參照附圖詳細(xì)說明本發(fā)明的實(shí)施例。另外，對圖中同一部分或相當(dāng)?shù)牟糠志鶚?biāo)以相同符號(hào)，不對其進(jìn)行重復(fù)說明。圖1是表示本發(fā)明實(shí)施例1的非易失性半導(dǎo)體存儲(chǔ)器的總體結(jié)構(gòu)的概略框圖。
參照圖1，非易失性半導(dǎo)體存儲(chǔ)器1含有地址信號(hào)輸入端2、數(shù)據(jù)信號(hào)端3、控制信號(hào)輸入端4、地址輸入緩沖器5、數(shù)據(jù)輸入輸出緩沖器6、控制信號(hào)緩沖器7、控制電路8、電位控制電路10、行譯碼器11和存儲(chǔ)單元陣列12。
地址輸入緩沖器5接收從地址信號(hào)輸入端2輸入的外部地址信號(hào)，輸出外部地址信號(hào)A0～An。數(shù)據(jù)輸入輸出緩沖器6通過數(shù)據(jù)信號(hào)端3與外部進(jìn)行數(shù)據(jù)的接收與發(fā)送。
控制信號(hào)緩沖器7接收從控制信號(hào)輸入端4輸入的外部控制信號(hào)，輸出內(nèi)部控制信號(hào)?？刂齐娐?接收從控制信號(hào)緩沖器7輸出的內(nèi)部控制信號(hào)，輸出用于控制全部存儲(chǔ)單元陣列12的各種信號(hào)。
存儲(chǔ)單元陣列12含有從MA0至Man的多個(gè)存儲(chǔ)單元陣列塊。各存儲(chǔ)單元陣列塊MA含有排列在行方向的多條字線和排列在列方向的多條位線，以及被排列成行列形狀的多個(gè)非易失性存儲(chǔ)單元。
行譯碼器11接收從地址輸入緩沖器5輸出的內(nèi)部地址信號(hào)A0至An，選擇存儲(chǔ)單元陣列12內(nèi)的字線。
電位控制電路10接收內(nèi)部地址信號(hào)A0至An，在寫入工作或讀出工作時(shí)選擇存儲(chǔ)單元陣列12內(nèi)的多條位線。
圖2是表示圖1中的存儲(chǔ)單元陣列12及電位控制電路10的詳細(xì)結(jié)構(gòu)的框圖。
參照圖2，電位控制電路10含有對應(yīng)于多個(gè)存儲(chǔ)單元陣列塊MA的多個(gè)位線選擇電路BS及多個(gè)供給電路SU。位線選擇電路BS0和供給電路SU0與存儲(chǔ)單元陣列塊MA0對應(yīng)地配置。位線選擇電路BS0在寫入工作時(shí)或讀出工作時(shí)選擇存儲(chǔ)單元陣列塊MA0內(nèi)的多條位線。供給電路SU0連接多條電位供給線HBL。供給電路SU0通過電位供給線HBL對由位線選擇電路BS0選擇的多條位線供給規(guī)定的電位。
同樣，位線選擇電路BS1及供給電路SU1與存儲(chǔ)單元陣列塊MA1對應(yīng)地配置。并且，位線選擇電路BS2及供給電路SU2與存儲(chǔ)單元陣列塊MA2對應(yīng)地配置。位線選擇電路BSn及供給電路SUn與存儲(chǔ)單元陣列塊MAn對應(yīng)地配置。
圖3是表示圖2中的存儲(chǔ)單元陣列塊MA0和存儲(chǔ)單元陣列塊MA1及電位控制電路10的詳細(xì)結(jié)構(gòu)的框圖。
參照圖3，存儲(chǔ)單元陣列MA0含有被配置在行方向的字線WL和被配置在列方向的位線BL0～BL5。并且，存儲(chǔ)單元陣列塊MA0含有多個(gè)非易失性存儲(chǔ)單元MC0～MC4。
非易失性存儲(chǔ)單元MC0被連接在位線BL0與位線BL1之間，其柵極與字線WL連接。存儲(chǔ)單元MC1被連接在位線BL1與BL2之間，其柵極與字線WL連接。同樣，存儲(chǔ)單元MC3被連接在位線BL3與BL4之間，存儲(chǔ)單元MC4被連接在位線BL4與BL5之間，存儲(chǔ)單元MC2～MC4的柵極分別與字線WL連接。
電位控制電路10含有與存儲(chǔ)單元陣列塊MA0對應(yīng)地配置的供給電路SU0和位線選擇電路BS0及與存儲(chǔ)單元陣列塊MA1對應(yīng)地配置的供給電路SU1和位線選擇電路BS1。
供給電路SU0對電位供給線HBL1～HBL4供給規(guī)定的電位。電位供給線HBL1～HBL4與字線WL平行排列。
位線選擇電路BS0含有多個(gè)開關(guān)電路SW0～SW5及控制多個(gè)開關(guān)電路SW0～SW5用的開關(guān)控制電路30。
開關(guān)控制電路30接收內(nèi)部地址信號(hào)A0～An，選擇處于導(dǎo)通狀態(tài)的開關(guān)電路。
開關(guān)電路SW0被連接在位線BL0與電位供給線HBL1之間。開關(guān)電路SW1被連接在位線BL1與電位供給線HBL4之間。開關(guān)電路SW2被連接在位線BL2與電位供給線HBL3之間。開關(guān)電路SW3被連接在位線BL3與電位供給線HBL2之間。開關(guān)電路SW4被連接在位線BL4與電位供給線HBL1之間。開關(guān)電路SW5被連接在位線BL5與電位供給線HBL4之間。開關(guān)電路SW0～SW5的柵極共同被連接在開關(guān)控制電路上。
存儲(chǔ)單元陣列塊MA1含有字線WL、多條位線BL6～BL11，以及多個(gè)非易失性存儲(chǔ)單元MC6～MC10。字線WL是與配置在存儲(chǔ)單元陣列塊MA0上的字線WL同樣的字線。存儲(chǔ)單元MC6被連接在位線BL6與位線BL7之間。存儲(chǔ)單元MC7被連接在位線BL7與位線BL8之間。存儲(chǔ)單元MC8被連接在位線BL8與位線BL9之間。存儲(chǔ)單元MC9被連接在位線BL9與位線BL10之間。存儲(chǔ)單元MC10被連接在位線BL10與位線BL11之間。從存儲(chǔ)單元MC6到MC10的這些多個(gè)存儲(chǔ)單元的柵極都被連接在字線WL上。
供給電路SU1對電位供給線HBL11～HBL14供給規(guī)定的電位。
位線選擇電路BS1含有多個(gè)開關(guān)電路SW6～SW11和控制開關(guān)電路SW6～SW11的開關(guān)控制電路31。
開關(guān)控制電路31接收內(nèi)部地址信號(hào)A0～An，選擇處于導(dǎo)通狀態(tài)的開關(guān)電路。
開關(guān)電路SW6被連接在位線BL6與電位供給線HBL14之間。開關(guān)電路SW7被連接在位線BL7與電位供給線HBL11之間。開關(guān)電路SW8被連接在位線BL8與電位供給線HBL12之間。開關(guān)電路SW9被連接在位線BL9與電位供給線HBL13之間。開關(guān)電路SW10被連接在位線BL10與電位供給線HBL14之間。開關(guān)電路SW11被連接在位線BL11與電位供給線HBL11之間。這些開關(guān)電路SW6～SW11的柵極都被連接在控制電路31上。
如上所示，如果比較位線選擇電路BS0和BS1，則位線選擇電路內(nèi)的多個(gè)開關(guān)電路與多條電位供給線的連接關(guān)系以存儲(chǔ)單元陣列塊之間為界而形成對稱。
另外，在存儲(chǔ)單元陣列塊MA0與MA1之間配置虛擬存儲(chǔ)單元DMC。虛擬存儲(chǔ)單元DMC被連接在位線BL5與位線BL6之間，其柵極被連接在字線WL上。虛擬存儲(chǔ)單元DMC是對數(shù)據(jù)存儲(chǔ)沒有貢獻(xiàn)的存儲(chǔ)單元。因而，既使不把虛擬存儲(chǔ)單元插入存儲(chǔ)單元陣列塊之間也不影響數(shù)據(jù)的寫入與讀出。但是，在存儲(chǔ)單元陣列塊之間完全分離的情況下，在半導(dǎo)體存儲(chǔ)器的制造工序中，位于各存儲(chǔ)單元陣列塊端部的存儲(chǔ)單元的形狀是不穩(wěn)定的。因此，通過插入虛擬存儲(chǔ)單元DMC能夠提高各存儲(chǔ)單元陣列塊的端部的加工穩(wěn)定性。
以下說明示出以上電路結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)器的寫入工作。
圖3說明在存儲(chǔ)單元陣列塊MA0內(nèi)的存儲(chǔ)單元MC2的存儲(chǔ)區(qū)域L1存儲(chǔ)H電平數(shù)據(jù)，并且，在存儲(chǔ)單元陣列塊MA1內(nèi)的存儲(chǔ)單元MC8的存儲(chǔ)區(qū)L2存儲(chǔ)H電平數(shù)據(jù)的情況。
這時(shí)，位線選擇電路BS0內(nèi)的開關(guān)控制電路30輸出H電平信號(hào)到開關(guān)電路SW1～SW4。其結(jié)果是，開關(guān)電路SW1～SW4被導(dǎo)通。因而，位線BL1被連接在電位供給線HBL4上，位線BL2被連接在電位供給線HBL3上，位線BL3被連接在電位供給線HBL2上，位線BL4被連接在電位供給線HBL1上。
同樣，位線選擇電路BS1內(nèi)的開關(guān)控制電路31輸出H電平信號(hào)到開關(guān)電路SW7～SW10。其結(jié)果是，開關(guān)電路SW7～SW10導(dǎo)通。因而，位線BL7被連接在電位供給線HBL11上，位線BL8被連接在電位供給線HBL12上，位線BL9被連接在電位供給線HBL13上，位線BL10被連接在電位供給線HBL14上。
為在存儲(chǔ)單元MC2的存儲(chǔ)區(qū)L1存儲(chǔ)H電平的數(shù)據(jù)，供給電路SU0對電位供給線HBL1至HBL4供給規(guī)定的電位。具體地說，對電位供給線HBL3供給寫入電位VCCW，對電位供給線HBL2供給接地電位GND。因此，被連接在電位供給線HBL3上的位線BL2的電位被維持在寫入電位VCCW，被連接在電位供給線HBL2上的位線BL3的電位被維持在接地電位GND。因此，電流從存儲(chǔ)單元MC2的位線BL2一側(cè)流向位線BL3一側(cè)。由此，存儲(chǔ)單元MC的存儲(chǔ)區(qū)L1能夠存儲(chǔ)H電平的數(shù)據(jù)。
進(jìn)而，為使鄰接存儲(chǔ)單元MC2的存儲(chǔ)單元MC1及MC3不流過多余的電流，供給電路SU0分別對電位供給線HBL4供給寫入電位VCCW，對電位供給線HBL1供給接地電位GND。由此，被連接在存儲(chǔ)單元MC1上的位線BL1及位線BL2一起將其電位維持在寫入電位VCCW。因此，在存儲(chǔ)單元MC1中沒有不產(chǎn)生電位差的電流流過。同樣，被連接在存儲(chǔ)單元MC3上的位線BL3及位線BL4一起維持在接地電位GND。其結(jié)果是，存儲(chǔ)單元MC3上沒有電流流過。再者，因?yàn)殚_關(guān)電路SW0及SW5被關(guān)斷，所以位線BL0及位線BL5成為浮置狀態(tài)。
同樣，為在存儲(chǔ)單元MC8的存儲(chǔ)區(qū)L2寫入H電平的數(shù)據(jù)，供給電路SU1對電位供給線HBL11至HBL14供給規(guī)定的電位。
具體地說，對電位供給線HBL12供給接地電位GND，對電位供給線HBL13供給寫入電位VCCW。其結(jié)果是，被連接在存儲(chǔ)單元MC8上的位線BL9維持在寫入電位VCCW，位線BL8維持在接地電位GND。因此，在存儲(chǔ)單元MC8中，電流從位線BL9一側(cè)流向位線BL8一側(cè)。H電平的數(shù)據(jù)被存儲(chǔ)在存儲(chǔ)區(qū)L2中。
進(jìn)而，供給電路SU1對電位供給線HBL11供給接地電位GND，對電位供給線HBL14供給寫入電位VCCW。其結(jié)果是，被連接在存儲(chǔ)單元MC7上的位線BL7維持在接地電位GND，位線BL8也維持在接地電位GND。因此，在存儲(chǔ)單元MC7中沒有電流流過。同樣，被連接在存儲(chǔ)單元MC9上的位線BL10維持在寫入電位VCCW，位線BL9也維持在寫入電位VCCW。其結(jié)果是，在存儲(chǔ)單元MC9中也沒有電流流過。根據(jù)以上結(jié)果，沒有數(shù)據(jù)被誤寫入鄰接存儲(chǔ)單元MC8的存儲(chǔ)單元中的情形。并且，因?yàn)殚_關(guān)電路SW6及SW11被關(guān)斷，所以位線BL6及BL11成為浮置狀態(tài)。
這里，如果注意存儲(chǔ)單元陣列塊MA0與MA1之間的邊界附近，則位線BL5及BL6是浮置狀態(tài)，位線BL14及位線BL17都維持在接地電位GND。其結(jié)果是，在存儲(chǔ)單元陣列塊MA0與MA1之間的邊界附近，雙方之間的電位差的發(fā)生受到抑制。并且，在記錄數(shù)據(jù)的存儲(chǔ)單元MC2與MC8之間，插入多個(gè)存儲(chǔ)單元MC3、MC4、MC6、MC7和虛擬存儲(chǔ)單元DMC。其結(jié)果是，MC2與MC8之間的總電阻變大。所以，因在各個(gè)塊的存儲(chǔ)單元中存儲(chǔ)數(shù)據(jù)而在各存儲(chǔ)塊之間發(fā)生的貫通電流變得非常小，寫入工作的誤動(dòng)作能夠防止。
還有，在圖3的存儲(chǔ)單元陣列塊中，示出了在行方向排列多個(gè)存儲(chǔ)單元陣列的塊，但即使在行方向及列方向配置多個(gè)存儲(chǔ)單元陣列也沒有關(guān)系。并且，在各存儲(chǔ)單元陣列塊內(nèi)的字線及位線的條數(shù)未被限定。并且，在圖3中，供給電路輸出規(guī)定電位的電位供給線是4條，然而也可以存在4條以上的電位供給線。
圖4是表示電位供給線排列8條的場合的存儲(chǔ)單元陣列塊MA0和MA1及位線選擇電路BS0、BS1和供給電路SU0的詳細(xì)結(jié)構(gòu)的框圖。
參照圖4，存儲(chǔ)單元陣列塊MA0包含多條字線WL1～WL3和多條位線BL1～BL5。字線WL1～WL3被排列在行方向上，位線BL1～BL5被排列在列方向上。存儲(chǔ)單元陣列塊MA0對應(yīng)于各字線與位線的交點(diǎn)配置多個(gè)存儲(chǔ)單元MC。還有，在圖4中示出的存儲(chǔ)單元陣列塊MA0是3條字線和5條位線，但還含有圖中未示出的字線和位線。
位線選擇電路BS0內(nèi)的供給電路SU0包含寫入電位供給電路41、讀出電位供給電路42及讀出放大器43。寫入電位供給電路41對電位供給線HBL1至HBL8供給規(guī)定的電位。寫入電位供給電路41接收地址信號(hào)AC1～AC3、正向信號(hào)FWD和反向信號(hào)REV，以及寫入信號(hào)WRITE，對電位供給線HBL1～HBL8供給規(guī)定的電位。
這里，地址信號(hào)AC1～AC3是低3位的地址信號(hào)。也就是說，地址信號(hào)AC1是最低位的地址信號(hào)。地址信號(hào)AC2是低2位的地址信號(hào)。地址信號(hào)AC3是低3位的地址信號(hào)。
正向信號(hào)FWD是正向?qū)懟蛘蜃x時(shí)從控制電路8輸出的控制信號(hào)。同樣，反向信號(hào)REV是反向?qū)懟蚍聪蜃x時(shí)從控制電路8輸出的信號(hào)。寫入信號(hào)WRITE是寫入工作時(shí)從控制電路8輸出的信號(hào)。
讀出電位供給電路42在讀出工作時(shí)對電位供給線HBL1～HBL8供給規(guī)定的電位。讀出電位供給電路42接收地址信號(hào)AC1至AC3、正向信號(hào)FWD、反向信號(hào)REV及讀出信號(hào)READ，對各電位供給線供給規(guī)定的電位。這里，讀出信號(hào)READ是讀出工作時(shí)從控制電路8輸出的信號(hào)。
開關(guān)控制電路30包含譯碼器DC1和圖中未示出的多個(gè)譯碼器，以及邏輯門50和圖中未示出的多個(gè)邏輯門。
譯碼器DC1與傳遞地址信號(hào)的多個(gè)地址信號(hào)線AL0～ALn中的規(guī)定的地址信號(hào)線連接。譯碼器DC1接收規(guī)定的內(nèi)部地址信號(hào)An和鄰接邏輯門50的圖中未示出的邏輯門的輸出信號(hào)，輸出譯碼信號(hào)。被輸出的譯碼信號(hào)被輸入到后述的開關(guān)電路SW2～SW5以及邏輯門50。
邏輯門50接收譯碼器DC1的輸出信號(hào)和地址信號(hào)AC2，把AND邏輯運(yùn)算結(jié)果輸出到鄰接譯碼器DC1的圖中未示出的譯碼器。
位線選擇電路BS0還包含開關(guān)電路SW1～SW5。開關(guān)電路SW2～SW5的柵極與譯碼器DC1的輸出端連接。同樣，開關(guān)電路SW1的柵極被連接在鄰接譯碼器DC1的圖中未示出的譯碼器的輸出端上。開關(guān)電路SW1被連接在位線BL1與電位供給線HBL5之間。同樣，開關(guān)電路SW2被連接在位線BL2與電位供給線HBL4之間。開關(guān)電路SW3被連接在位線BL3與電位供給線HBL3之間。開關(guān)電路SW4被連接在位線BL4與電位供給線HBL2之間。開關(guān)電路SW5被連接在位線BL5與電位供給線HBL1之間。并且，關(guān)于電位供給線HBL6至HBL8，也與圖中未示出的對應(yīng)的開關(guān)電路連接。
關(guān)于存儲(chǔ)單元陣列塊MA1及位線選擇電路BS1的結(jié)構(gòu)，也與存儲(chǔ)單元陣列塊MA0及位線選擇電路BS0的結(jié)構(gòu)相同。另外，與存儲(chǔ)單元陣列塊MA1對應(yīng)的圖中未示出的供給電路，對電位供給線BL11～HBL18供給規(guī)定的電位。并且，因?yàn)閷﹄娢还┙o線BL11～HBL18供給電位的供給電路的結(jié)構(gòu)與供給電路SU0相同，所以其說明不再重復(fù)。
存儲(chǔ)單元陣列塊MA1包含位線BL6～BL11和字線WL1～WL3。
存儲(chǔ)單元陣列塊MA1對應(yīng)于各字線與各位線的交點(diǎn)配置多個(gè)非易失性存儲(chǔ)單元MC。
位線選擇電路BS1包含多個(gè)開關(guān)電路SW6～SW11、譯碼器DC2和DC3，以及邏輯門51和52。
開關(guān)電路SW6被連接在位線BL6與電位供給線HBL11之間。開關(guān)電路SW7被連接在位線BL7與電位供給線HBL12之間。開關(guān)電路SW8被連接在位線BL8與電位供給線HBL13之間。同樣，開關(guān)電路SW9被連接在位線BL9與電位供給線HBL14之間。開關(guān)電路SW10被連接在位線BL10與電位供給線HBL15之間。開關(guān)電路SW11被連接在位線BL11與電位供給線HBL16之間。另外，關(guān)于電位供給線HBL17至HBL18，也與對應(yīng)的圖中未示出的開關(guān)電路連接。
開關(guān)電路SW6至SW9的柵極與譯碼器DC2的輸出端連接。同樣，開關(guān)電路SW10及SW11的柵極與譯碼器DC3的輸出端連接。
邏輯門51接收譯碼器DC2的輸出信號(hào)和地址信號(hào)AC1，把AND邏輯運(yùn)算結(jié)果輸出到譯碼器DC3。同樣，邏輯門52接收譯碼器DC3的輸出信號(hào)和地址信號(hào)AC2，把AND邏輯運(yùn)算結(jié)果輸出到譯碼器DC2。
譯碼器DC2接收規(guī)定的內(nèi)部地址信號(hào)An和邏輯門52的輸出信號(hào)，輸出譯碼信號(hào)。譯碼器DC3接收規(guī)定的地址信號(hào)和邏輯門51的輸出信號(hào)，輸出譯碼信號(hào)。
在以上說明的位線選擇電路的結(jié)構(gòu)中，1個(gè)譯碼器控制4個(gè)開關(guān)電路。并且，多條電位供給線和多條位線的連接關(guān)系，是通過多個(gè)開關(guān)電路把8條連接了的位線作為一個(gè)單位，與各單位內(nèi)的多條位線中的每一條對應(yīng)，連接各電位供給線。
例如，具體地說，在電位供給線HBL11～HBL8被配置在存儲(chǔ)單元陣列塊MA0上的半導(dǎo)體存儲(chǔ)器中，假定位線BL1對應(yīng)地被連接到電位供給線HBL1上，則位線BL2對應(yīng)地被連接到電位供給線HBL2上。在這種情況下，對于1條電位供給線HBLn(n是自然數(shù))，連接存儲(chǔ)單元陣列塊MA0內(nèi)的多條位線BL8m+n(m是自然數(shù))。因?yàn)閷懭腚娢还┙o電路及讀出電位供給電路通過多條電位供給線HBL對多條位線BL供給電位，所以寫入電位供給電路及讀出電位供給電路的電路結(jié)構(gòu)能夠簡化。這是因?yàn)閷懭腚娢还┙o電路及讀出電位供給電路沒有必要控制每一位線BL的電位的緣故。即，寫入電位供給電路及讀出電位供給電路如果響應(yīng)于被輸入的地址信號(hào)，控制條數(shù)比位線BL數(shù)少的多條電位供給線HBL的每一條的電位，則各位線BL的電位能夠得到控制。
并且，在存儲(chǔ)單元陣列塊MA0與MA1之間，虛擬存儲(chǔ)單元DMC1至DMC3被配置在列方向上。
以下，說明示出以上電路結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)器的寫入工作。
在圖4中，描述在存儲(chǔ)單元陣列塊MA0的存儲(chǔ)單元MC10的存儲(chǔ)區(qū)L1寫入H電平的數(shù)據(jù)，在存儲(chǔ)單元陣列塊MA1的存儲(chǔ)單元MA20的存儲(chǔ)區(qū)L2寫入H電平數(shù)據(jù)的情況。
首先，位線選擇電路BS0內(nèi)的譯碼器DC1接收規(guī)定的地址信號(hào)，把輸出的譯碼信號(hào)激活為H電平。同樣，位線選擇電路BS1內(nèi)的譯碼器DC2也接收規(guī)定的內(nèi)部地址信號(hào)，將輸出的譯碼信號(hào)激活為H電平。另外，這時(shí)，從譯碼器DC3輸出的譯碼信號(hào)還是原來的L電平。
在位線選擇電路BS0內(nèi)接收從譯碼器DC1輸出的H電平的譯碼信號(hào)，開關(guān)電路SW2至SW5被導(dǎo)通。其結(jié)果是，位線BL2被連接在電位供給線HBL4上，位線BL3被連接在電位供給線HBL3上，位線BL4被連接在電位供給線HBL2上，位線BL5被連接在電位供給線HBL1上。
同樣，在位線選擇電路BS1內(nèi)也接收從譯碼器DC2輸出的譯碼信號(hào)，開關(guān)電路SW6至SW9被導(dǎo)通。其結(jié)果是，位線BL6被連接在電位供給線HBL11上，位線BL7被連接在電位供給線HBL12上，位線BL8被連接在電位供給線HBL13上，位線BL9被連接在電位供給線HBL14上。
其次，供給電路SU0內(nèi)的寫入電位供給電路41對各電位供給線供給規(guī)定的電位。具體地說，寫入電位供給電路41對電位供給線HBL1及HBL2供給接地電位GND，對電位供給線HBL3及HBL4供給寫入電位VCCW。還對除此之外的電位供給線HBL5至HBL8供給浮置電位。
其結(jié)果是，位線BL2及位線BL3被維持為寫入電位VCCW，位線BL4及位線BL5被維持為接地電位GND。因此，如果字線WL1被選擇，則在存儲(chǔ)單元MC10中電流從位線BL3一側(cè)流向位線BL4一側(cè)，H電平的數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)區(qū)L1。這時(shí)，位線BL2的電位還被維持在寫入電位VCCW。因此，在與位線BL2及BL3連接、并鄰接存儲(chǔ)單元MC10的存儲(chǔ)單元MC中沒有電流流過。同樣，位線BL5的電位被維持為接地電位GND。因此，在與位線BL4及BL5連接、并與存儲(chǔ)單元MC10鄰接的存儲(chǔ)單元MC中沒有電流流過。
另一方面，在存儲(chǔ)單元陣列塊MA1中，由于圖中未示出的寫入電位供給電路的作用，電位供給線HBL11及HBL12被維持為接地電位GND，電位供給線HBL13及HBL14被維持為寫入電位VCCW。除此以外的電位供給線HBL15至HBL18成為浮置狀態(tài)。因此，位線BL8及BL9被維持為寫入電位VCCW，位線BL6及位線BL7被維持為接地電位GND。
根據(jù)以上結(jié)果，如果字線WL1被選擇，則電流從存儲(chǔ)單元MC20的位線BL8一側(cè)流向位線BL7一側(cè)，H電平的數(shù)據(jù)被存儲(chǔ)在存儲(chǔ)區(qū)L2。并且，鄰接存儲(chǔ)單元MC20的存儲(chǔ)單元的兩端分別成為被維持在寫入電位VCCW或接地電位GND，其結(jié)果是沒有電流流過該存儲(chǔ)單元。
根據(jù)以上的工作，對于規(guī)定的存儲(chǔ)單元進(jìn)行寫入工作成為可能，并且，對鄰接的存儲(chǔ)單元沒有電流流過。
接下來，說明在圖4所示電路結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器中的讀出工作。
圖5是用于說明圖4所示的非易失性半導(dǎo)體存儲(chǔ)器的讀出工作的圖。
參照圖5，在讀出工作時(shí)位線選擇電路BS0及BS1中的各譯碼器DC1至DC3及開關(guān)電路SW1至SW10的工作，與寫入工作時(shí)的工作相同，所以不再重復(fù)其說明。
在讀出工作時(shí)，讀出信號(hào)READ被激活，所以供給電路SU0內(nèi)的讀出電位供給電路42對各電位供給線HBL1至HBL8供給電位。另外，這時(shí)因?yàn)閷懭胄盘?hào)WRITE成為L電平，所以寫入電位供給電路41不工作。
讀出存儲(chǔ)單元MC10內(nèi)的存儲(chǔ)區(qū)L1中的數(shù)據(jù)時(shí)，讀出電位供給電路42對電位供給線HBL1及HBL2供給讀出電位VCCR，對電位供給線HBL3及HBL4供給接地電位GND。對其他電位供給線HBL5至HBL8供給浮置電位。
其結(jié)果是，位線BL2及位線BL3被維持在接地電位GND，位線BL4及位線BL5被維持在讀出電位VCCR。因此，在存儲(chǔ)單元MC10中電流從位線BL4一側(cè)流向位線BL3一側(cè)，存儲(chǔ)區(qū)L1的數(shù)據(jù)被讀出。
另外，存儲(chǔ)單元MC10的存儲(chǔ)區(qū)L1的數(shù)據(jù)讀出是，讀出放大器43接收電位供給線HBL3中流過的電流，通過用讀出放大器43放大其信號(hào)進(jìn)行讀出工作。并且，位線BL2及BL3的電位被維持為接地電位GND，位線BL4及BL5的電位被維持為讀出電位VCCR。其結(jié)果是，在鄰接存儲(chǔ)單元陣列MC10的存儲(chǔ)單元中沒有電流流過。
關(guān)于存儲(chǔ)單元陣列塊MA1的存儲(chǔ)單元MC20的存儲(chǔ)區(qū)L2的數(shù)據(jù)讀出工作也是同樣的。
這時(shí)，對電位供給線HBL11及HBL12供給讀出電位VCCR，對電位供給線HBL13及HBL14供給接地電位GND。另外，其他電位供給線HBL15至HBL18被維持在浮置狀態(tài)。因此，位線BL6及BL7被維持在讀出電位VCCR，位線BL8及BL9被維持在接地電位GND。由于以上的結(jié)果，在存儲(chǔ)單元MC20，電流從位線BL7一側(cè)流向位線BL8一側(cè)，存儲(chǔ)區(qū)L2的數(shù)據(jù)被讀出。另外，鄰接存儲(chǔ)單元MC20的兩端的存儲(chǔ)單元的兩端被維持在讀出電位VCCR或接地電位GND，所以沒有電流流過。
根據(jù)以上的工作，在各存儲(chǔ)單元陣列塊選擇存儲(chǔ)單元的同時(shí)，寫入工作及讀出工作成為可能。
在圖4及圖5示出了電位供給線為8條的情況的存儲(chǔ)單元陣列塊及電位控制電路的結(jié)構(gòu)，但在電位供給線為6條的場合也能夠進(jìn)行同樣的工作。
圖6是表示電位供給線為6條的情況的電位控制電路的結(jié)構(gòu)的電路圖。
參照圖6，因?yàn)榇鎯?chǔ)單元陣列塊MA0及MA1的結(jié)構(gòu)與圖4相同，所以不重復(fù)其說明。
位線選擇電路BS0含有開關(guān)控制電路32和多個(gè)開關(guān)電路SW21至SW25。另外，供給電路SU10含有寫入電位供給電路44、讀出電位供給電路45以及讀出放大器43。
寫入電位供給電路44及讀出電位供給電路45在寫入工作或讀出工作時(shí)，對6條電位供給線HBL21至HBL26供給規(guī)定的電位。關(guān)于其他結(jié)構(gòu)，與寫入電位供給電路41和讀出電位供給電路42是相同的。
開關(guān)控制電路32含有多個(gè)譯碼器。譯碼器DC10接收來自多個(gè)內(nèi)部地址信號(hào)線AL0至ALn的規(guī)定的內(nèi)部地址信號(hào)和從鄰接譯碼器DC9及DC11輸出的譯碼信號(hào)，將譯碼信號(hào)輸出到開關(guān)電路SW22及SW23的柵極和作為鄰接的譯碼器DC9及譯碼器DC11。譯碼器DC9接收規(guī)定的內(nèi)部地址信號(hào)和來自鄰接的譯碼器的譯碼信號(hào)，對鄰接的譯碼器、對應(yīng)開關(guān)電路SW21及圖中未示出的開關(guān)電路輸出譯碼信號(hào)。譯碼器DC11接收規(guī)定的地址信號(hào)，將譯碼信號(hào)輸出到開關(guān)電路SW24、SW25和譯碼器DC10。
例如，在開關(guān)控制電路32內(nèi)的譯碼器DC10被選擇的場合，其鄰接的譯碼器DC9及DC11也輸出H電平的譯碼信號(hào)。
開關(guān)電路SW21被連接在位線BL1與電位供給線HBL25之間。開關(guān)電路SW22被連接在位線BL2與電位供給線HBL24之間。開關(guān)電路SW23被連接在位線BL3與電位供給線HBL23之間。開關(guān)電路SW24被連接在位線BL4與電位供給線HBL22之間。開關(guān)電路SW25被連接在位線BL5與電位供給線HBL21之間。另外，開關(guān)電路SW21的柵極被連接在譯碼器DC9的輸出端，開關(guān)電路SW22及SW23的柵極被連接在譯碼器DC10的輸出端，開關(guān)電路SW24及SW25的柵極被連接在譯碼器DC11的輸出端。
關(guān)于開關(guān)控制電路33的結(jié)構(gòu)，也與開關(guān)控制電路32相同。開關(guān)控制電路33含有多個(gè)譯碼器和多個(gè)開關(guān)電路SW22至SW31。譯碼器DC12接收譯碼器DC13的輸出信號(hào)和規(guī)定的地址信號(hào)，輸出譯碼信號(hào)。譯碼器DC13接收譯碼器DC12的輸出信號(hào)、譯碼器DC14的輸出信號(hào)及規(guī)定的地址信號(hào)，輸出譯碼信號(hào)。譯碼器DC14接收譯碼器DC13的輸出信號(hào)、從與圖中未示出的譯碼器DC14鄰接的譯碼器輸出的信號(hào)及規(guī)定的地址信號(hào)，輸出譯碼信號(hào)。
例如，在開關(guān)控制電路33內(nèi)譯碼器DC13被選擇的場合，從與譯碼器DC13鄰接的譯碼器DC12及譯碼器DC14輸出的信號(hào)也成為H電平。
開關(guān)電路SW26被連接在位線BL6與電位供給線HBL31之間。開關(guān)電路SW27被連接在位線BL7與電位供給線HBL32之間。開關(guān)電路SW28被連接在位線BL8與電位供給線HBL33之間。開關(guān)電路SW29被連接在位線BL9與電位供給線HBL34之間。開關(guān)電路SW30被連接在位線BL10與電位供給線HBL35之間。開關(guān)電路SW31被連接在位線BL11與電位供給線HBL36之間。
另外，開關(guān)電路SW26及開關(guān)電路SW27的柵極被連接在譯碼器DC12的輸出端，開關(guān)電路SW28及開關(guān)電路SW29的柵極被連接在譯碼器DC13的輸出端。并且，開關(guān)電路SW30及SW31的柵極被連接在譯碼器DC14的輸出端。另外，電位供給線HBL31至HBL36接收來自圖中未示出的供給電路的電位供給。
以下說明示出以上結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)器的寫入動(dòng)作。
在圖6中，在存儲(chǔ)單元陣列塊MA0內(nèi)的存儲(chǔ)單元MC10的存儲(chǔ)區(qū)L1和存儲(chǔ)單元陣列塊MA1內(nèi)的存儲(chǔ)單元MC20的存儲(chǔ)區(qū)L2存儲(chǔ)H電平數(shù)據(jù)的場合，在開關(guān)控制電路32內(nèi)譯碼器DC11被選擇。其結(jié)果是，從譯碼器DC11輸出的譯碼信號(hào)和從譯碼器DC10輸出的譯碼信號(hào)成為H電平。因此，開關(guān)電路SW22至SW25被導(dǎo)通。
同樣，在開關(guān)控制電路33內(nèi)譯碼器DC12被選擇。其結(jié)果是，從譯碼器DC12輸出的譯碼信號(hào)和從譯碼器DC13輸出的譯碼信號(hào)成為H電平。因此，開關(guān)電路SW26至SW29被導(dǎo)通。
這時(shí)，在供給電路SU10內(nèi)，接收H電平的寫入信號(hào)WRITE的寫入電位供給電路44進(jìn)行工作。并且，這時(shí)因?yàn)樽x出電位供給電路45接收L電平的讀出信號(hào)READ，所以其工作停止。
寫入電位供給電路44接收地址信號(hào)AC1～AC3，對電位供給線HBL23及HBL24供給寫入電位VCCW，對電位供給線HBL21及HBL22供給接地電位GND。寫入電位供給電路44對電位供給線HBL25及HBL26供給浮置電位。其結(jié)果是，位線BL2及位線BL3被維持在寫入電位VCCW，位線BL4及位線BL5被維持在接地電位GND。
由于以上結(jié)果，利用字線WL1被選擇，H電平的數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元MC10內(nèi)的存儲(chǔ)區(qū)L1。并且，存儲(chǔ)單元MC10的鄰接存儲(chǔ)單元因在其存儲(chǔ)單元的兩端未產(chǎn)生電位差，所以沒有電流流過。
同樣，利用圖中未示出的供給電路，對電位供給線HBL31及HBL32供給接地電位GND，對電位供給線HBL33及HBL34供給寫入電位VCCW。其他電位供給線HBL35及HBL36成為浮置狀態(tài)。其結(jié)果是，位線BL6及BL7被維持在接地電位，位線BL8及BL9被維持在寫入電位VCCW。因此，H電平的數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元陣列塊MA1內(nèi)的存儲(chǔ)單元MC20的存儲(chǔ)區(qū)L2中。另外，這時(shí)與存儲(chǔ)單元MC20鄰接的存儲(chǔ)單元中沒有電流流過。
另外，關(guān)于讀出工作，開關(guān)控制電路32及33也顯示了與同樣的寫入工作時(shí)相同的工作。
根據(jù)以上工作，即使在電位供給線為6條的情況下，在不同的存儲(chǔ)單元陣列塊內(nèi)的存儲(chǔ)單元進(jìn)行寫入讀出工作成為可能。
具有以上結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器使多個(gè)存儲(chǔ)單元的并行存取成為可能，寫入工作及讀出工作的速度得到提高。
同樣，關(guān)于與被連接在被選擇的存儲(chǔ)單元上的位線相鄰接的位線，由于與被連接在存儲(chǔ)單元上的位線維持相同電位，使得被選擇的位線上不需要的充放電電流也能大幅度減少。因此，寫入工作及讀在動(dòng)作所費(fèi)的時(shí)間被縮短。
同樣，通過把電位供給線設(shè)置在存儲(chǔ)單元陣列之外，可以縮小存儲(chǔ)單元陣列的面積。在實(shí)施例1中，描述了被連接在供給電路上的多條電位供給線與字線平行排列情況下的非易失性半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)。同樣，通過把電位供給線與位線平行排列也能夠?qū)x擇的存儲(chǔ)單元進(jìn)行寫入工作、讀出工作。
圖7是表示本發(fā)明的實(shí)施例2的電位控制電路的結(jié)構(gòu)的電路圖。
參照圖7，存儲(chǔ)單元陣列塊MA0含有多條位線BL1～BL11。位線和字線與存儲(chǔ)單元MC的連接關(guān)系與圖4中的存儲(chǔ)單元陣列塊MA0或MA1相同。
位線選擇電路BS0含有開關(guān)控制電路34和多個(gè)開關(guān)電路SW41～SW56。
供給電路SU11含有寫入電位供給電路46和讀出電位供給電路47及讀出放大器43和譯碼器DC30。
寫入電位供給電路46接收地址信號(hào)AC1、AC2、正向信號(hào)FWD、反向信號(hào)REV及寫入信號(hào)WRITE，對電位供給線LA及LB供給規(guī)定的電位。讀出電位供給電路47接收地址信號(hào)AC1、AC2、正向信號(hào)FWD、反向信號(hào)REV及讀出信號(hào)READ，并在讀出工作時(shí)對電位供給線LA及LB供給規(guī)定的電位。
開關(guān)控制電路34含有多個(gè)譯碼器DC20～DC24和多個(gè)邏輯門61～70。
譯碼器DC20接收在多條內(nèi)部地址信號(hào)線AL0～A1n上傳遞的內(nèi)部地址信號(hào)中規(guī)定的內(nèi)部地址信號(hào)和邏輯門62的輸出信號(hào)，并將譯碼信號(hào)輸出到開關(guān)電路SW41和邏輯門61。邏輯門61接收從譯碼器DC20輸出的譯碼信號(hào)和地址信號(hào)AC1，輸出AND邏輯運(yùn)算結(jié)果。
譯碼器DC21接收規(guī)定的地址信號(hào)和邏輯門61的輸出信號(hào)，并輸出譯碼信號(hào)到開關(guān)電路SW42和邏輯門62。邏輯門62接收從譯碼器DC21輸出的譯碼信號(hào)和地址信號(hào)AC2，并將AND邏輯運(yùn)算結(jié)果輸出到譯碼器DC20。邏輯門63接收譯碼器DC21的譯碼信號(hào)和地址信號(hào)AC1，并把AND邏輯運(yùn)算結(jié)果輸出到譯碼器DC22。
譯碼器DC22接收規(guī)定的內(nèi)部地址信號(hào)和邏輯門63的輸出信號(hào)及邏輯門66的輸出信號(hào)，把譯碼信號(hào)輸出到邏輯門64、65及開關(guān)電路SW43。邏輯門64接收譯碼器DC22的譯碼信號(hào)和地址信號(hào)AC2，并將AND邏輯運(yùn)算結(jié)果輸出到譯碼器DC21。邏輯門65接收譯碼器DC22的輸出信號(hào)和地址信號(hào)AC1，并把AND邏輯運(yùn)算結(jié)果輸出到譯碼器DC23。
譯碼器DC23接收規(guī)定的內(nèi)部地址信號(hào)、邏輯門65的輸出信號(hào)及邏輯門68的輸出信號(hào)，把譯碼信號(hào)輸出到邏輯門66和67及開關(guān)電路SW44。譯碼器DC24接收規(guī)定的地址信號(hào)、邏輯門67的輸出信號(hào)及邏輯門70的輸出信號(hào)，把譯碼信號(hào)輸出到邏輯門68和69及開關(guān)電路SW45。
根據(jù)以上結(jié)構(gòu)，開關(guān)控制電路34內(nèi)的多個(gè)譯碼器中的任意譯碼器工作時(shí)，鄰接該譯碼器的兩個(gè)譯碼器也同時(shí)工作。具體地說，在譯碼器DC21被激活的情況下，鄰接譯碼器DC21的譯碼器DC20及DC22也同時(shí)工作。
開關(guān)電路SW41被連接在主位線MB0與電位供給線LB之間，其柵極接收從譯碼器DC20輸出的譯碼信號(hào)。開關(guān)電路SW42被連接在主位線MB1與電位供給線LA之間，其柵極接收譯碼器DC21的譯碼信號(hào)。開關(guān)電路SW43被連接在主位線MB2與電位供給線LB之間，其柵極接收譯碼器DC22的譯碼信號(hào)。開關(guān)電路SW44被連接在主位線MB3與電位供給線LA之間，其柵極接收譯碼器DC23的譯碼信號(hào)。開關(guān)電路SW45被連接在主位線MB4與電位供給線LB之間，其柵極接收譯碼器DC24的譯碼信號(hào)。另外，多條主位線MB0至MB4與存儲(chǔ)單元陣列塊MA0內(nèi)的多條位線BL1～BL11并行排列。
供給電路SU11內(nèi)的譯碼器DC30被連接在多條開關(guān)選擇線SW1～SW14上，開關(guān)選擇線SW1～SW14與電位供給線LA及LB并行排列。譯碼器DC30接收地址信號(hào)AC1及AC2，選擇開關(guān)選擇線SW1～SW14中的某一條。
開關(guān)電路SW46被連接在位線BL2與主位線MB1之間，其柵極被連接在開關(guān)選擇線SWL2上。開關(guān)電路SW47被連接在主位線MB1與位線BL4之間，其柵極被連接在開關(guān)選擇線SWL1上。開關(guān)電路SW48被連接在位線BL6與主位線MB3之間，其柵極被連接在開關(guān)選擇線SWL2上。開關(guān)電路SW49被連接在主位線MB3與位線BL8之間，其柵極被連接在開關(guān)選擇線SWL1上。開關(guān)電路SW50與鄰接位線BL10和主位線MB4的圖中未示出的主位線連接，其柵極被連接在開關(guān)選擇線SWL2上。
開關(guān)電路SW51被連接在位線BL1與主位線MB0之間，其柵極被連接在開關(guān)選擇線SWL4上。開關(guān)電路SW52被連接在主位線MB0與位線BL3之間，其柵極被連接在開關(guān)選擇線SWL3上。開關(guān)電路SW53被連接在位線BL5與主位線MB2之間，其柵極被連接在開關(guān)選擇線SWL4上。開關(guān)電路SW54被連接在主位線MB2與位線BL7之間，其柵極被連接在開關(guān)選擇線SWL3上。開關(guān)電路SW55被連接在位線BL9與主位線MB4之間，其柵極被連接在開關(guān)選擇線SWL4上。開關(guān)電路SW56被連接在主位線MB4與位線BL11之間，其柵極被連接在開關(guān)選擇線SWL3上。
以下說明具有以上電路結(jié)構(gòu)的電位控制電路的工作。
現(xiàn)說明把數(shù)據(jù)寫入圖7中的存儲(chǔ)單元陣列塊MA0內(nèi)的存儲(chǔ)單元MC40中的存儲(chǔ)區(qū)L1的情況下的電位控制電路的工作。
這時(shí)，讀出信號(hào)READ成為L電平，寫入信號(hào)WRITE成為H電平。其結(jié)果是，讀出電位供給電路47停止工作，寫入電位供給電路46對電位供給線LA及LB供給電位。在存儲(chǔ)單元MC40的存儲(chǔ)區(qū)L1寫入H電平的數(shù)據(jù)時(shí)，寫入電位供給電路46對電位供給線LA供給接地電位GND、對電位供給線LB供給寫入電位VCCW。并且，譯碼器DC30選擇開關(guān)選擇線SWL1和開關(guān)選擇線SWL3。
這時(shí)，開關(guān)控制電路34內(nèi)的譯碼器DC21被選擇。其結(jié)果是，譯碼器DC21和鄰接譯碼器DC21的譯碼器DC20及DC22輸出譯碼信號(hào)。其結(jié)果是，開關(guān)電路SW41、SW42和SW43被導(dǎo)通。根據(jù)以上工作，寫入電位VCCW被供給主位線MB0及MB2，接地電位GND被供給主位線MB1。
另一方面，因?yàn)橥ㄟ^譯碼器DC30選擇開關(guān)選擇線SWL1及SWL3，所以被連接在開關(guān)選擇線SWL1上的開關(guān)電路SW47、SW49和被連接在開關(guān)選擇線SWL3上的開關(guān)電路SW52、SW54、SW56被導(dǎo)通。其結(jié)果是，被連接在存儲(chǔ)單元MC40上的位線BL3被維持在寫入電位VCCW的電位電平，位線BL4被維持在接地電位GND。根據(jù)以上工作，能夠在存儲(chǔ)單元MC40的存儲(chǔ)區(qū)L1寫入H電平的數(shù)據(jù)。根據(jù)同樣的動(dòng)作，對特定的存儲(chǔ)單元進(jìn)行寫入工作及讀出動(dòng)作成為可能。
根據(jù)以上工作，在實(shí)施例2的半導(dǎo)體存儲(chǔ)器中，主位線MB能起到與實(shí)施例1中的半導(dǎo)體存儲(chǔ)器的電位供給線HBL同樣的作用。其結(jié)果是，電位供給線不僅能與字線并行排列，也能與位線并行排列。
因此，可以根據(jù)存儲(chǔ)單元陣列面積的容許范圍考慮電位供給線的配置。圖8是表示在實(shí)施例1中所示的存儲(chǔ)單元陣列12的結(jié)構(gòu)的一個(gè)平面圖。
參照圖8，多條字線WL1～WL4被排列在行方向，多條位線BL1～BL5被排列在列方向。另外，位線BL1～BL5是在半導(dǎo)體襯底上作為導(dǎo)電層而形成的擴(kuò)散位線。字線WL1～WL4被形成在擴(kuò)散位線BL1～BL5上。
在字線WL2與WL3之間，并且在擴(kuò)散位線BL1～BL5的上面，分別形成打樁部60a～60e。打樁60a～60e各自在導(dǎo)電層上形成，而且，還在各打樁部形成多個(gè)接觸部20。
在字線WL1～WL4上，而且在位于擴(kuò)散位線BL1～BL5的上面的區(qū)域，分別形成金屬線ML1～ML4。
圖9是沿圖8中的線段B-B的剖面原理圖。
參照圖9，在半導(dǎo)體襯底70的主表面上形成擴(kuò)散位線BL1。在擴(kuò)散位線BL1上隔開規(guī)定的間隔形成層間絕緣膜71a及71b。在擴(kuò)散位線BL1上、而且在層間絕緣膜71a與71b之間形成導(dǎo)電層60a。同樣，在層間絕緣膜71a上隔開規(guī)定的間隔形成字線WL1及WL2。在層間絕緣膜71b上隔開規(guī)定的間隔形成字線WL3及WL4。在字線WL1～WL4、導(dǎo)電層60a及層間絕緣膜71a、71b上形成層間絕緣膜72。在層間絕緣膜72上形成金屬線ML1。金屬線ML1延伸到接觸部20的底部，被連接在導(dǎo)電層60a上。
圖10是沿圖8中的線段C-C的剖面原理圖。
參照圖10，在半導(dǎo)體襯底70的主表面上，隔開規(guī)定的間隔，形成氧化硅膜80a～80d。在氧化硅膜80a～80d上分別形成存儲(chǔ)電荷用的氮化膜81a～81d。氮化膜81a～81d各自具有兩個(gè)存儲(chǔ)區(qū)。其結(jié)果是，用1個(gè)存儲(chǔ)單元可以存儲(chǔ)2位。
在氮化膜81a～81d上形成氧化硅膜82a～82d。
把以上所示的氧化硅膜80a～80d、氮化膜81a～81d及氧化硅膜82a～82d的疊層結(jié)構(gòu)稱為ONO膜(氧化物-氮化物-氧化物)。以下，把氧化硅膜80a、氮化膜81a及氧化硅膜82a稱為ONO膜90a。并且，把氧化硅膜80b、氮化膜81b及氧化硅膜82b稱為ONO膜90b。同樣，把氧化硅膜80c、氮化膜81c及氧化硅膜82c稱為ONO膜90c，把氧化硅膜80d、氮化膜81d及氧化硅膜82d稱為ONO膜90d。
在氧化硅膜82a～82d上形成字線WL1～WL4。在字線WL1～WL4和半導(dǎo)體襯底70上在未形成氧化硅膜80a～80d的區(qū)域，形成層間絕緣膜72。在層間絕緣膜72上形成層間絕緣膜73。
以下說明具有以上結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)器的制造工序。
圖11A～圖17C是說明本發(fā)明的實(shí)施例3的非易失性半導(dǎo)體存儲(chǔ)器的制造工序用的平面圖及剖面圖。另外，圖11A～圖17A示出了圖8中的區(qū)域200內(nèi)的平面圖，圖11B～圖17B示出了圖8中區(qū)域200內(nèi)沿線段B-B的剖面圖。同樣，圖11C～圖17C示出了圖8中區(qū)域200內(nèi)沿線段C-C的剖面圖。
參照圖11A～圖11C，首先在半導(dǎo)體襯底70上隔開規(guī)定的間隔形成由氧化硅膜80、氮化膜81及氧化硅膜82構(gòu)成的ONO膜90。
如圖11B所示，在半導(dǎo)體襯底70的主表面上用熱氧化法形成氧化硅膜80。然后，在氧化硅膜80上形成氮化膜81。氮化膜81用減壓CVD法形成。其后，在氮化膜81上形成氧化硅膜82。通過以上工序，在半導(dǎo)體襯底上形成了由氧化硅膜80、氮化膜81及氧化硅膜82構(gòu)成的ONO膜90。
形成ONO膜90后，通過利用抗蝕劑膜的刻蝕，如圖11A所示，使得每隔開規(guī)定的間隔保留ONO膜90。因此，在ONO膜被除去了的C-C剖面，如圖11C所示，在半導(dǎo)體襯底70上什么也沒有形成。
其次，如圖12A～圖12C所示，在半導(dǎo)體襯底70上未形成ONO膜的區(qū)域注入砷離子。然后，通過把半導(dǎo)體襯底70放入保持在規(guī)定溫度的氮?dú)夥罩羞M(jìn)行熱處理。通過該熱處理激活砷離子，其結(jié)果如圖12C所示，在沿C-C剖面的半導(dǎo)體襯底70的主表面上，形成作為導(dǎo)電層的擴(kuò)散位線WL1。這時(shí)，在半導(dǎo)體襯底70上沿形成了ONO膜的線段B-B的剖面沒有形成擴(kuò)散位線。
然后，如圖13A～圖13C所示，在半導(dǎo)體襯底70的主表面上形成的擴(kuò)散位線上形成層間絕緣膜71。層間絕緣膜71用CVD法形成，然后通過對半導(dǎo)體襯底70進(jìn)行熱處理使層間絕緣膜71固化。另外，如圖13B所示，沿線段B-B的剖面沒有形成層間絕緣膜71。
然后，如圖14A～圖14C所示，為確保形成接觸部60的區(qū)域，通過利用抗蝕劑膜的刻蝕除去ONO膜及層間絕緣膜71的規(guī)定的區(qū)域部分。除去ONO膜及層間絕緣膜71后的區(qū)域200的平面圖示于圖14A，沿線段B-B的剖面圖示于圖14B，沿線段C-C的剖面圖示于14C。
然后，如圖15A～圖15C所示，隔開規(guī)定的間隔形成字線WL1～WL4。這時(shí)，在擴(kuò)散位線上以與字線同樣的方法形成接觸部60a。字線WL1～WL及導(dǎo)電層60a的材質(zhì)例如是多晶硅，用減壓CVD法形成。
另外，這時(shí)與字線WL1～WL4形成的同時(shí)，在上部未形成字線部分的ONO膜被自動(dòng)去除。
然后，如圖16A～圖16C所示，在多條字線WL1～WL4上及半導(dǎo)體襯底70的主表面上及層間絕緣膜71上形成層間絕緣膜72。層間絕緣膜72用CVD法形成。其后通過對半導(dǎo)體襯底70進(jìn)行熱處理使層間絕緣膜72固化。在該層間絕緣膜72上用光刻法形成圖中未示出的抗蝕劑膜。通過以該抗蝕劑膜作為掩?？涛g層間絕緣膜72，如圖16C所示，沿C-C剖面的層間絕緣膜72被部分地去除，形成接觸部20。另一方面，如圖16B所示，在B-B剖面，層間絕緣膜72未被刻蝕。其后除去抗蝕劑膜。
然后，如圖17A～圖17C所示，用濺射法從接觸部20的內(nèi)部到層間絕緣膜72的上表面延伸形成金屬線ML。金屬線ML例如是鋁-硅-銅(Al-Si-Cu)合金膜。用光刻法在該合金膜上形成有布線圖形的抗蝕劑膜(圖中未示出)。以該抗蝕劑膜作為掩模部分地刻蝕除去合金膜，從而形成排列在列方向的金屬線ML1～ML5。由此，得到如圖17B的B-B剖面、圖17C的C-C剖面所示的結(jié)構(gòu)。
根據(jù)以上的制造工序，在半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列內(nèi)能夠形成打樁部。
通過該打樁部的形成可以得到以下效果。
也就是說，用現(xiàn)有的半導(dǎo)體存儲(chǔ)器的制造工序不能確保多條字線的形狀的連續(xù)性，但根據(jù)本發(fā)明，通過在規(guī)定的字線間插入用與字線同樣工序形成的打樁部，能夠確保字線的形狀的連續(xù)性。因此，不需要形成虛擬字線等。
并且，因?yàn)榇驑恫渴窃诒恍纬稍诎雽?dǎo)體襯底的主表面上的擴(kuò)散位線上形成的，所以能夠降低電阻。
另外，由于打樁部的存在，接觸孔的長度可以比現(xiàn)有的縮短，所以引起制造過程中的接觸孔的開口不良的可能性大幅度減少，從而制造分散性減少。同樣，接觸的長度能夠縮短，因打樁部的存在而成為低電阻，所以接觸的形狀變小，其結(jié)果是布局裕量擴(kuò)大。因而，與現(xiàn)有的比較，在同樣區(qū)域能夠作成多個(gè)接觸。因此，即使在同一區(qū)域作成的接觸中的一個(gè)因某些因素的影響而引起開口不良的場合，也能夠用其他的接觸確保開口。其結(jié)果是，可以提高成品率。圖18是現(xiàn)有的半導(dǎo)體存儲(chǔ)器的一個(gè)平面圖。
參照圖18，半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列包含被形成在半導(dǎo)體襯底的主表面上、且隔開規(guī)定的間隔排列在列方向的擴(kuò)散位線BL1～BL4。在擴(kuò)散位線上，金屬線ML1～ML4對應(yīng)于各位線BL1～BL4而排列。
圖18所示的各金屬線ML1～ML4的寬度W不能縮小到半導(dǎo)體存儲(chǔ)器的制造工藝上的某恒定值以下。因此，擴(kuò)散位線間的距離也不能縮小到某個(gè)規(guī)定值以內(nèi)。這里，設(shè)現(xiàn)有的擴(kuò)散位線間的最短距離為D1。
但是，伴隨著近年來的半導(dǎo)體存儲(chǔ)器的微細(xì)化，擴(kuò)散位線間的距離盡量變小是有希望的。
圖19是本發(fā)明的實(shí)施例4的非易失性半導(dǎo)體存儲(chǔ)器的一個(gè)平面圖。
參照圖19，在實(shí)施例3的存儲(chǔ)單元陣列中，與圖18比較，在擴(kuò)散位線BL1上面配置金屬線ML11～ML13以代替金屬線ML1。并且，在擴(kuò)散位線BL2上面配置金屬線ML21～ML23以代替金屬線ML2。同樣，在擴(kuò)散位線BL3上面配置金屬線ML31～ML33以代替金屬線ML3。在擴(kuò)散位線BL4上面配置金屬M(fèi)L41～ML43以代替金屬線ML4。其他結(jié)構(gòu)因?yàn)榕c圖18相同，所以不再重復(fù)其說明。
金屬線ML11～ML13各為圖18中的金屬線ML1全長的4分之1長度。同樣，金屬線ML21～ML23各為金屬線ML2的4分之1長度。并且，金屬線ML31～ML33各為金屬線ML3的4分之1長度。金屬線ML41～ML43各為金屬線ML4的4分之1長度。
下面，說明金屬線ML11～ML13、ML21～ML23、ML31～ML33、ML41～ML43的配置方法。
金屬線ML11～ML13被配置在擴(kuò)散位線BL1上面。但是，如上所述，金屬線ML11～ML13各為金屬線ML1的4分之1的長度，所以在擴(kuò)散位線BL1上面未配置金屬線的區(qū)域相對于擴(kuò)散位線BL1的全長以4分之1的長度存在。同樣，對于擴(kuò)散位線BL2～BL4，在各擴(kuò)散位線上面不存在金屬線的區(qū)域相對于各擴(kuò)散位線的全長也以4分之1的長度存在。
總之，在把各擴(kuò)散位線上面的區(qū)域分為四個(gè)區(qū)間的情況下，在其中的三個(gè)區(qū)間存在金屬線，剩下的一個(gè)區(qū)間成為沒有金屬布線的區(qū)域。
這里，注意金屬線ML11和金屬線ML31的配置方法。
在擴(kuò)散位線BL2上，夾在金屬線ML11與ML31之間的區(qū)域不存在金屬線。在這里，若設(shè)各金屬線的延長方向?yàn)榕c擴(kuò)散位線并行的方向，則金屬線ML11的延長方向的中心線比擴(kuò)散位線BL1的延長方向的中心線配置成更靠近擴(kuò)散位線BL2一側(cè)。
同樣，金屬線ML31的延長方向的中心線比擴(kuò)散位線BL3的延長方向的中心線配置成更靠近擴(kuò)散位線BL2一側(cè)。
即，在相鄰的擴(kuò)散位線上，只在其中一方的擴(kuò)散位線上形成金屬線時(shí)，該金屬線的延長方向上的中心線，從通過接觸部連接該金屬線的擴(kuò)散位線的延長方向的中心線偏移開，被配置在鄰接的擴(kuò)散位線的延長方向中心線一側(cè)。
接著，注意金屬線ML31和ML41。這時(shí)，在擴(kuò)散位線BL2上相當(dāng)于擴(kuò)散位線BL3上的金屬線ML31所在的區(qū)域不存在金屬線。
其結(jié)果是，如上所述，金屬線ML31的延長方向的中心線從擴(kuò)散位線BL3的延長方向的中心線偏移開，被配置在對于擴(kuò)散位線BL2的延長方向的中心線一側(cè)。
這時(shí)，鄰接金屬線ML31的金屬線ML41將其延長方向的中心線也從擴(kuò)散位線BL4的延長方向的中心線偏移開，被配置在擴(kuò)散位線BL3一側(cè)。
即，在相鄰的各個(gè)擴(kuò)散位線的上面形成對應(yīng)的金屬線時(shí)，一方在擴(kuò)散位線上的金屬線的延長方向上的中心線，都從通過接觸部而被連接的擴(kuò)散位線的延長方向的中心線偏移開，被配置在另一方擴(kuò)散位線上側(cè)。
根據(jù)以上所示的配置方法，各擴(kuò)散位線間的距離D2比距離D1短。
并且，在各擴(kuò)散位線上，因?yàn)榱鹘?jīng)擴(kuò)散位線而未流經(jīng)金屬線的電流的距離可以停留在擴(kuò)散位線全長的四分之一處，所以能夠維持低電阻。
圖20是示出了在具有圖7所示結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器中配置金屬線時(shí)的一例的一個(gè)平面圖。
參照圖20，非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列含有擴(kuò)散位線BL1～BL6、主位線MB0、MB1、多個(gè)存儲(chǔ)單元及開關(guān)電路SW70～SW73。
關(guān)于該存儲(chǔ)單元陣列的電路結(jié)構(gòu)，因?yàn)榕c圖7所示相同，所以不重復(fù)其說明。
圖20所示存儲(chǔ)單元陣列還含有金屬線ML10～ML15。金屬線ML10被形成在擴(kuò)散位線BL1上，其長度為擴(kuò)散位線BL1長度的二分之一。同樣，金屬線ML11被配置在擴(kuò)散位線BL2上，金屬線ML12被配置在擴(kuò)散位線BL3上，金屬線ML13被配置在擴(kuò)散位線BL4上，金屬線ML14被配置在擴(kuò)散位線BL5上，金屬線ML15被配置在擴(kuò)散位線BL6上，其長度分別是各位線長度的二分之一。另外，主位線MB0及MB1也用與金屬線ML10～ML15相同的材質(zhì)形成。
下面，說明金屬線ML10～ML15的配置方法。
把位于各位線上面的區(qū)域分為2個(gè)區(qū)域。這時(shí)，對于相鄰的擴(kuò)散位線，各擴(kuò)散位線上的金屬線配置在與相鄰的擴(kuò)散位線上的金屬線被配置的區(qū)域不同的區(qū)域。
具體地說，在與配置在擴(kuò)散位線BL1上的金屬線ML1的區(qū)域?qū)?yīng)的擴(kuò)散位線BL2上的區(qū)域不配置金屬線。同樣，在與擴(kuò)散位線BL1上的未配置金屬線的區(qū)域?qū)?yīng)的擴(kuò)散位線BL2上的區(qū)域配置金屬線ML11。
根據(jù)以上的結(jié)構(gòu)，在存儲(chǔ)單元陣列上減少配置所需的金屬線成為可能。因而，減小擴(kuò)散位線間的距離D3成為可能。
圖21是表示把各擴(kuò)散位線上的區(qū)域分為4個(gè)區(qū)域時(shí)的金屬線配置方法的半導(dǎo)體存儲(chǔ)器的一個(gè)平面圖。
在圖21中所示的金屬線配置方法與圖20相同。即，把位于各位線上的區(qū)域分為4個(gè)區(qū)域。這時(shí)，在相鄰的擴(kuò)散位線上，各擴(kuò)散位線上的金屬線配置在與相鄰的擴(kuò)散位線上的金屬線被配置的區(qū)域不同的區(qū)域。
在這種情況下，在各擴(kuò)散位線上電流流經(jīng)的距離在最大處為擴(kuò)散位線長度的二分之一。
圖22是表示在半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元陣列內(nèi)金屬線配置的另一例的一個(gè)平面圖。
參照圖22，與圖21比較，配置擴(kuò)散位線BL11及BL12以代替擴(kuò)散位線BL1，排列擴(kuò)散位線BL21及BL22以代替擴(kuò)散位線BL2。
其他的擴(kuò)散位線也同樣，擴(kuò)散位線BL3～BL6分別分離為擴(kuò)散位線BL31～BL62。
在圖22中，把在圖21中為1條的擴(kuò)散位線各分為2條，在兩條位線之間新添加了把主位線的電位供給各擴(kuò)散位線用的開關(guān)電路SW82至SW85。由此，與圖21比較可見，存儲(chǔ)單元陣列的面積增大了的存儲(chǔ)單元陣列的工作速度能夠加速。
根據(jù)以上結(jié)構(gòu)，在本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器中，在存儲(chǔ)單元陣列中的擴(kuò)散位線之間的距離能夠縮短。其結(jié)果是，存儲(chǔ)單元陣列的面積可以降低。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，其特征在于含有被排列在行方向上的多條字線；被排列在列方向上的多條位線；被配置在行方向及列方向上的多個(gè)存儲(chǔ)單元；各自與上述多條位線中對應(yīng)的多條位線連接的多條電位供給線；以及通過上述多條電位供給線供給與上述多條位線對應(yīng)的多個(gè)規(guī)定電位的電位控制電路，被配置在上述行方向上的多個(gè)存儲(chǔ)單元串聯(lián)連接，其柵極與被排列在該行方向上的字線相連接，上述多條位線中的每一條都與被配置在相鄰的兩個(gè)列方向上的多個(gè)存儲(chǔ)單元相連接。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述電位控制電路對上述多條位線中與被選擇的存儲(chǔ)單元相連接的第1位線供給第1規(guī)定電位，對與上述被選擇的存儲(chǔ)單元相連接的第2位線供給第2規(guī)定電位，對鄰接上述第1位線的第3位線供給上述第1規(guī)定電位，對鄰接上述第2位線的第4位線供給上述第2規(guī)定電位。
3.一種半導(dǎo)體存儲(chǔ)器，其特征在于含有被配置在列方向上的多個(gè)存儲(chǔ)單元陣列塊；以及與上述多個(gè)存儲(chǔ)單元陣列塊相對應(yīng)、且配置在列方向上的多個(gè)電位控制電路，上述多個(gè)存儲(chǔ)單元陣列塊中的每一個(gè)含有被排列在行方向上的多條字線；被排列在列方向上的多條位線；以及被配置在行方向及列方向上的多個(gè)存儲(chǔ)單元，被配置在上述行方向上的多個(gè)存儲(chǔ)單元串聯(lián)連接，其柵極與被排列在該行方向上的字線相連接，上述多條位線中的每一條與被配置在相鄰的兩個(gè)列方向上的多個(gè)存儲(chǔ)單元相連接，上述電位控制電路在對應(yīng)的存儲(chǔ)單元陣列塊內(nèi)的上述多條位線中，對與被選擇的存儲(chǔ)單元相連接的第1位線供給第1規(guī)定電位，對第2位線供給第2規(guī)定電位，鄰接上述電位控制電路的另一電位控制電路對于對應(yīng)的存儲(chǔ)單元陣列塊內(nèi)的上述第1位線供給第2規(guī)定電位，對上述第2位線供給第1規(guī)定電位。
4.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述電位控制電路含有對應(yīng)于上述多條位線排列的多條電位供給線；以及通過上述多條電位供給線供給與上述被選擇的多條位線對應(yīng)的多個(gè)規(guī)定電位的供給電路，上述多條電位供給線的延伸方向與上述多條位線的延伸方向交叉。
5.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述電位控制電路含有對應(yīng)于上述多條位線排列的多條電位供給線；以及通過上述多條電位供給線供給與上述被選擇的多條位線對應(yīng)的多個(gè)規(guī)定電位的供給電路，上述多條電位供給線與上述多條位線并行排列。
6.一種半導(dǎo)體存儲(chǔ)器，它是包含具有主表面的第1導(dǎo)電型半導(dǎo)體襯底及存儲(chǔ)單元陣列的半導(dǎo)體存儲(chǔ)器，其特征在于上述存儲(chǔ)單元陣列含有被形成在上述半導(dǎo)體襯底的主表面上且被排列在列方向上的多個(gè)第2導(dǎo)電型的第1導(dǎo)電層；被排列在行方向上的多條字線；被形成在上述多條字線的上層且排列在列方向上、各自包含多個(gè)導(dǎo)線線段的多條導(dǎo)線；與字線和導(dǎo)線的交點(diǎn)對應(yīng)配置的多個(gè)存儲(chǔ)單元；以及被形成在上述第1導(dǎo)電層上的多個(gè)打樁部，上述多個(gè)打樁部中的每一個(gè)含有在上述半導(dǎo)體襯底的主表面上且被形成在第1導(dǎo)電層上的第2導(dǎo)電層；以及被形成在上述第2導(dǎo)電層與上述導(dǎo)線線段之間的多個(gè)接觸部。
7.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器，其特征在于在相互鄰接的導(dǎo)電層內(nèi)，只在其中一方的導(dǎo)電層上形成導(dǎo)線線段的場合，上述導(dǎo)線線段延伸方向的中心線，從通過上述多個(gè)接觸部連接的導(dǎo)電層延伸方向的中心線偏移開，位于相鄰導(dǎo)電層延伸的中心線一側(cè)，在形成與相鄰導(dǎo)電層的每一層上對應(yīng)的導(dǎo)線線段時(shí)，一方導(dǎo)電層上的導(dǎo)線線段的延伸方向的中心線從通過上述多個(gè)接觸部連接的導(dǎo)電層的延伸方向的中心線偏移開，位于另一方的導(dǎo)電層上的導(dǎo)線線段一側(cè)。
全文摘要
在對相鄰的存儲(chǔ)單元陣列塊的每一個(gè)內(nèi)的特定的存儲(chǔ)單元寫入數(shù)據(jù)的情況下，通過開關(guān)控制電路及供給電路，對被連接在一方的存儲(chǔ)單元陣列塊內(nèi)的特定的存儲(chǔ)單元上的第1及第2位線中的第1位線供給第1規(guī)定電位，對第2位線供給第2規(guī)定電位。并且，對另一方的存儲(chǔ)單元陣列塊內(nèi)的第2位線供給第1規(guī)定電位，對第1位線供給第2規(guī)定電位。因此，該半導(dǎo)體存儲(chǔ)器既可抑制寫入時(shí)產(chǎn)生的不需要的電流，又能提高生產(chǎn)率。
文檔編號(hào)G11C5/06GK1444284SQ02149920
公開日2003年9月24日 申請日期2002年11月8日 優(yōu)先權(quán)日2002年3月12日
發(fā)明者大石司 申請人:三菱電機(jī)株式會(huì)社