專利名稱：半導體裝置的制作方法
專利說明半導體裝置 [發(fā)明所屬的技術(shù)領(lǐng)域]本發(fā)明涉及半導體裝置，特別是涉及能適應(yīng)多種接口的輸入電路的結(jié)構(gòu)。更特定地說，本發(fā)明涉及與時鐘信號同步工作的同步型半導體裝置的輸入電路的結(jié)構(gòu)。

圖18是概略地表示現(xiàn)有的輸入電路的結(jié)構(gòu)的一例的圖。在圖18中，輸入電路92包括對來自外部的信號EXSI與基準電壓VREF進行比較，生成對應(yīng)于該比較結(jié)果的信號的比較電路902a；以及對比較電路902a的輸出信號進行緩沖處理(放大)，生成內(nèi)部信號INSI的反相器902b。該比較電路902a和反相器902b接受內(nèi)部電源電壓VDDP作為工作電源電壓。
由基準電壓發(fā)生電路900生成基準電壓VREF。該基準電壓發(fā)生電路900包括與接受外部電源電壓EXVDD的外部電源節(jié)點結(jié)合，生成恒定大小的恒定電流的恒流源900a；以及將從恒流源900a供給的恒定電流變換成電壓，在節(jié)點900c上生成基準電壓VREF的電流/電壓變換元件(Z)900b。該電流/電壓變換元件900b例如由電阻元件或柵極和漏極互相連接的MOS晶體管(絕緣柵型場效應(yīng)晶體管)構(gòu)成。
圖19是表示圖18所示的輸入電路的工作的信號波形圖。以下，參照圖19，簡單地說明圖18所示的輸入電路的工作。
比較電路902a在負輸入端接受外部信號EXSI，在正輸入端接受基準電壓VREF，作為差動放大電路工作。
在外部信號EXSI比基準電壓VREF高的情況下，根據(jù)其差值，比較電路902a的輸出信號呈低電平。由于反相器902a將比較電路902a的呈低電平的信號放大且反轉(zhuǎn)后輸出，所以內(nèi)部信號INSI變成內(nèi)部電源電壓VDDP電平這樣的高電平。
另一方面，如外部信號EXSI比基準電壓VREF低，則比較電路902a輸出與該差值對應(yīng)的高電平信號。由于反相器902b將比較電路902a的輸出信號反轉(zhuǎn)并放大，所以內(nèi)部信號INSI變成接地電壓電平這樣的低電平。
因此，每當外部信號EXSI與基準電壓VREF交叉時，內(nèi)部信號INSI能使其邏輯電平急速變化，能生成有陡峭的上升/下降波形的內(nèi)部信號。即，通過使用該差動放大電路902a，對外部信號EXSI與基準電壓VREF進行比較，根據(jù)該比較結(jié)果，生成內(nèi)部信號INSI，即使外部信號EXSI發(fā)生波形失真，也能生成陡峭地上升/下降的內(nèi)部信號。
根據(jù)該外部信號EXSI的振幅，設(shè)定基準電壓VREF的振幅的中央值。例如，外部信號EXSI為1.8V(＝VDDQ)時，基準電壓VREF設(shè)定為0.9V。
圖20是概略地表示外部信號EXSI的邏輯高電平及邏輯低電平與基準電壓的關(guān)系圖。在圖20中，外部信號EXSI的高電平下限值是電壓VIH電平，低電平上限值是電壓VIL。通常，在LVTTL接口中，高電平下限電壓VIH設(shè)定為2.0V，另外，低電平上限電壓VIL設(shè)定為0.8V。因此，在該LVTTL接口中，基準電壓VREF被設(shè)定為中央值的1.4V。
可是，最近，作為接口，為了在呈低電源電壓的輸出電路中傳輸信號/數(shù)據(jù)，在1.8V系統(tǒng)接口中，將該高電平下限電壓VIH設(shè)定為0.8·VDDQ大小的電壓電平，另外，將低電平上限值VIL設(shè)定為0.2·VDDQ。這里，電壓VDDQ表示驅(qū)動外部信號EXSI的電路的工作電源電壓。在此情況下，基準電壓VREF的電壓電平被設(shè)定為中央值的0.9V。
如圖18所示，由電流/電壓變換元件900b將來自恒流源900a的恒定電流變換成電壓，生成基準電壓VREF。因此，基準電壓VREF是與電壓VDDQ無關(guān)的恒定的電壓電平。該電源電壓VDDQ在從1.65V至1.95V的范圍內(nèi)變化，就其規(guī)格值來說是允許的。
現(xiàn)在，如圖21A所示，在電源電壓VDDQ上升到1.95V的情況下，外部信號EXSI的高電平下限電壓VIH變成1.56V，另一方面，低電平上限電壓VIL變成0.36V?；鶞孰妷篤REF為0.9V，是恒定的，因此，基準電壓VREF與高電平電壓VIH的差值為0.66V，另一方面，基準電壓VREF與低電平電壓VIL的差值為0.54V。因此，在外部信號EXSI從高電平變到低電平的情況下，該外部信號EXSI至橫切基準電壓VREF所需要的時間和低電平信號上升到高電平時至橫切基準電壓VREF所需要的時間不同，內(nèi)部信號對外部信號下降的響應(yīng)慢。
另外，如圖21B所示，在電源電壓VDDQ下降到1.65V的情況下，高電平電壓VIH變成1.32V，低電平電壓VIL變成0.32V。即使在此情況下，基準電壓VREF為0.9V，高電平下限電壓VIH與基準電壓VREF的差變成0.42V，另一方面，基準電壓VREF和低電平上限電壓VIL的差值變成0.58V。因此，在該狀態(tài)下，內(nèi)部信號成為對外部信號上升的響應(yīng)慢的信號。
即，如在圖22A中夸張地示出，在電源電壓VDDQ上升了的情況下，由于內(nèi)部信號INSI對外部信號EXSI下降的響應(yīng)慢，另外，同樣由于對外部信號EXSI上升的響應(yīng)變快，所以內(nèi)部信號INSI的高電平期間比圖22A中用單點點劃線表示的理想的響應(yīng)波形縮短。
另外，如圖22B所示，在電源電壓VDDQ的電壓電平下降了的情況下，由于基準電壓VREF的電壓電平相對地上升，所以內(nèi)部信號INSI對外部信號EXSI下降的響應(yīng)快，另一方面，由于對外部信號EXSI上升的響應(yīng)慢，所以其高電平期間比圖22B中用單點點劃線表示的理想的響應(yīng)波形加長。
即，如果規(guī)定該外部信號EXSI的高電平的電源電壓VDDQ的電壓電平變化，則產(chǎn)生內(nèi)部信號INSI對上升或下降的響應(yīng)的滯后，存在不能生成準確地響應(yīng)外部信號的變化的內(nèi)部信號的問題。
另外，由于信號路徑中的傳輸損失，外部信號EXSI在高電平下限電壓VIH與低電平上限電壓VIL之間變化的情況下，隨著外部電源電壓VDDQ的變化，高電平下限電壓VIH和低電平上限電壓VIL各自與基準電壓的差值互不相同，所以輸入電路的工作容限對高電平電壓及低電平電壓不同，不能保證其工作容限，產(chǎn)生不能準確地生成與外部信號對應(yīng)的內(nèi)部信號的問題。
特別是為了利用電源電壓VDDQ作為信號/數(shù)據(jù)輸出電路的工作電源電壓，如果在該信號/數(shù)據(jù)輸出工作時發(fā)送側(cè)的輸出電路的工作電源電壓發(fā)生變化，則在接收側(cè)的半導體存儲器中，輸入信號的電壓電平的變化增大，產(chǎn)生不能準確地判斷輸入信號的邏輯電平來生成與輸入信號對應(yīng)的內(nèi)部信號的問題。
另外，在處理系統(tǒng)中，有時所使用的接口不同。如上所述，在LYTTL接口中存在傳輸信號/數(shù)據(jù)的系統(tǒng)，以及在1.8V系統(tǒng)接口中存在傳輸信號/數(shù)據(jù)的系統(tǒng)。如果分別對這樣的多個接口設(shè)計芯片，則設(shè)計效率低。因此，一般是對多個接口進行共同的芯片設(shè)計，根據(jù)最后使用的接口，設(shè)定基準電壓的電壓電平。
在這樣的多個接口中，如上所述，即使在包括輸入信號有與電源電壓電平有關(guān)的高電平下限電壓及低電平上限電壓的接口的情況下，也要求不影響內(nèi)部信號的處理速度，與電源電壓的變化無關(guān)地準確地進行輸入信號的邏輯電平的判斷。因此，本發(fā)明的目的在于提供一種即使規(guī)定外部信號的振幅的電源電壓發(fā)生變化，也能準確而且穩(wěn)定地生成內(nèi)部信號的輸入電路。
本發(fā)明的另一個目的在于提供一種即使對多個接口也容易適應(yīng)，不降低信號處理速度，能準確地判斷輸入信號的邏輯電平的輸入電路。
與本發(fā)明的第一觀點有關(guān)的半導體裝置備有從第一電源衰減器供給的第一電源電壓，生成與該第一電源電壓有關(guān)的基準電壓的基準電壓發(fā)生電路；接受第一輸入信號，根據(jù)該第一輸入信號與基準電壓的電壓電平的關(guān)系，判斷第一輸入信號的邏輯電平，根據(jù)該判斷結(jié)果，生成與第一電源電壓不同的呈第二電源電壓電平的第一內(nèi)部信號的第一輸入電路；以及接受通過與第一電源衰減器不同配置的第二電源衰減器供給的第一電源電壓作為工作電源電壓，對所供給的信號進行緩沖處理后輸出到外部的輸出電路。
與本發(fā)明的第二觀點有關(guān)的半導體裝置備有接受第一電源電壓作為工作電源電壓工作，對輸入信號進行緩沖處理，生成呈第一電源電壓電平振幅的信號的門電路；以及將該門電路的輸出信號變換成呈第二電源電壓電平振幅的信號，生成內(nèi)部信號的電平變換電路。決定輸入信號的邏輯電平的電壓與第二電源電壓有關(guān)。
與本發(fā)明的第三觀點有關(guān)的半導體裝置備有接受第一電源電壓作為工作電源電壓，對激活時來自外部的時鐘信號與第一基準電壓進行比較，根據(jù)該比較結(jié)果，生成與外部時鐘信號對應(yīng)的內(nèi)部時鐘信號的第一時鐘輸入電路；接受第二電源電壓作為工作電源電壓，對外部時鐘信號與第二基準電壓進行比較，根據(jù)該比較結(jié)果，生成與外部時鐘信號對應(yīng)的第二內(nèi)部時鐘信號的第二時鐘輸入電路；根據(jù)時鐘信號和指定時鐘信號有效/無效的時鐘啟動信號，生成將第一時鐘輸入電路激活用的第一時鐘控制信號的第一時鐘控制電路；以及根據(jù)時鐘信號和時鐘啟動信號，生成將第二時鐘輸入電路激活用的第二時鐘控制信號的第二時鐘控制電路。
由于根據(jù)與第一電源電壓有關(guān)的基準電壓與第一輸入信號的電壓電平的關(guān)系，判斷第一輸入信號的邏輯電平，所以即使該第一電源電壓電平發(fā)生變化，也能用成為基準的第一電源電壓判斷輸入信號的邏輯電平，能與第一電源電壓電平的變化無關(guān)地、準確地生成內(nèi)部信號。
另外，由于根據(jù)電源電壓能利用的電壓電平，對時鐘信號設(shè)計多個系統(tǒng)，根據(jù)電源電壓電平將對應(yīng)的時鐘信號生成路徑激活，所以即使在外部電源電壓變更、時鐘信號的振幅變更的情況下，也能準確、且容易地生成與外部時鐘信號對應(yīng)的內(nèi)部時鐘信號。
通過參照附圖的后述的本發(fā)明的詳細說明，本發(fā)明的上述和其它的目的、特征、方面和優(yōu)點會變得更加明白。圖1是概略地表示本發(fā)明的半導體裝置總體的結(jié)構(gòu)圖。
圖2是表示本發(fā)明的實施例1的輸入電路的結(jié)構(gòu)圖。
圖3是表示本發(fā)明的實施例1的發(fā)生基準電壓的電路結(jié)構(gòu)的一例的圖。
圖4是表示本發(fā)明的實施例2的輸入電路的結(jié)構(gòu)圖。
圖5是概略地表示本發(fā)明的實施例3的輸入電路的結(jié)構(gòu)圖。
圖6是表示圖5所示的電源接通檢測電路的工作的信號波形圖。
圖7是表示本發(fā)明的實施例4的輸入電路的結(jié)構(gòu)圖。
圖8是表示圖7所示的輸入電路的工作的信號波形圖。
圖9是概略地表示本發(fā)明的實施例5的輸入電路的結(jié)構(gòu)圖。
圖10是表示本發(fā)明的實施例6的輸入電路的結(jié)構(gòu)圖。
圖11是表示圖10所示的時鐘控制電路的工作的信號波形圖。
圖12是概略地表示本發(fā)明的實施例6的變例的結(jié)構(gòu)圖。
圖13是概略地表示本發(fā)明的實施例6的時鐘輸入電路的配置圖。
圖14是概略地表示本發(fā)明的實施例6的時鐘輸入電路的配置的變例的圖。
圖15A是概略地表示本發(fā)明的實施例7的電源配置圖，15B是表示圖15A所示的電源配置中的數(shù)據(jù)輸出時的電壓變化曲線圖。
圖16是概略地表示圖15A所示的基準電壓發(fā)生電路的結(jié)構(gòu)圖。
圖17是概略地表示衰減器和管腳端子的連接圖。
圖18是概略地表示現(xiàn)有的輸入電路的結(jié)構(gòu)圖。
圖19是表示圖18所示的輸入電路的工作的信號波形圖。
圖20是表示圖18所示的輸入電路的輸入信號與基準電壓的關(guān)系圖。
圖21A是概略地表示外部電源電壓上升時基準電壓與輸入信號的邏輯電平的關(guān)系圖，21B是表示輸出電源電壓下降時基準電壓與輸入信號的邏輯電平的關(guān)系圖。
圖22A是概略地表示輸出電源電壓上升時的內(nèi)部信號波形圖，22B是概略地表示輸出電源電壓下降時的內(nèi)部信號波形圖。[總體結(jié)構(gòu)]圖1是概略地表示本發(fā)明的半導體裝置的總體結(jié)構(gòu)圖。在圖1中，半導體裝置1包括由外部電源電壓EXVDD生成各種內(nèi)部電源電壓的內(nèi)部電源電路2；以及接受來自內(nèi)部電源電路2的內(nèi)部電源電壓作為工作電源電壓的存儲電路3。在圖1中，作為內(nèi)部電源電路2生成的內(nèi)部電源電壓，有代表性地示出了外圍電源電壓VDDP和陣列電源電壓VDDS。存儲電路3包括存儲單元排列成行列狀的存儲單元陣列、以及從該存儲單元陣列選擇存儲單元的存儲器選擇電路。陣列電源電壓VDDS被供給存儲器陣列，外圍電源電壓VDDP被供給選擇存儲單元的電路部分。
半導體裝置1還包括接受外部信號EXCLK和表示該時鐘信號的有效/無效的外部時鐘啟動信號XCLKE，生成內(nèi)部時鐘信號CLKIN的時鐘輸入電路4；根據(jù)外部信號EXSG生成內(nèi)部信號的信號輸入緩沖電路5；接受來自外部的輸入數(shù)據(jù)，生成內(nèi)部數(shù)據(jù)的數(shù)據(jù)輸入緩沖電路6；以及將從存儲電路3中選擇的存儲單元讀出的數(shù)據(jù)輸出到外部用的數(shù)據(jù)輸出緩沖電路7。
在圖1中示出了數(shù)據(jù)輸入緩沖電路6及數(shù)據(jù)輸出緩沖電路7通過公用端子(衰減器)進行數(shù)據(jù)的輸入輸出。可是，該數(shù)據(jù)輸入緩沖電路6及數(shù)據(jù)輸出緩沖電路7也可以分別通過各自的端子(衰減器)進行數(shù)據(jù)的輸入及輸出。
來自外部的輸出電源電壓VDDQ和來自內(nèi)部電源電路2的外圍電源電壓VDDP被供給時鐘輸入電路4、信號輸入緩沖電路5、數(shù)據(jù)輸入緩沖電路6及數(shù)據(jù)輸出緩沖電路7。
根據(jù)該輸出電源電壓VDDQ確定數(shù)據(jù)DQ及外部信號EXSG、外部時鐘信號EXCLK及外部時鐘啟動信號XCLKE的振幅。即，還根據(jù)能適用該半導體裝置的接口，設(shè)定輸出電源電壓VDDQ的電壓電平。將輸出電源電壓VDDQ供給時鐘輸入電路4、信號輸入緩沖電路5、數(shù)據(jù)輸入緩沖電路6及數(shù)據(jù)輸出緩沖電路7，根據(jù)該輸出電源電壓VDDQ和來自外部的信號(包括數(shù)據(jù))的電壓關(guān)系，生成內(nèi)部信號。因此，即使輸出電源電壓VDDQ發(fā)生變化，另外，即使在根據(jù)該使用的接口，電源電壓電平變更的情況下，也能準確地將外部信號的邏輯電平反轉(zhuǎn)，生成內(nèi)部信號。圖2是表示本發(fā)明的實施例1的輸入緩沖電路的結(jié)構(gòu)圖。在圖2中，共同表示圖1所示的時鐘輸入電路4、信號輸入緩沖電路5及數(shù)據(jù)輸入緩沖電路6的初級輸入緩沖電路的結(jié)構(gòu)。該初級輸入緩沖電路對從外部借衰減器供給的信號/數(shù)據(jù)進行緩沖處理，生成內(nèi)部信號。
在圖2中，輸入緩沖電路包括對基準電壓Vref1與外部信號EXS的電壓電平進行比較，生成表示該比較結(jié)果的信號OUT的比較電路10；以及對比較電路10的輸出信號OUT進行緩沖處理，生成內(nèi)部信號BUFIN的反相緩沖器12。這些比較電路10及反相緩沖器12接受外圍電源電壓VDDP作為工作電源電壓?；鶞孰妷篤ref1是有輸出電源電壓VDDQ的1/2大小的電壓電平、與輸出電源電壓VDDQ有關(guān)的電壓。
比較電路10包括連接在電源節(jié)點與內(nèi)部節(jié)點NA之間、而且其柵極連接在內(nèi)部節(jié)點NA上的P溝道MOS晶體管(絕緣柵型場效應(yīng)晶體管)10a；連接在電源節(jié)點與內(nèi)部節(jié)點NB之間、而且其柵極連接在內(nèi)部節(jié)點NA上的P溝道MOS晶體管10b；連接在內(nèi)部節(jié)點NA與內(nèi)部節(jié)點NC之間、而且在其柵極上接受基準電壓Vref1的N溝道MOS晶體管10c；連接在內(nèi)部節(jié)點NB與內(nèi)部節(jié)點NC之間、而且在其柵極上接受外部信號EXS的N溝道MOS晶體管10d；以及連接在內(nèi)部節(jié)點NC與接地節(jié)點之間的恒流源10e。由該恒流源10e決定比較電路10的工作電流。
在比較電路10中，MOS晶體管10a及10b構(gòu)成電流鏡級，流過MOS晶體管10a的電流的鏡像電流流經(jīng)MOS晶體管10b。即，在這些MOS晶體管10a及10b的尺寸相同的情況下，相同大小的電流流過MOS晶體管10a及10b。
MOS晶體管10c及10d構(gòu)成差動級，在內(nèi)部節(jié)點NB上生成與基準電壓Vref1與外部信號EXS的電壓電平的差值對應(yīng)的信號。例如，在外部信號EXS比基準電壓Vref1高的情況下，MOS晶體管10d的電導增大，流經(jīng)MOS晶體管10d的電流變得比流經(jīng)MOS晶體管10c的電流大。電流從MOS晶體管10a供給MOS晶體管10c，因此，該MOS晶體管10d使從MOS晶體管10b供給的電流放電，來自節(jié)點NB的輸出信號OUT呈低電平。
反之，在外部信號EXS比基準電壓Vref1低的情況下，MOS晶體管10c的電導比MOS晶體管10d的電導大，流過MOS晶體管10c的電流變得比流經(jīng)MOS晶體管10d的電流大。流經(jīng)MOS晶體管10c的電流的鏡像電流通過MOS晶體管10a及10b的鏡像級被供給MOS晶體管10d，所以MOS晶體管10d不能使所供給的電流全部放電，來自節(jié)點NB的輸出信號OUT呈高電平。
反相緩沖器12包括連接在電源節(jié)點與節(jié)點12c之間、而且在其柵極上接受比較電路10的輸出信號OUT的P溝道MOS晶體管12a；以及連接在節(jié)點12c與接地節(jié)點之間、而且在其柵極上接受比較電路10的輸出信號OUT的N溝道MOS晶體管12b。
該反相緩沖器12將輸出信號OUT放大且反轉(zhuǎn)，生成內(nèi)部信號BUFIN。因此，比較電路10的輸出信號OUT的電壓電平即使是中間電壓電平，但如果超過比較電路12的輸入邏輯閾值，則能高速地將內(nèi)部信號BUFIN驅(qū)動成與比較電路10的輸出信號OUT的邏輯電平對應(yīng)的電壓電平。該內(nèi)部信號BUFIN是振幅為內(nèi)部電源電壓VDDP的信號。因此，利用該圖2所示的電路，能將振幅為VDDQ的外部信號EXS的電平變換成振幅為VDDP的信號。
基準電壓Vref1有輸出電源電壓VDDQ的1/2倍的電壓電平。因此，在輸出電源電壓VDDQ變化了的情況下，即使在生成該外部信號EXS的電路中，也能用相同的輸出電源電壓VDDQ生成外部信號，改變其電壓電平。因此，基準電壓Vref1經(jīng)常跟隨輸出電源電壓VDDQ的變化而變化，即使輸出電源電壓VDDQ的電壓電平發(fā)生變化，基準電壓Vref1也能維持外部信號EXS的高電平下限電壓(以下稱高電平電壓)VIH及低電平上限電壓(以下稱低電平電壓)VIL的中間值，與輸出電源電壓VDDQ的變化無關(guān)，能準確地判斷來自外部的信號EXS的邏輯電平，另外，工作容限也能常時地對高電平電壓VIH、低電平電壓VIL都相同。
另外，該外部信號EXS可以是圖1所示的信號中的任意一個。
圖3是表示發(fā)生圖1所示的基準電壓Vref1的電路14的結(jié)構(gòu)的一例的圖。在圖3中，基準電壓發(fā)生電路14包括連接在輸出電源節(jié)點與節(jié)點ND之間的電阻元件14a；連接在節(jié)點ND與節(jié)點NE之間、而且其柵極連接在節(jié)點ND上的N溝道MOS晶體管14b；連接在節(jié)點NE與節(jié)點NF之間、而且其柵極連接在節(jié)點NF上的P溝道MOS晶體管14c；連接在節(jié)點NF與接地節(jié)點之間的電阻元件14d；連接在輸出電源節(jié)點與節(jié)點NG之間、而且其柵極連接在節(jié)點ND上的N溝道MOS晶體管14e；以及連接在節(jié)點NG與接地節(jié)點之間、而且其柵極連接在節(jié)點NF上的P溝道MOS晶體管14f。來自與將工作電源電壓供給輸出電路等的衰減器不同的衰減器的輸出電源電壓VDDQ被供給輸出電源節(jié)點。輸出電路工作時輸出電源電壓VDDQ即使變化，也不會受其影響，這是因為穩(wěn)定地生成基準電壓的緣故。
電阻元件14a及14d的電阻值分別為R1及R2，比MOS晶體管14b及14c的溝道電阻(導通電阻)大很多。在該狀態(tài)下，MOS晶體管14b及14c在二極管模式下工作，沿正向產(chǎn)生其閾值電壓的絕對值大小的電壓降。在電阻元件14a及14d的電阻值R1及R2相等的情況下，節(jié)點ND及NF的電壓V(ND)及V(NF)分別用下式表示V(ND)＝(VDDQ/2)+VthnV(NF)＝(VDDQ/2)-|Vthp|式中，Vthn及Vthp分別表示MOS晶體管14b及14c的閾值電壓。
MOS晶體管14e由于其柵極電壓比漏極節(jié)點的電壓、即比輸出電源電壓VDDQ低，所以按照源跟隨器模式工作，將閾值電壓Vthn比節(jié)點ND的電壓V(ND)低的電壓傳遞給節(jié)點NG。因此，(VDDQ/2)大小的電壓由該MOS晶體管14e被傳遞給節(jié)點NG。
另一方面，MOS晶體管14f由于其漏極節(jié)點的電壓比其柵極電壓，即比節(jié)點NF的電壓低，所以同樣以源跟隨器模式工作，MOS晶體管14f將其閾值電壓的絕對值|Vthp|比節(jié)點NF的電壓V(NF)高的電壓，即(VDDQ/2)大小的電壓傳遞給節(jié)點NG。這里，MOS晶體管14c及14f的閾值電壓相等，另外，MOS晶體管14b及14e的閾值電壓相等。
在基準電壓Vref1比電壓(VDDQ/2)低的情況下，MOS晶體管14e的柵-源間電壓變得比閾值電壓Vthn大，MOS晶體管14e呈導通狀態(tài)，將電流供給節(jié)點NG，使基準電壓Vref1的電壓電平上升。另一方面，在基準電壓Vref1的電壓電平比(VDDQ/2)大小的電壓電平上升了的情況下，MOS晶體管14f的源-柵間的電壓變得比其閾值電壓的絕對值大，MOS晶體管14導通，使基準電壓Vref1的電壓電平下降。因此，利用這些MOS晶體管14e及14f的源跟隨器模式工作，能將基準電壓Vref1的電壓電平保持在(VDDQ/2)大小的電壓電平。
另外，在基準電壓發(fā)生電路14中，由于電阻元件14a及14d的電阻值足夠大，所以用微小的電流就能生成中間電壓VDDQ/2。在此情況下，基準電壓發(fā)生電路14只要求對構(gòu)成輸入緩沖電路的比較電路的差動放大電路的差動級的柵極電容充電，能使該基準電壓發(fā)生電路14的MOS晶體管14e及14f的尺寸足夠大，另外還能使其功耗足夠小。
如上所述，如果采用本發(fā)明的實施例1，則根據(jù)決定外部信號的邏輯電平的電源電壓，生成基準電壓，對該基準電壓與外部信號進行比較，即使輸出電源電壓變化時，即外部信號的振幅變化時(電壓電平變化時)，也能充分而準確地將基準電壓維持在該變化了的外部信號的高電平電壓與低電平電壓的中間電壓電平，能準確地進行外部信號的邏輯電平的判斷。
另外，在輸出電源電壓變化時，也能使外部信號對高電平電壓VIH及低電平電壓VIL的基準電壓Vref1的容限互相相等，能常時地使對高電平電壓VIH及低電平電壓VIL的基準電壓的容限相同，能穩(wěn)定地進行外部信號的邏輯電平的判斷。圖4是表示本發(fā)明的實施例2的輸入電路的結(jié)構(gòu)圖。在圖4中，也示出了接受一個外部信號EXS、生成內(nèi)部信號BUFIN的輸入緩沖電路的結(jié)構(gòu)。在圖4中，輸入緩沖電路包括接受外部信號EXS，生成有輸出電源電壓VDDQ電平大小的振幅的信號的反相緩沖器16；將反相緩沖器16的輸出信號變換成內(nèi)部電源電壓VDDP電平大小的振幅的信號的電平變換電路18；以及對電平變換電路18的輸出信號進行緩沖處理(放大)，生成內(nèi)部信號BUFIN的反相緩沖器20。
反相緩沖器16接受輸出電源電壓VDDQ作為工作電源電壓，另外，電平變換電路18及反相緩沖器20接受內(nèi)部電源電壓VDDP作為工作電源電壓。因此，由于在接受輸出電源電壓VDDQ作為工作電源電壓的反相緩沖器16中接受外部信號EXS，所以通過將該反相緩沖器16的輸入邏輯閾值設(shè)定為VDDQ/2大小的電壓電平，即使外部信號EXS的振幅由于輸出電源電壓VDDQ的變化而變化，也能常時地將輸入邏輯閾值保持在VDDQ/2大小的電壓電平，即使電源電壓VDDQ發(fā)生變化，也能準確地進行外部信號EXS的邏輯電平的判斷。
通過用電平變換電路18將該反相緩沖器16的輸出信號變換成內(nèi)部電源電壓VDDP電平大小的信號，用反相緩沖器20生成內(nèi)部電源電壓VDDP電平大小的內(nèi)部信號BUFIN，能生成與內(nèi)部電路的工作電源電壓對應(yīng)的內(nèi)部信號。
反相緩沖器16包括連接在輸出電源節(jié)點與內(nèi)部節(jié)點NG之間、而且在其柵極接受外部信號EXS的P溝道MOS晶體管16a；連接在輸出電源節(jié)點與節(jié)點NG之間、而且在其柵極接受啟動信號EN的P溝道MOS晶體管16b；以及串聯(lián)連接在節(jié)點NG與接地節(jié)點之間的N溝道MOS晶體管16c及16d。
MOS晶體管16c在其柵極接受外部信號EXS，MOS晶體管16d在其柵極接受啟動信號EN。該啟動信號EN在功率衰減模式時被非激活，啟動信號EN被非激活時，MOS晶體管16b呈導通狀態(tài)，MOS晶體管16d呈截止狀態(tài)。因此，節(jié)點NG被維持在輸出電源電壓VDDQ電平。該啟動信號EN非激活時通過將節(jié)點NG維持在輸出電源電壓VDDQ電平，能與外部信號EXS的變化無關(guān)地停止該反相緩沖器16的工作，能降低消耗電流。
電平變換電路18包括連接在內(nèi)部電源節(jié)點與內(nèi)部節(jié)點NH之間、而且其柵極連接在內(nèi)部節(jié)點NI上的P溝道MOS晶體管18a；連接在內(nèi)部電源節(jié)點與內(nèi)部節(jié)點NI之間、而且其柵極連接在內(nèi)部節(jié)點NH上的P溝道MOS晶體管18b；連接在內(nèi)部節(jié)點NH與接地節(jié)點之間、而且在其柵極接受反相緩沖器16的輸出信號的N溝道MOS晶體管18c；以及連接在內(nèi)部節(jié)點NI與接地節(jié)點之間、而且在其柵極通過反相器18e接受反相緩沖器16的輸出信號的N溝道MOS晶體管18d。反相器18e接受輸出電源電壓VDDQ作為工作電源電壓。
在該電平變換電路18中，反相緩沖器16的輸出信號為高電平時，反相器18e的輸出信號變成低電平，MOS晶體管18c呈導通狀態(tài)，MOS晶體管18d呈截止狀態(tài)。因此，隨著節(jié)點NH的電壓下降，MOS晶體管18b向?qū)顟B(tài)轉(zhuǎn)移，將節(jié)點NI充電到內(nèi)部電源電壓VDDP電平。隨著該內(nèi)部節(jié)點NI的電壓電平的上升，MOS晶體管18a變成非導通狀態(tài)，最終，內(nèi)部節(jié)點NI變成內(nèi)部電源電壓VDDP電平，內(nèi)部節(jié)點NH變成接地電壓電平。在該狀態(tài)下，MOS晶體管18a呈截止狀態(tài)，節(jié)點NI的高電平信號被MOS晶體管18a及18b閂鎖，不產(chǎn)生消耗電流。
另一方面，反相緩沖器16的輸出信號為低電平時，反相器18e的輸出信號變成高電平，MOS晶體管18c呈截止狀態(tài)，MOS晶體管18d呈導通狀態(tài)，內(nèi)部節(jié)點NI被驅(qū)動到接地電壓電平。隨著該內(nèi)部節(jié)點NI的電壓下降，MOS晶體管18a向?qū)顟B(tài)轉(zhuǎn)移，使內(nèi)部節(jié)點NH的電壓電平上升。最終，內(nèi)部節(jié)點NH變成內(nèi)部電源電壓VDDP電平，內(nèi)部節(jié)點NI變成接地電壓電平。
因此，反相緩沖器16的輸出信號為低電平時，從電平變換電路18輸出低電平信號，反相緩沖器16的輸出信號為輸出電源電壓VDDQ電平時，從電平變換電路18輸出內(nèi)部電源電壓VDDP電平大小的信號。
通過用電平變換電路18生成內(nèi)部電源電壓VDDP電平大小的信號，確保電平變換電路18的輸出信號的高電平及低電平對反相緩沖器20的輸入邏輯閾值的容限，快速地生成內(nèi)部信號BUFIN。
如上所述，如果采用本發(fā)明的實施例2，則用接受輸出電源電壓作為工作電源電壓的反相緩沖器接受來自外部的信號，對其輸出信號進行電平變換，生成內(nèi)部電源電壓電平大小的信號，即使在輸出電源電壓VDDQ發(fā)生變化時，也能準確地使外部信號EXS的高電平電壓及低電平電壓的容限相等，能可靠地判斷外部信號EXS的邏輯電平，生成內(nèi)部信號。圖5是概略地表示本發(fā)明的實施例3的輸入緩沖電路的結(jié)構(gòu)圖。在圖5中，輸入緩沖電路包括接受外部信號EXS和來自電源接通檢測電路22的電源接通檢測信號ZPORQ的門電路24；對門電路24的輸出信號進行電平變換的電平變換電路18；以及對電平變換電路18的輸出信號進行緩沖處理(放大)，生成內(nèi)部信號BUFIN的反相緩沖器20。
電源接通檢測電路22在輸出電源電壓VDDQ被接通且穩(wěn)定時，使該電源接通檢測信號ZPORQ上升到高電平。作為該電源接通檢測電路22的結(jié)構(gòu)，例如可以采用使利用電容元件進行電容耦合的內(nèi)部節(jié)點的電壓電平隨著電源電壓的電壓電平的上升而上升，檢測電源電壓的接通的通常的結(jié)構(gòu)。
門電路24是NAND電路，接受輸出電源電壓VDDQ作為工作電源電壓。電平變換電路18包括使門電路24的輸出信號反轉(zhuǎn)的反相器18e；以及根據(jù)門電路24的輸出信號和反相器18e的輸出信號進行電平變換工作的電平變換器19。該電平變換器19對應(yīng)于包括圖4所示的MOS晶體管18a-18d的結(jié)構(gòu)。
根據(jù)與輸出電源電壓VDDQ不同的外部電源電壓EXVDD生成內(nèi)部電源電壓VDDP。另一方面，從外部供給該輸出電源電壓VDDQ。這些電源電壓VDDQ及EXVDD不限于同時供給。它們的接通順序也不按規(guī)格特別規(guī)定。因此，例如外部電源電壓EXVDD比輸出電源電壓VDDQ先接通，內(nèi)部電源電壓VDDP先上升且穩(wěn)定時，有時該輸出電源電壓VDDQ還未被供給。這時，用輸出電源電壓VDDQ的邏輯作成了輸入初級時，會發(fā)生誤工作，在該初級電路中有可能發(fā)生漏泄。
這時，如圖5所示，通過將檢測輸出電源電壓VDDQ的接通的電源接通檢測電路22輸出的電源接通檢測信號ZPORQ與輸入信號EXS組合起來，能將來自電源接通檢測電路22的電源接通檢測信號ZPORQ設(shè)定為低電平，將該門電路24的輸出信號固定在輸出電源電壓VDDQ電平。因此，即使在先接通外部電源電壓EXVDD、而且還未供給輸出電源電壓VDDQ的情況下，也能與輸入信號EXS的電壓電平無關(guān)地防止輸入初級中的漏泄及誤工作。
即，如圖6所示，即使在只供給外部電源電壓EXVDD、而不供給輸出電源電壓VDDQ的情況下，也能可靠地防止輸入初級的漏泄及電路誤工作。另外，即使在接著供給輸出電源電壓VDDQ的情況下，該輸出電源電壓VDDQ的上升特性也沒有問題，能進行正常工作。
圖7是概略地表示本發(fā)明的實施例4的輸入緩沖電路的結(jié)構(gòu)圖。在該圖7所示的輸入緩沖電路中，與圖4所示的輸入緩沖電路的不同點如下。即，與反相緩沖器20半并行地設(shè)置驅(qū)動力小的反相器26。該反相器26接受內(nèi)部電源電壓VDDP作為工作電源電壓。由這些反相緩沖器20及反相器26構(gòu)成閂鎖力小的閂鎖電路。該圖7所示的輸入緩沖電路的其他結(jié)構(gòu)與圖5所示的輸入緩沖電路的結(jié)構(gòu)相同，對應(yīng)的部分標以同一參照編號，它們的詳細說明從略。
圖8是表示圖7所示的輸入緩沖電路的工作的信號波形圖。以下，參照圖8說明圖7所示的輸入緩沖電路的工作。
接通外部電源電壓EXVDD，根據(jù)該外部電源電壓EXVDD生成的內(nèi)部電源電壓VDDP穩(wěn)定在規(guī)定的電壓電平。這時，輸出電源電壓VDDQ還未接通。在此狀態(tài)下，電源接通檢測信號ZPORQ呈接地電壓電平大小的低電平。
在內(nèi)部電源電壓VDDP接通、輸出電源電壓VDDQ未接通的情況下，門電路24及反相器18e的輸出信號都呈接地電壓電平大小的低電平，在電平變換電路18中MOS晶體管18c及18d都呈截止狀態(tài)。因此，在該狀態(tài)下，在內(nèi)部電源電壓VDDP的電壓電平上升了的情況下，可以認為在電平變換電路18中內(nèi)部節(jié)點NI的電壓電平上升到中間電壓電平。在該內(nèi)部節(jié)點NI的電壓電平上升了的狀態(tài)下，在反相緩沖器20中流過貫通電流，另外，如果內(nèi)部信號BUFIN的電壓電平也變成中間電壓電平，則在內(nèi)部電路中發(fā)生誤工作。
可是，利用反相緩沖器20和反相器26構(gòu)成的閂鎖電路，將內(nèi)部節(jié)點NI的電壓電平初始設(shè)定為高電平或低電平。因此，在該電源電壓VDDP接通時，內(nèi)部節(jié)點NI的電壓電平上升而變成中間電壓電平，在反相緩沖器20中抑制貫通電流流動，另外，該內(nèi)部信號BUFIN變成中間電壓電平的不穩(wěn)定狀態(tài)，防止下一級電路誤工作。
如果輸出電源電壓VDDQ被接通，其電壓電平上升且穩(wěn)定，則電源接通檢測信號ZPORQ變成高電平。這時，根據(jù)外部信號EXS的電壓電平，決定門電路24的輸出信號和反相器18e的輸出信號的邏輯電平。相應(yīng)地根據(jù)這些門電路24及反相器18e的輸出信號，也可設(shè)定該電平變換電路18的輸出信號。
因此，將電源接通檢測信號ZPORQ供給門電路24，在輸出電源電壓VDDQ接通前可靠地將其輸出信號設(shè)定為低電平，其輸出節(jié)點的電壓電平上升，在電平變換電路18中MOS晶體管18c呈導通狀態(tài)，在該電平變換電路18中抑制貫通電流流動。另外，通過利用由反相緩沖器20及反相器26構(gòu)成的閂鎖電路，將內(nèi)部節(jié)點NI的電壓電平初始設(shè)定為高電平或低電平，能防止反相緩沖器20中的貫通電流、以及抑制由內(nèi)部信號BUFIN的不穩(wěn)定的電壓電平引起的下一級電路的誤工作。
另外，如圖7所示，也可以將在其柵極接受外圍電源電壓VDDP的傳輸門(N溝道MOS晶體管)18f配置在內(nèi)部節(jié)點NI與門電路24的輸出端之間。外圍電源電壓VDDP的電壓電平上升時導通，將內(nèi)部節(jié)點NI與門電路24的輸出節(jié)點耦合起來。在輸出電源電壓VDDQ未被接通的情況下，門電路24的輸出信號呈低電平。因此，能將內(nèi)部節(jié)點NI初始設(shè)定為接地電壓電平，能可靠地將電平變換電路18的初始狀態(tài)設(shè)定為內(nèi)部節(jié)點NI呈低電平的狀態(tài)。
通常工作時，該傳輸門18f在柵極接受外圍電源電壓VDDP，在外圍電源電壓VDDP比輸出電源電壓VDDQ低的情況下，當門電路24的輸出信號呈高電平時，具有作為去耦晶體管的功能，能防止輸出電源電壓VDDQ被傳遞給內(nèi)部節(jié)點NI。另外，反之，在外圍電源電壓VDDP例如比輸出電源電壓VDDQ高的情況下，通常在這樣的狀態(tài)下，該輸出電源電壓VDDQ被設(shè)定為1.8V，外圍電源電壓VDDP與外部電源電壓EXVDD相同，都被設(shè)定為2.5V，當門電路24的輸出信號為高電平時，該傳輸門18f的柵極-源極間電壓為其閾值電壓程度，該傳輸門18f大致呈截止狀態(tài)，對電平變換電路18的電平變換沒有不良影響。
另外，門電路24的輸出信號為低電平時，內(nèi)部節(jié)點NI的電壓電平也為接地電壓電平，不會發(fā)生任何問題。
如上所述，如果采用本發(fā)明的實施例4，則用具有弱的閂鎖能力的閂鎖電路，初始設(shè)定電平變換電路的輸出節(jié)點，在如此構(gòu)成的電平變換電路18中，防止發(fā)生貫通電流，另外，通過將該電平變換電路的輸出信號的電壓電平設(shè)定為高電平或低電平，能防止反相緩沖器20中的貫通電流，另外，還能防止內(nèi)部信號BUFIN被保持在不穩(wěn)定的電壓電平，能抑制下一級電路的誤工作。
另外，使反相器26的電流驅(qū)動能力充分地小，使由這些反相緩沖器20及反相器26構(gòu)成的閂鎖電路的閂鎖能力也充分地小，能根據(jù)門電路24及反相器18e的輸出信號，設(shè)定得使電平變換電路18的輸出信號可靠地且高速地變化。圖9是概略地表示本發(fā)明的實施例5的輸入電路的結(jié)構(gòu)圖。在圖9所示的結(jié)構(gòu)中，使根據(jù)來自外部的時鐘信號EXCLK生成內(nèi)部時鐘信號CLKIN的時鐘輸入電路4、信號輸入緩沖電路5及數(shù)據(jù)輸入緩沖電路6(參照圖1)的結(jié)構(gòu)與它們的輸入信號的特性不一致。
時鐘輸入電路4包括接受通過衰減器PDB供給的外部時鐘信號EXCLK和基準電壓Vref1的比較電路10；對比較電路10的輸出信號進行緩沖處理(放大)的反相緩沖器12；以及根據(jù)反相緩沖器12的輸出信號，以具有規(guī)定的時間寬度的脈沖信號的形態(tài)生成內(nèi)部時鐘信號CLKIN的內(nèi)部時鐘發(fā)生電路30。這些比較電路10、反相緩沖器12及內(nèi)部時鐘發(fā)生電路30接受內(nèi)部電源電壓VDDP作為工作電源電壓。內(nèi)部時鐘信號CLKIN決定內(nèi)部電路工作的時序及來自外部的信號的取入時序。因此，要求內(nèi)部時鐘信號CLKIN用盡可能快的時序在確定狀態(tài)下進行驅(qū)動，所以不利用延遲時間比較長的電平變換電路，而是用比較電路10以快的時序生成內(nèi)部時鐘信號CLKIN。
另一方面，外部地址信號、指令及輸入數(shù)據(jù)為了相對于該內(nèi)部時鐘信號CLKIN確保建立時間及保持時間，通常使用延遲電路。因此，特別是不要求用對內(nèi)部時鐘信號CLKIN所要求的那種程度的高速發(fā)生對應(yīng)于這些信號的內(nèi)部信號。因此，對這些地址信號、指令、以及輸入數(shù)據(jù)位利用電平變換電路18。在圖9中，用符號EXSD表示這些地址信號、指令、以及輸入數(shù)據(jù)位。
這些信號輸入緩沖電路各自包括接受通過衰減器PDA供給的外部信號EXSD和電源接通檢測信號ZPORQ的門電路24；對門電路24的輸出信號的電平進行變換的電平變換電路18；對電平變換電路18的輸出信號進行緩沖處理后輸出的反相緩沖器20；將反相緩沖器20的輸出信號延遲規(guī)定時間的延遲電路32；對延遲電路32的輸出信號進行緩沖處理的反相緩沖器34；以及響應(yīng)于內(nèi)部時鐘信號CLKIN的上升，取入并閂鎖反相緩沖器34的輸出信號的閂鎖電路36。該延遲電路32由驅(qū)動能力小的反相器構(gòu)成，該延遲電路32的驅(qū)動能力小，利用反相緩沖器34快速地將內(nèi)部信號傳遞給閂鎖電路36。利用該延遲電路32調(diào)整外部信號EXSD對內(nèi)部時鐘信號CLKIN的建立時間及保持時間。因此，即使在用電平變換電路18對該外部信號EXSD進行內(nèi)部電源電壓電平的VDDP電平的變換的情況下，也不會發(fā)生該電平變換對延遲時間的影響。
用差動放大電路構(gòu)成的比較電路10由于進行該差動放大工作，所以與門電路14相比，消耗電流大(正常工作模式時流過常時電流)。因此，對要求響應(yīng)速度特別快的外部時鐘信號EXCLK，利用有該差動放大電路的比較電路構(gòu)成輸入緩沖電路，而且對其他不要求快速響應(yīng)性的地址信號、輸入數(shù)據(jù)、以及指令，利用門電路24，降低輸入電路總體的消耗電流。因此，能降低作為半導體裝置總體的信號輸入電路的消耗電流。
另外，在圖9中，使用接受電源接通檢測信號和來自外部的信號EXSD的門電路24。可是，也可以設(shè)置接受來自外部的信號EXSD的CMOS反轉(zhuǎn)緩沖電路，代替該門電路24。另外，還可以對反相緩沖器20配置驅(qū)動能力小的反相器，以便構(gòu)成如圖7所示的閂鎖電路。
如上所述，如果采用本發(fā)明的實施例5，則對要求快速響應(yīng)性的外部時鐘信號，使用由差動放大型比較電路構(gòu)成的輸入緩沖電路，對不要求快速響應(yīng)性的外部信號，使用門電路，不會降低半導體裝置的工作速度，而能降低輸入電路總體的消耗電流。圖10是概略地表示本發(fā)明的實施例6的輸入電路的結(jié)構(gòu)圖。在圖10所示的結(jié)構(gòu)中，為了發(fā)生內(nèi)部時鐘信號，在時鐘輸入電路4中設(shè)有(LV)TTL接口用的時鐘緩沖電路46；以及1.8V接口用的時鐘緩沖電路48。時鐘緩沖電路46包括接受基準電壓Vref2和外部時鐘信號EXCLK的由差動放大器構(gòu)成的比較電路46a；接受時鐘啟動信號ENCK1和模式選擇信號MLVT的AND電路46b；當AND電路46b的輸出信號為高電平時導通，將比較電路46a激活的N溝道MOS晶體管46c；以及當AND電路46b的輸出信號為低電平時導通，將比較電路46a的輸出節(jié)點充電到內(nèi)部電源電壓VDDP電平的P溝道MOS晶體管46d。
基準電壓Vref2與TTL接口一致，例如設(shè)定為1.4V電壓電平。這里，在TTL接口中，輸入高電平電壓VIH為2.5V，輸入低電平電壓VIL為0.8V。
時鐘緩沖電路48包括接受外部時鐘信號EXCLK和基準電壓Vref3的比較電路48a；接受時鐘控制信號ENCK2和模式選擇信號MLVT的門電路48b；門電路48b的輸出信號為高電平時導通，將比較電路48a激活的N溝道MOS晶體管48c；以及當門電路48b的輸出信號為低電平時導通，將比較電路48a的輸出節(jié)點充電到內(nèi)部電源電壓VDDP電平的P溝道MOS晶體管48e。
門電路48b在模式選擇信號MLVT為低電平、而且時鐘控制信號ENCK2為高電平時，輸出高電平信號。基準電壓Vref3與該1.8V接口一致，被設(shè)定為輸出電源電壓VDDQ的1/2電壓電平。即，基準電壓Vref3有與輸出電源電壓VDDQ相關(guān)的電壓電平?？墒?，在本實施例中，該基準電壓Vref3也可以獨立于輸出電源電壓VDDQ，被設(shè)定為恒定的電壓電平(例如0.9V)。這里，在1.8V接口的情況下，如上所述，輸入高電平電壓VIH為0.8·VDDQ，輸入低電平電壓VIL為0.2·VDDQ。
時鐘輸入電路4還包括接受這些時鐘緩沖電路46及48的輸出信號的AND電路50；以及根據(jù)AND電路50的輸出信號，生成內(nèi)部時鐘信號CLKIN的內(nèi)部時鐘發(fā)生電路52。這些AND電路50及內(nèi)部時鐘發(fā)生電路52接受外圍電源電壓VDDP作為工作電源電壓。
根據(jù)接口是1.8V接口、還是(LV)TTL接口，將模式選擇信號MLVT設(shè)定成高電平或低電平。在TTL(LVTTL)模式時，模式選擇信號MLVT被固定地設(shè)定成高電平，時鐘緩沖電路46被啟動，另一方面，門電路48b的輸出信號為低電平，MOS晶體管48c呈截止狀態(tài)，時鐘緩沖電路48停止其內(nèi)部時鐘發(fā)生工作。
另一方面，在1.8V接口的情況下，模式選擇信號MLVT被設(shè)定成低電平，AND電路46b的輸出信號為低電平，MOS晶體管46c變成截止狀態(tài)，所以時鐘緩沖電路46停止時鐘發(fā)生工作。另一方面，時鐘緩沖電路48由于門電路48b的輸出信號呈低電平，所以根據(jù)時鐘控制信號ENCK2，MOS晶體管48c有選擇地被設(shè)定為導通狀態(tài)，比較電路48a進行時鐘發(fā)生工作。
在時鐘緩沖器46及48分別呈非激活狀態(tài)時，其輸出節(jié)點由MOS晶體管46d或48e設(shè)定成內(nèi)部電源電壓VDDP電平。因此，AND電路50根據(jù)被激活的時鐘緩沖電路46或48的輸出信號，生成緩沖時鐘信號BUFCLK。內(nèi)部時鐘發(fā)生電路52根據(jù)該緩沖時鐘信號BUFCLK，生成有規(guī)定的脈寬的內(nèi)部時鐘信號CLKIN。
如該圖10所示，將時鐘緩沖電路46及48分別設(shè)定成TTL(LVTTL)接口用及1.8V接口用，根據(jù)所使用的接口，有選擇地將它們激活，不管接口是1.8V接口還是TTL(LVTTL)接口，都不容易變更電路結(jié)構(gòu)，因而能生成內(nèi)部時鐘信號。
為了控制這些時鐘緩沖電路46及48的工作，設(shè)置時鐘控制電路42及44。時鐘控制電路42及44由于結(jié)構(gòu)相同，所以在圖10中只示出時鐘控制電路42的結(jié)構(gòu)。
在圖10中，時鐘控制電路42包括接受功率衰減指示信號PWDWN的反相器42a；接受反相器42a的輸出信號、外部時鐘信號EXCLK和模式選擇信號MLVT的NAND電路42b；構(gòu)成觸發(fā)器的OR門42c及復合門42d；以及對復合門42d的輸出信號進行緩沖處理，生成時鐘控制信號ENCK1的反相器42e。
OR門42c接受來自閂鎖電路41的內(nèi)部時鐘啟動信號CKE和復合門42d的輸出信號。復合門42d等效地包括接受NAND電路42b的輸出信號和外部時鐘啟動信號XCKE的AND門；以及接受該AND門和NOR門42c的輸出信號的NOR門。
閂鎖電路41用內(nèi)部時鐘信號CLKIN的上升沿取入并閂鎖從緩沖器40供給的緩沖時鐘啟動信號，生成內(nèi)部時鐘啟動信號CKE。
緩沖器40包括圖9所示的門電路24、電平變換電路18、反相緩沖器20、以及反相緩沖器34。即，用接受輸出電源電壓作為工作電源電壓的門電路接受外部時鐘啟動信號XCKE。因此，該緩沖器40包括根據(jù)接口配置的電路，對應(yīng)于兩個系統(tǒng)配置電路中使用的接口，根據(jù)模式選擇信號MLVT，一個系統(tǒng)的緩沖電路被激活。
來自閂鎖電路41的內(nèi)部時鐘信號CKE被一同供給時鐘控制電路42及44。因此，該接口不管是1.8V接口還是TTL(LVTTL)接口，都能由外部時鐘啟動信號XCKE，準確地生成內(nèi)部時鐘啟動信號CKE。另外，由于對1.8V接口及TTL(LVTTL)接口共同配置閂鎖電路41，所以減少了電路占有面積。
模式選擇信號MLVT的反轉(zhuǎn)信號ZMLVT被供給時鐘控制電路44。在這些時鐘控制電路42及44中，該NAND電路42b的規(guī)格與其接口一致地被最佳化。即，在時鐘控制電路42中，NAND電路42b相對于外部時鐘信號EXCLK的高電平/低電平的基準被設(shè)定為1.4V，另一方面，在時鐘控制電路44中，相對于該外部時鐘信號EXCLK的高電平/低電平的中間值被設(shè)定為0.9V。通過晶體管的尺寸調(diào)整(比率調(diào)整)來實現(xiàn)最佳化。
因此，通過與分別使用的接口相一致地分別配置生成時鐘控制信號ENCK1及ENCK2的時鐘控制電路42及44，能根據(jù)各自的接口，使電路結(jié)構(gòu)要素最佳化。另外，通過根據(jù)所使用的接口，有選擇地將這些時鐘控制電路42及44中的一方激活，對1.8V接口及TTL(LVTTL)接口中的任意一方都能適應(yīng)。
圖11是表示圖10所示的時鐘控制電路42及44的工作的信號波形圖。以下，參照圖11說明時鐘控制電路42及44的工作。
在緩沖器40中，設(shè)置兩個系統(tǒng)的緩沖電路。即，設(shè)置TTL接口用和1.8V接口用的兩個輸入緩沖電路，根據(jù)模式選擇信號MLVT激活其中一個。在該輸入緩沖電路中，對應(yīng)于接口使輸出電源電壓VDDQ各自的輸入初級門電路最佳化，接受內(nèi)部電源電壓VDDP作為工作電源電壓。
閂鎖電路41響應(yīng)于內(nèi)部時鐘信號CLKIN的上升，取入緩沖器40的輸出信號，生成內(nèi)部時鐘啟動信號CKE?，F(xiàn)在，考慮功率衰減指示信號PWDWN被設(shè)定成低電平的狀態(tài)。在該狀態(tài)下，反相器42a的輸出信號為高電平。模式選擇信號MLVT為高電平時，在時鐘控制電路42中，NAND電路42b被啟動，將外部時鐘信號EXCLK反轉(zhuǎn)后輸出。
現(xiàn)在，考慮根據(jù)外部時鐘啟動信號XCKE，將時鐘控制信號ENCK1設(shè)定成低電平，內(nèi)部時鐘發(fā)生工作呈停止狀態(tài)。在該狀態(tài)下，如果外部時鐘啟動信號XCKE上升到高電平，外部時鐘信號EXCLK為低電平，則復合門42d的輸出信號變成低電平，時鐘控制信號ENCK1上升到高電平。
如果該時鐘控制信號ENCK1上升到高電平，則在時鐘緩沖電路46中，MOS晶體管46c變成導通狀態(tài)，另一方面，MOS晶體管46d變成截止狀態(tài)，比較電路46a被激活，外部時鐘信號EXCLK響應(yīng)于上升沿，生成內(nèi)部時鐘信號，相應(yīng)地，來自AND電路50的緩沖時鐘信號BUFCLK發(fā)生變化。這里，時鐘緩沖電路48的輸出信號在模式選擇信號為高電平時保持為高電平，AND電路50作為緩沖電路工作。
響應(yīng)于該緩沖時鐘信號BUFCLK的上升，內(nèi)部時鐘發(fā)生電路52生成內(nèi)部時鐘信號CLKIN。如果該內(nèi)部時鐘信號CLKIN上升為高電平，則閂鎖電路41進行閂鎖工作，取入來自緩沖器40的外部時鐘啟動信號XCKE，將內(nèi)部時鐘啟動信號CKE設(shè)定成高電平。如果該內(nèi)部時鐘啟動信號CKE上升到高電平，則時鐘緩沖電路42的OR門42c的輸出信號變成高電平，復合門42d的輸出信號保持低電平，時鐘控制信號ENCK1維持高電平。
在下面的時鐘循環(huán)中，外部時鐘啟動信號XCKE即使下降到低電平，OR門42c的輸出信號仍為高電平，時鐘控制信號ENCK1維持高電平。時鐘控制信號ENCK1為高電平，生成內(nèi)部時鐘信號CLKIN，如果內(nèi)部時鐘啟動信號CKE變成低電平，則NOR門42c的輸出信號變成低電平，復合門42d的輸出信號變成高電平，時鐘控制信號ENCK1變成低電平。
如果該時鐘控制信號ENCK1變成低電平，則時鐘緩沖電路46的內(nèi)部時鐘發(fā)生工作停止。內(nèi)部時鐘發(fā)生電路52響應(yīng)于來自該AND門50的緩沖時鐘信號BUFCLK的上升，生成有規(guī)定的脈寬的內(nèi)部時鐘信號，因此，由于該時鐘啟動信號CKE下降到低電平，所以停止下面的時鐘循環(huán)中的內(nèi)部時鐘信號CLKIN的生成。
使該外部時鐘信號EXCLK上升以前的外部時鐘啟動信號XCKE呈高電平后，將時鐘控制信號ENCK1激活，使時鐘緩沖電路46激活，從而在外部時鐘啟動信號XCKE為低電平時，使時鐘緩沖電路的工作停止，能降低消耗電流。另外，根據(jù)外部時鐘啟動信號XCKE，能從該時鐘循環(huán)開始可靠地發(fā)生內(nèi)部時鐘信號。
另外，在圖10所示的時鐘緩沖電路46及48中，通過將特定的焊接點設(shè)定為規(guī)定的電壓電平，能固定地生成模式選擇信號MLVT?？墒?，也可以用金屬開關(guān)代替AND門46b及門電路48b，用掩模布線將MOS晶體管46c及48c的柵極固定地設(shè)定成接受接地電壓及對應(yīng)的時鐘控制信號兩方中的某一方的狀態(tài)。
在模式選擇信號MLVT被設(shè)定成低電平時，時鐘控制電路44及時鐘緩沖電路48被設(shè)定成可工作狀態(tài)，進行與上述的時鐘控制電路42及時鐘緩沖電路46同樣的工作。
另外，對各時鐘控制電路42及44和時鐘緩沖電路46及48傳遞外部時鐘信號EXCLK的時鐘傳遞線例如用第一層鋁布線形成，只對所使用的時鐘控制電路及時鐘緩沖電路傳遞外部時鐘信號EXCLK。因此，減輕了傳遞外部時鐘信號EXCLK的時鐘信號線的負荷，能快速地傳遞外部時鐘信號EXCLK。
功率衰減指示信號PWDWN呈高電平時，反相器42a的輸出信號變成低電平，NAND電路42b的輸出信號被固定在高電平。這時，由于將外部時鐘啟動信號XCKE固定在低電平，所以將時鐘控制信號ENCK1設(shè)定為低電平，能使對應(yīng)的時鐘緩沖電路的工作停止。因此，能降低功率衰減模式時的消耗電流。
另外，在1.8V接口用的時鐘控制電路44中，如前面的實施例中所示，能將接受輸出電源電壓VDDQ作為工作電源電壓的門用于初級電路。
圖12是概略地表示該1.8V接口用的時鐘控制電路44的結(jié)構(gòu)圖。在圖12中，時鐘控制電路44包括接受輸出電源電壓VDDQ的輸出電源電路部44Q；以及接受內(nèi)部電源電壓VDDP作為工作電源電壓的外圍電源電路部44P。
輸出電源部44Q包括接受功率衰減指示信號PWDWN的反相器44a；接受反相器44a的輸出信號、外部時鐘信號EXCLK和模式選擇信號MLVT的NAND門44b；以及接受NAND門44b的輸出信號和外部時鐘啟動信號XCKE的AND門44c。這些反相器44a、NAND門44b及AND門44c接受輸出電源電壓VDDQ作為工作電源電壓。
外圍電源部44P包括將AND電路44c的輸出信號變換成內(nèi)部電源電壓VDDP的振幅大小的信號的電平變換電路44d；構(gòu)成觸發(fā)器的OR門44e及NOR門44f；以及將NOR門44f的輸出信號反轉(zhuǎn)后生成時鐘控制信號ENCK2的反相器44g。這些電平變換電路44d、OR電路44e、NOR門44f及反相器44g接受內(nèi)部電源電壓VDDP作為工作電源電壓。
這里，之所以使用電平變換電路44d，是因為在1.8V接口中，作為外圍電源電壓VDDP使用電壓電平比輸出電源電壓VDDQ高的外部電源電壓EXVDD。
在該1.8V接口系統(tǒng)的時鐘控制電路44中，由于將輸出電源電壓VDDQ供給接受外部信號的門電路，作為工作電源電壓，所以即使該輸出電源電壓VDDQ發(fā)生變化時，也能準確地生成內(nèi)部信號。
圖13是概略地表示時鐘輸入電路的配置圖。在圖13中，配置了衰減器50a-50d及時鐘輸入衰減器51。衰減器50a與50b之間的間距、衰減器50b與50c之間的間距、以及衰減器50c與50d之間的間距被設(shè)定成規(guī)定的間距PTA。輸入時鐘信號的衰減器51與相鄰的衰減器50c之間的間距比間距PTA大，設(shè)定為PTB。
將包括時鐘控制電路及時鐘緩沖電路的初級電路的兩個系統(tǒng)的初級電路55配置在該時鐘輸入衰減器51與輸入其他信號/數(shù)據(jù)的衰減器50c之間。這里，兩個系統(tǒng)是1.8V接口系統(tǒng)的電路及TTL(LVTTL)接口系統(tǒng)的電路。與這兩個系統(tǒng)初級電路55相鄰地配置它們的時鐘控制電路42及44和時鐘輸入緩沖器46及48的主電路(次級以后的電路)。由該兩個系統(tǒng)主電路生成內(nèi)部時鐘信號CLKIN。
該兩個系統(tǒng)初級電路55包括接受該外部時鐘信號EXCLK的電路、即圖10中的NAND門42b、44b(圖中未示出)；以及比較電路46a及48a。兩個系統(tǒng)主電路56表示它們的時鐘控制電路42及44和時鐘輸入緩沖器46及48的其余的電路部分。
通過使該時鐘輸入衰減器51比其他衰減器寬，能使兩個系統(tǒng)初級電路55接近于時鐘輸入衰減器51配置。因此，能縮短傳遞外部時鐘信號EXCLK的信號路徑，能高速地將時鐘信號EXCLK傳遞給多個門電路。
另外，在圖13中，兩個系統(tǒng)初級電路55配置在時鐘輸入衰減器51與50c之間的區(qū)域。可是，兩個系統(tǒng)初級電路55也可以配置在時鐘輸入衰減器51附近，還可以接近而且相向于接受該外部時鐘啟動信號XCKE的時鐘啟動輸入衰減器50b及時鐘輸入衰減器51配置。
即，使接受時鐘啟動信號CKE的時鐘控制電路接近于時鐘啟動信號輸入衰減器50b配置，另外使根據(jù)外部時鐘信號CLK和時鐘控制信號生成內(nèi)部時鐘信號的時鐘輸入衰減器接近于時鐘輸入衰減器51配置。在此情況下，通過相對于時鐘輸入衰減器51對稱地配置時鐘輸入緩沖器及時鐘控制電路，能使該外部時鐘信號EXCLK對時鐘輸入緩沖器及時鐘控制電路的傳輸時間相同，能高速地將時鐘信號傳遞給初級門。
具體地說，如圖14所示，假設(shè)時鐘輸入衰減器51與時鐘啟動輸入衰減器50b之間的距離為L0，另外假設(shè)時鐘輸入衰減器51與接受其他信號的輸入衰減器50c之間的距離也為L0。通常的衰減器的距離為L1。與時鐘輸入衰減器50b及時鐘輸入衰減器51相鄰地配置1.8V接口及TTL接口用的兩個系統(tǒng)的控制初級55a。該控制初級55a是接受時鐘控制電路的外部信號的門。與該兩個系統(tǒng)控制初級55a相鄰地配置生成這些1.8V接口及TTL接口的各控制信號ENCK1及ENCK2的兩個系統(tǒng)控制主電路56a。
另一方面，將兩個系統(tǒng)輸入緩沖初級55b配置在時鐘輸入衰減器51與另一衰減器50c之間的區(qū)域中。在該兩個系統(tǒng)輸入緩沖器初級55b中，配置接受基準電壓和外部時鐘信號EXCLK的比較器。與該兩個系統(tǒng)輸入緩沖器初級55b相鄰地配置根據(jù)時鐘控制信號ENCK1及ENCK2生成內(nèi)部時鐘信號CLKIN的兩個系統(tǒng)輸入緩沖主電路56b。
在該圖14所示的配置的情況下，能使兩個系統(tǒng)控制初級55a及兩個系統(tǒng)輸入緩沖器初級55b與時鐘輸入衰減器51的距離大致相等，能使時鐘信號對這些電路的傳遞延遲相同，能以準確的時序生成內(nèi)部時鐘信號CLKIN、以及時鐘控制信號ENCK1及ENCK2。
如上所述，如果采用本發(fā)明的實施例6，則對1.8V接口及TTL接口的每一個分別地配置發(fā)生時鐘信號用的電路結(jié)構(gòu)，即使在接口不同的情況下，也不需要變更電路配置，能容易地生成具有正確的波形的內(nèi)部時鐘信號。圖15A是概略地表示本發(fā)明的實施例7的電源配置圖。在圖15A中配置了緩沖電路60a-60n。這些緩沖電路60a-60n包括圖1所示的接受輸出電源電壓VDDQ作為工作電源電壓的電路4-7，但在圖15A中，有代表性地示出了圖1所示的數(shù)據(jù)輸入緩沖電路6及數(shù)據(jù)輸出電路7的結(jié)構(gòu)。
各個緩沖電路60a-60n包括輸入緩沖電路及輸出緩沖電路。輸入緩沖電路有在實施例1至6中說明的電路結(jié)構(gòu)。
這些緩沖電路60a-60n分別與數(shù)據(jù)端子(衰減器)61a-61n相耦合，與外部進行數(shù)據(jù)的授受。
這些緩沖電路60a-60n共同接受輸出電源線62的電源電壓VDDQ及輸出接地線63的接地電壓VSSQ作為一個及另一個工作電源電壓。輸出電源線62與衰減器64a及64b相耦合，傳遞來自外部的輸出電源電壓VDDQ。輸出接地線63通過衰減器65a及65b傳遞從外部供給的輸出接地電壓VSSQ。
電壓穩(wěn)定化用的去耦電容66a及66b連接在輸出電源線62與輸出接地線63之間。
生成輸出電源電壓VDDQ的1/2電壓電平大小的基準電壓Vref的基準電壓發(fā)生電路70從與這些輸出電源線62及輸出接地線63不同配置的電源線72及接地線74接受工作電源電壓。電源線72與衰減器71相耦合，傳遞來自外部的輸出電源電壓VDDQ，接地線74與衰減器73相耦合，傳遞來自外部的接地電壓VSS。
去耦電容75連接在電源線72與接地線74之間。接地線74將接地電壓VSS共同傳遞給內(nèi)部電路。
電源線72和輸出電源線62從各自的衰減器64a、64b及71接受外部輸出電源電壓VDDQ。輸出接地線63和接地線74分別從各自的衰減器65a、65b及73接受接地電壓VSSQ及VSS。因此，輸出電源線62與電源線72呈交流隔離狀態(tài)，另外，輸出接地線63與接地線74也呈交流隔離狀態(tài)。特別是接地線74與輸出接地線63通過互不相同的管腳端子接受接地電壓，在電氣上互相隔離。
圖15B是表示圖15A所示的緩沖電路60a-60n工作時的輸出電源電壓線及輸出接地線的電壓電平的變化圖。在圖15B中，曲線A表示輸出電源線62的電壓變化，曲線C表示輸出接地線63的電壓變化。曲線B表示輸出端子(衰減器)的電壓變化。以下，參照圖15B說明圖15A所示的緩沖電路的數(shù)據(jù)輸出工作時輸出電源電壓線62及輸出接地線63的電壓變化。
現(xiàn)在，考慮進行數(shù)據(jù)輸出工作，緩沖電路60a-60n同時工作的狀態(tài)。在該狀態(tài)下，根據(jù)輸出數(shù)據(jù)，驅(qū)動數(shù)據(jù)端子61a-61n，所以消耗輸出電源線62的輸出電源電壓VDDQ。
當輸出數(shù)據(jù)是高電平數(shù)據(jù)、對應(yīng)的數(shù)據(jù)端子的電壓電平上升時，電流從輸出電源線62流向?qū)?yīng)的數(shù)據(jù)輸出端子，消耗輸出電源線62的輸出電源電壓VDDQ，輸出電源線62的輸出電源電壓VDDQ下降。該輸出電源線62的電壓的電壓電平的下降由去耦電容66a及66b傳遞給輸出接地線63，輸出接地線63的電壓電平下降。
另一方面，在輸出數(shù)據(jù)是低電平數(shù)據(jù)、對應(yīng)的數(shù)據(jù)輸出端子被驅(qū)動到低電平的情況下，電流從輸出節(jié)點流入輸出接地線63，輸出接地線63的電壓電平上升。該輸出接地線63的電壓電平的上升通過去耦電容66a及66b傳遞給輸出電源線62，輸出電源線62的電壓電平上升。
在數(shù)據(jù)輸出工作時，緩沖電路60a-60n同時工作，所以對應(yīng)于輸出數(shù)據(jù)的模式，輸出電源線62及輸出接地線63的電壓電平變化很大。
由于高速地輸出多位數(shù)據(jù)，所以這樣的數(shù)據(jù)輸出時的電源噪聲大而急峻，而且有各種頻率分量，即使使用去耦電容或低通濾波器也不能除去。
該數(shù)據(jù)輸出時，例如有時交替地進行數(shù)據(jù)輸出和數(shù)據(jù)寫入。在這樣的情況下，在用變化大的輸出電源電壓VDDQ及輸出接地電壓VSSQ生成基準電壓Vref1的情況下，來自外部的輸出電源電壓的電平即使恒定，基準電壓的電壓電平也會隨著內(nèi)部的數(shù)據(jù)輸出工作而變化，不能準確地進行輸入信號的邏輯電平的判斷。在生成輸入信號的電路中，由于不能傳遞該半導體存儲器中的輸出電源電壓的變化，所以輸入信號的電壓電平獨立于半導體存儲器的輸出工作而呈恒定的電壓電平。這是因為在半導體存儲器的電源端子上伴隨著大的寄生電容，由于該寄生電容的作用，半導體存儲器中的電源噪聲不會被傳遞給生成輸入信號的外部裝置。
可是，如圖15A所示，由于使基準電壓發(fā)生電路70的電源線72與輸出電源線62呈交流隔離狀態(tài)，所以即使緩沖電路60a-60n工作后輸出電源線62的輸出電源電壓VDDQ發(fā)生變化，基準電壓發(fā)生電路70的電源電壓VDDQ也不受該輸出電源線62的電壓變化的影響，能保持恒定的電壓電平。另外，輸出接地線63與接地線74被隔離，輸出接地線63的電壓變化不會傳遞給接地線74。因此，如圖15B所示，基準電壓發(fā)生電路70能穩(wěn)定地生成電壓電平恒定的基準電壓Vref。
另外，去耦電容75連接在電源線72與接地線74之間，吸收電源線72的電壓變化，能穩(wěn)定地將電源線72的電源電壓VDDQ保持在恒定的電壓電平。另外，例如由于去耦電容75的作用，即使在電源線72與接地線74之間由于電容耦合而引起電壓電平變化，但由于電源線72的電源電壓VDDQ與接地線74的接地電壓VSS的差值是恒定的，基準電壓Vref以(VDDQ-VSS)/2的大小供給，所以不會受這些電壓變化的影響，而能生成電壓電平恒定的基準電壓Vref，即使由于內(nèi)部工作致使輸出電源電壓及/或輸出接地電壓發(fā)生變化，也不會受這些變化的影響，而能穩(wěn)定地生成電平恒定的基準電壓Vref，能準確地判斷輸入信號的邏輯電平。
圖16是概略地表示圖15A所示的基準電壓發(fā)生電路70的結(jié)構(gòu)圖。在圖16中，基準電壓發(fā)生電路70備有通過電源線72與電源衰減器71耦合的低通濾波器70a；通過低通濾波器70a與電源線72耦合的內(nèi)部電源線77；以及根據(jù)內(nèi)部電源線77上的電源電壓VDDQ和接地電壓VSS，生成基準電壓Vref的基準電壓發(fā)生部70b。
低通濾波器70a將電源線72的噪聲分量除去，將穩(wěn)定的電源電壓傳遞給內(nèi)部電源線77。因此，即使來自外部的電源電壓VDDQ發(fā)生變化，內(nèi)部電源線77的電源電壓也能將該變化分量除去，將穩(wěn)定的恒定的電源電壓傳遞給內(nèi)部電源線77。特別是電源線72與輸出電源線62在交流上被隔離，即使輸出電源線62的輸出電源電壓VDDQ發(fā)生變化，低通濾波器70a也只是將來自外部的電源電壓的噪聲分量除去，而不要求除去輸出電源線62的大的噪聲分量，所以能將電源線72的電源電壓VDDQ維持在沒有噪聲的穩(wěn)定的電壓電平。另外，由于輸出接地線63與接地線74被隔離，所以輸出接地線63的噪聲分量不會傳遞給接地線74，能準確且穩(wěn)定地生成電壓電平為(VDDQ-VSS)/2的基準電壓。
圖17是概略地表示供給電源電壓VDDQ的部分的結(jié)構(gòu)圖。在圖17中，輸出電源衰減器64通過焊接引線81連接在輸出電源端子80上。電源衰減器71通過焊接引線82連接在輸出電源端子80上。
輸出電源衰減器64通過輸出電源線62連接在緩沖電路60上。這里，緩沖電路60代表性地示出了圖15A所示的緩沖電路60a-60n，另外，衰減器64代表性地示出了圖15A所示的衰減器64a及64b。
電源衰減器71通過電源線72與基準電壓發(fā)生電路70相耦合。這些電源衰減器64及71即使連接在同一個電源端子80上，但焊接引線81及82的寄生電容大，另外，衰減器64及71的寄生電容也大，電源線81及82在交流上被隔離，在輸出電源線62上即使發(fā)生大的噪聲分量，由于這些寄生電容的作用，輸出電源線62上的噪聲被吸收，能可靠地防止輸出電源線62上的噪聲被傳遞給電源線72。
另外，接地衰減器65通過焊接引線87連接在輸出接地端子86上，接地衰減器73通過焊接引線88連接在接地端子85上。輸出接地衰減器65代表性地示出了圖15A中的輸出接地衰減器65a及65b。
輸出接地端子86與接地端子85是不同的端子，輸出接地端子86供給輸出電路專用的接地電壓VSSQ，接地端子85將接地電壓VSS共同供給內(nèi)部電路。接地線74與輸出接地線63與互不相同的外部接地端子相耦合，它們互相被隔離。因此，即使在輸出接地端子63上發(fā)生噪聲，該噪聲也不會傳遞給接地線74。
因此，即使輸出緩沖電路工作，致使在輸出電源線62及/或輸出接地線63上發(fā)生噪聲，基準電壓發(fā)生電路70也能穩(wěn)定地生成電壓電平為輸出電源電壓VDDQ的1/2的基準電壓Vref。
如上所述，如果采用本發(fā)明的實施例7，則利用將工作電源電壓供給輸出電路的輸出電源線及與輸出接地線在交流上隔離的電源線及接地線的電壓，生成基準電壓，能準確地生成電壓電平為電源電壓的1/2的基準電壓，不受內(nèi)部電路的工作所產(chǎn)生的電源噪聲的影響，能準確地判斷輸入信號的邏輯電平。
另外，在上述的實施例1至7中，說明了1.8V接口和TTL接口?？墒牵绻瞧渫獠啃盘柕恼穹c輸出電源電壓電平有關(guān)的接口，也能應(yīng)用本發(fā)明。
因此，不限定于該1.8V接口。另外，作為與1.8V接口不同的接口，雖然使用TTL接口，但也可以是其他接口。
如上所述，如果采用本發(fā)明，則即使決定外部信號的振幅的輸出電源電壓發(fā)生變化，也能根據(jù)該輸出電源電壓和外部信號的電壓電平，生成內(nèi)部信號，能準確地生成內(nèi)部信號。
這次公開的實施例在全部方面可認為是例示性的而不是限制性的。本發(fā)明的范圍由權(quán)利要求書的范圍而不是由上述的實施例的說明來表示，其意圖是包含與權(quán)利要求的范圍均等的意義和范圍內(nèi)的全部的變更。
權(quán)利要求
1.一種半導體裝置，其特征在于，備有從第一電源衰減器供給的第一電源電壓，生成與上述第一電源電壓有關(guān)的基準電壓的基準電壓發(fā)生電路；接受第一輸入信號，根據(jù)上述第一輸入信號與上述基準電壓的電壓電平的關(guān)系，判斷上述第一輸入信號的邏輯電平，根據(jù)該判斷結(jié)果，生成與上述第一電源電壓不同的呈第二電源電壓電平的第一內(nèi)部信號的第一輸入電路；以及從與上述第一電源衰減器不同配置的第二電源衰減器接受上述第一電源電壓作為工作電源電壓，對所供給的信號進行緩沖處理后輸出到外部的輸出電路。
2.如權(quán)利要求1所述的半導體裝置，其特征在于上述第一輸入電路備有接受上述第二電源電壓作為工作電源電壓進行工作，對上述第一輸入信號和上述基準電壓進行差動放大，根據(jù)該差動放大結(jié)果，生成上述第一內(nèi)部信號的差動放大電路。
3.如權(quán)利要求2所述的半導體裝置，其特征在于上述第一輸入信號是規(guī)定上述半導體裝置的信號的取入及輸出時序的時鐘信號。
4.如權(quán)利要求1所述的半導體裝置，其特征在于上述基準電壓發(fā)生電路生成電壓電平為上述第一電源電壓的1/2的電壓作為上述基準電壓。
5.一種半導體裝置，其特征在于備有接受第一電源電壓作為工作電源電壓進行工作，對輸入信號進行緩沖處理，生成上述第一電源電壓電平振幅的信號的門電路，決定上述輸入信號的邏輯電平的電壓電平與上述第一電源電壓有關(guān)，還備有將上述門電路的輸出信號變換成與第一電源電壓的電壓電平不同的呈第二電源電壓電平振幅的信號，生成內(nèi)部信號的電平變換電路。
6.如權(quán)利要求5所述的半導體裝置，其特征在于還備有檢測上述第一電源電壓的接通與否的電源接通檢測電路，上述門電路接受上述電源接通檢測電路的輸出信號和上述輸入信號。
7.如權(quán)利要求5或6所述的半導體裝置，其特征在于上述半導體裝置是根據(jù)時鐘信號進行信號的取入及輸出的同步型半導體裝置，上述輸入信號是上述時鐘信號以外的信號。
8.如權(quán)利要求5或6所述的半導體裝置，其特征在于上述電平變換電路備有接受上述第二電源電壓作為工作電源電壓，根據(jù)上述門電路的輸出信號，輸出上述第二電源電壓電平振幅大小的互補信號的有第一及第二輸出節(jié)點的電平變換器；以及接受上述第二電源電壓作為工作電源電壓，閂鎖上述第一輸出節(jié)點的信號，而且生成上述內(nèi)部信號的閂鎖電路。
9.如權(quán)利要求5或6所述的半導體裝置，其特征在于上述電平變換電路備有接受上述第二電源電壓作為工作電源電壓，根據(jù)上述門電路的輸出信號，輸出上述第二電源電壓電平振幅大小的互補信號的有第一及第二輸出節(jié)點的電平變換器；以及在柵極接受上述第二電源電壓，將上述門電路的輸出信號傳遞給上述第一輸出節(jié)點的傳輸門。
10.一種半導體裝置，其特征在于，備有對激活時來自外部的時鐘信號與第一基準電壓進行比較，根據(jù)該比較結(jié)果，生成與上述外部時鐘信號對應(yīng)的第一內(nèi)部時鐘信號的第一時鐘輸入電路；對上述外部時鐘信號與第二基準電壓進行比較，根據(jù)該比較結(jié)果，生成與外部時鐘信號對應(yīng)的第二內(nèi)部時鐘信號的第二時鐘輸入電路；根據(jù)上述外部時鐘信號和指定上述外部時鐘信號為有效/無效的時鐘啟動信號，生成將上述第一時鐘輸入電路激活用的第一時鐘控制信號的第一時鐘控制電路；以及根據(jù)上述外部時鐘信號和上述時鐘啟動信號，生成將上述第二時鐘輸入電路激活用的第二時鐘控制信號的第二時鐘控制電路。
11.如權(quán)利要求10所述的半導體裝置，其特征在于還備有根據(jù)特別指定電源電壓電平的工作模式，有選擇地使上述第一及第二時鐘控制信號非激活用的控制電路。
12.如權(quán)利要求10所述的半導體裝置，其特征在于上述第一及第二時鐘控制電路接受同一電源節(jié)點的電壓作為工作電源電壓。
13.如權(quán)利要求10所述的半導體裝置，其特征在于上述第一及第二時鐘控制電路接受從外部供給的第一及第二外部電源電壓作為上述第一及第二電源電壓，根據(jù)上述第一及第二外部電源電壓的電壓電平，決定上述外部時鐘信號的振幅。
14.如權(quán)利要求10所述的半導體裝置，其特征在于還備有與進行上述時鐘信號以外的信號輸入的衰減器有不同配置間距、輸入上述外部時鐘信號用的時鐘衰減器，上述第一和第二時鐘輸入電路以及上述第一和第二時鐘控制電路各自的至少是初級電路與上述時鐘衰減器接近地配置。
15.如權(quán)利要求10所述的半導體裝置，其特征在于還備有根據(jù)特別指定電源電壓的電壓電平的工作模式，有選擇地將上述外部時鐘信號傳遞給上述第一和第二時鐘輸入電路以及上述第一和第二時鐘控制電路的時鐘傳遞線。
全文摘要
本發(fā)明的課題是，在根據(jù)輸出電源電壓決定確定輸入信號的邏輯電平的電壓的情況下，即使輸出電源電壓發(fā)生變化時，也能準確地判斷輸出信號的邏輯電平，生成內(nèi)部信號。用接受決定輸出信號的邏輯電平的輸出電源電壓(VDD)的門電路(24)或接受來自與輸出電路用的電源衰減器不同的衰減器的輸出電源電壓相關(guān)的基準電壓(Vref1)與輸入信號的比較電路(10)構(gòu)成輸入電路。因此，輸出電源電壓發(fā)生變化時即使輸入信號發(fā)生變化，也能準確地識別輸入信號的高電平/低電平，生成內(nèi)部信號。
文檔編號G11C7/10GK1416138SQ0214708
公開日2003年5月7日 申請日期2002年10月28日 優(yōu)先權(quán)日2001年10月29日
發(fā)明者岡本武郎, 山內(nèi)忠昭, 神保伸一, 諏訪真人, 松本淳子 申請人:三菱電機株式會社