專(zhuān)利名稱(chēng)：具有磁性隧道接合部的薄膜磁體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及薄膜磁體存儲(chǔ)裝置，確切地說(shuō)涉及配有具有磁性隧道接合(磁性隧道接合部MTJMagnetic Tunneling Junction)的存儲(chǔ)單元的可隨機(jī)存取的薄膜磁體存儲(chǔ)裝置。
現(xiàn)有技術(shù)作為一種低電耗的可進(jìn)行非易失性數(shù)據(jù)存儲(chǔ)的存儲(chǔ)裝置，MRAM(隨機(jī)存取磁性存儲(chǔ)器Magnetic Random Access Memory)裝置正在引起人們的關(guān)注。MRAM裝置是一種采用在半導(dǎo)體集成電路中形成的數(shù)個(gè)薄膜磁體的可進(jìn)行非易失性數(shù)據(jù)存儲(chǔ)并可對(duì)各薄膜磁體實(shí)施存取的存儲(chǔ)裝置。
尤其是近年來(lái)隨著將采用磁性隧道接合(磁性隧道接合部MTJMagnetic Tunneling Junction)的隧道式磁阻元件用作存儲(chǔ)單元，MRAM裝置的性能得到了顯著的提高，這方面已有文獻(xiàn)發(fā)表。對(duì)于配有具有磁性隧道接合的存儲(chǔ)單元的MRAM裝置，在ISSCC Digest ofTechnical Papers(ISSCC技術(shù)文摘)TA7.2，2000年2月刊上發(fā)表的“A 10ns Read and Write Non-Volatile Memory Array Using aMagnetic Tunnel Junction and FET Switch in each Cell采用磁性隧道接合及各單元FET開(kāi)關(guān)的10納秒讀寫(xiě)非易失性存儲(chǔ)器陣列”一文及在ISSCC Digest of Technical Papers(ISSCC技術(shù)文摘)TA7.3，2000年2月刊上發(fā)表的“Nonvolatile RAM based on MagneticYunnel Junction Elements基于磁性隧道接合元件的非易失性RAM”等技術(shù)文獻(xiàn)中已有介紹。
圖39是表示配有磁性隧道接合的存儲(chǔ)單元(以下簡(jiǎn)稱(chēng)為“MTJ存儲(chǔ)單元”)構(gòu)成的概略圖。
參見(jiàn)圖39，MTJ存儲(chǔ)單元配有其電阻值隨存儲(chǔ)數(shù)據(jù)的數(shù)據(jù)電平改變的磁性隧道接合部MTJ和存取晶體管ATR。存取晶體管ATR由場(chǎng)效應(yīng)晶體管形成，在位線(xiàn)BL與接地電壓VSS之間與磁性隧道接合部MTJ串列連接。
MTJ存儲(chǔ)單元配有用于發(fā)布寫(xiě)入數(shù)據(jù)指令的寫(xiě)入字線(xiàn)WWL、用于發(fā)布讀出數(shù)據(jù)指令的讀出字線(xiàn)RWL、用于在讀出數(shù)據(jù)及寫(xiě)入數(shù)據(jù)時(shí)傳送與存儲(chǔ)數(shù)據(jù)電平對(duì)應(yīng)的電信號(hào)的作為數(shù)據(jù)線(xiàn)的位線(xiàn)BL。
圖40是說(shuō)明從MTJ存儲(chǔ)單元讀出數(shù)據(jù)的過(guò)程的概念圖。
參見(jiàn)圖40，磁性隧道接合部MTJ配有具有一定方向的固定磁化方向的磁性層(以下簡(jiǎn)稱(chēng)為“固定磁性層”)FL、具有自由磁化方向的磁性層(以下簡(jiǎn)稱(chēng)為“自由磁性層”)VL。在固定磁性層FL與自由磁性層VL之間配置由絕緣膜形成的隧道屏障TB。自由磁性層VL在對(duì)應(yīng)于存儲(chǔ)數(shù)據(jù)電平的方向上，即與固定磁性層FL相同方向或不同方向的任一方向上被磁化。
在讀出數(shù)據(jù)時(shí)，存取晶體管ATR根據(jù)讀出字線(xiàn)RWL的活性化被接通。這樣，在位線(xiàn)BL～磁性隧道接合部MTJ～接地電壓VSS之間的電流通路內(nèi)將有作為由圖中未示出的控制電路供應(yīng)的恒定電流的傳感電流Is流過(guò)。
磁性隧道接合部MTJ的電阻值根據(jù)固定磁性層FL與自由磁性層VL之間磁化方向的相對(duì)關(guān)系變化。具體地說(shuō)，在固定磁性層FL的磁化方向與在自由磁性層VL內(nèi)寫(xiě)入的磁化方向相同的場(chǎng)合下的磁性隧道接合部MTJ的電阻值要小于二者磁化方向不同的場(chǎng)合下的電阻值。
因此在讀出數(shù)據(jù)時(shí)，磁性隧道接合部MTJ上由傳感電流Is所引起的電壓變化隨著自由磁性層VL內(nèi)的存儲(chǔ)磁場(chǎng)方向而異。因此，如果對(duì)比如位線(xiàn)BL預(yù)充電至高電壓后開(kāi)始提供傳感電流Is，則通過(guò)檢測(cè)位線(xiàn)BL的電壓電平變化，便可以讀出MTJ存儲(chǔ)單元內(nèi)的存儲(chǔ)數(shù)據(jù)電平。
圖41是說(shuō)明在MTJ存儲(chǔ)單元內(nèi)寫(xiě)入數(shù)據(jù)的動(dòng)作的概念圖。
參見(jiàn)圖41，在寫(xiě)入數(shù)據(jù)時(shí)，讀出字線(xiàn)RWL被非活性化處理，與此對(duì)應(yīng)，存取晶體管ATR被斷路。在該狀態(tài)下，產(chǎn)生用于在與存儲(chǔ)數(shù)據(jù)電平對(duì)應(yīng)的方向上對(duì)自由磁性層VL進(jìn)行磁化的數(shù)據(jù)寫(xiě)入磁場(chǎng)的數(shù)據(jù)寫(xiě)入電流分別流過(guò)寫(xiě)入字線(xiàn)WWL及位線(xiàn)BL。自由磁性層VL的磁化方向取決于分別流過(guò)寫(xiě)入字線(xiàn)WWL及位線(xiàn)BL的數(shù)據(jù)寫(xiě)入電流的方向組合。
圖42是說(shuō)明數(shù)據(jù)寫(xiě)入時(shí)數(shù)據(jù)寫(xiě)入電流方向與數(shù)據(jù)寫(xiě)入磁場(chǎng)方向之間的關(guān)系的概念圖。
參見(jiàn)圖42，橫坐標(biāo)所代表的磁場(chǎng)Hx表示由流經(jīng)寫(xiě)入字線(xiàn)WWL的數(shù)據(jù)寫(xiě)入電流所產(chǎn)生的數(shù)據(jù)寫(xiě)入磁場(chǎng)H(WWL)的方向。另一方面，縱坐標(biāo)代表的磁場(chǎng)Hy表示由流經(jīng)位線(xiàn)BL的數(shù)據(jù)寫(xiě)入電流所產(chǎn)生的數(shù)據(jù)寫(xiě)入磁場(chǎng)H(BL)的方向。
自由磁性層VL的磁化方向只有在數(shù)據(jù)寫(xiě)入磁場(chǎng)H(WWL)與H(BL)之和處于圖中所示的星型特性線(xiàn)外側(cè)區(qū)域的場(chǎng)合下才被重新寫(xiě)入。即在所附加的數(shù)據(jù)寫(xiě)入磁場(chǎng)相當(dāng)于星型特性線(xiàn)內(nèi)側(cè)區(qū)域的場(chǎng)合下，自由磁性層VL的磁化方向不被更新。
因此，為在MTJ存儲(chǔ)單元內(nèi)寫(xiě)入存儲(chǔ)數(shù)據(jù)，有必要使數(shù)據(jù)寫(xiě)入電流流經(jīng)寫(xiě)入字線(xiàn)WWL與位線(xiàn)BL雙方。一旦被存儲(chǔ)到磁性隧道接合部MTJ內(nèi)的磁化方向即存儲(chǔ)數(shù)據(jù)電平在實(shí)施新的數(shù)據(jù)寫(xiě)入之前的期間內(nèi)被非易失地保存。
即使在數(shù)據(jù)讀出動(dòng)作時(shí)，傳感電流Is也流經(jīng)位線(xiàn)BL。但是由于傳感電流Is一般被設(shè)定為小于上述數(shù)據(jù)寫(xiě)入電流1～2位左右，因而在數(shù)據(jù)讀出時(shí)由于受傳感電流Is的影響而造成MTJ存儲(chǔ)單元內(nèi)的存儲(chǔ)數(shù)據(jù)被錯(cuò)誤改寫(xiě)的可能性較小。
上述技術(shù)文獻(xiàn)中披露了將上述MTJ存儲(chǔ)單元在半導(dǎo)體基片上集成，構(gòu)成作為隨機(jī)存取存儲(chǔ)器的MRAM裝置的技術(shù)。
圖43是表示以矩陣方式集成配置的MTJ存儲(chǔ)單元的概念圖。
參見(jiàn)圖43，通過(guò)在半導(dǎo)體基片上對(duì)MTJ存儲(chǔ)單元實(shí)施矩陣狀配置，可以實(shí)現(xiàn)高度集成化的MRAM裝置。圖43所示為對(duì)MTJ存儲(chǔ)單元按照n行×m列(n，m自然數(shù))方式配置的場(chǎng)合。在按照行列方式配置的n×m個(gè)MTJ存儲(chǔ)單元中，配置n根寫(xiě)入字線(xiàn)WWL1～WWLn和讀出字線(xiàn)RWL1～RWLn及m根位線(xiàn)BL1～BLm。
在數(shù)據(jù)讀出時(shí)，讀出字線(xiàn)RWL1～RWLn中的1條被有選擇地活性化，所選出的存儲(chǔ)單元行(以下也簡(jiǎn)稱(chēng)為“被選行”)所屬的存儲(chǔ)單元被分別電耦合到各位線(xiàn)BL1～BLm與接地電壓VSS之間。其結(jié)果是，在各位線(xiàn)BL1～BLm中發(fā)生與對(duì)應(yīng)存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)電平相應(yīng)的電壓變化。
這樣，通過(guò)將被選存儲(chǔ)單元列(以下也簡(jiǎn)稱(chēng)為“被選列”)所對(duì)應(yīng)的位線(xiàn)電壓與通過(guò)傳感放大器等所預(yù)定的參照電壓進(jìn)行對(duì)比，可以讀出被選存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)電平。
但是，在這種方式下的數(shù)據(jù)讀出動(dòng)作中，由于在每個(gè)被選行所屬的存儲(chǔ)單元內(nèi)形成傳感電流Is的通路，所以即使在非被選存儲(chǔ)單元列(以下也簡(jiǎn)稱(chēng)為“非被選列”)所對(duì)應(yīng)的位線(xiàn)中，也會(huì)產(chǎn)生與數(shù)據(jù)讀出沒(méi)有直接影響的無(wú)效充放電電流。這樣，數(shù)據(jù)讀出時(shí)的消耗電力將增大。
此外，如上述技術(shù)文獻(xiàn)所記載，隨著在磁性隧道接合兩端附加的偏置電壓的增加，將難以出現(xiàn)固定磁性層FL與自由磁性層VL之間的磁化方向的相對(duì)關(guān)系即與存儲(chǔ)數(shù)據(jù)電平對(duì)應(yīng)的電阻值的變化。因此，在數(shù)據(jù)讀出時(shí)，隨著磁體存儲(chǔ)單元兩端所附加電壓的增加，不會(huì)顯著發(fā)生與存儲(chǔ)數(shù)據(jù)電平對(duì)應(yīng)的位線(xiàn)電壓變化差異，這樣可能會(huì)妨礙數(shù)據(jù)讀出動(dòng)作的高速性與穩(wěn)定性。
此外，一般采用虛存儲(chǔ)單元生成用于與被選存儲(chǔ)器相耦合的位線(xiàn)電壓進(jìn)行比較的參照電壓。比如，具有在比如MTJ存儲(chǔ)單元內(nèi)存儲(chǔ)“1(H電平)”及“0(L電平)”數(shù)據(jù)場(chǎng)合下分別相當(dāng)于對(duì)應(yīng)電阻值R1與R0的中間值的電阻值Rd的電阻元件可用作MTJ存儲(chǔ)單元的數(shù)據(jù)讀出用虛單元。對(duì)這種電阻元件，通過(guò)提供與MTJ存儲(chǔ)單元相同的傳感電流Is，可以生成該參照電壓。
一般來(lái)說(shuō)，虛存儲(chǔ)單元可以按照形成虛行或虛列的方式配置。
在按照形成虛行的方式配置虛單元的場(chǎng)合下，可通過(guò)采用由每相鄰2條位線(xiàn)形成的位線(xiàn)偶，基于所謂折疊型位線(xiàn)結(jié)構(gòu)實(shí)施數(shù)據(jù)的讀出。在該構(gòu)成下，可以把相鄰2條位線(xiàn)逐一與被選MTJ存儲(chǔ)單元及虛存儲(chǔ)單元分別耦合。這樣，各被選MTJ存儲(chǔ)單元及虛存儲(chǔ)單元與傳感放大器之間的RC時(shí)間常數(shù)相同，可以保證數(shù)據(jù)讀出裕度。
然而，由于即使對(duì)于非被選存儲(chǔ)單元所對(duì)應(yīng)的虛存儲(chǔ)單元，也有必要使傳感電流從中流過(guò)，因而數(shù)據(jù)讀出時(shí)的消耗電力將增加。
反之，在以形成虛列方式配置虛單元的場(chǎng)合下，沒(méi)有必要為多個(gè)虛存儲(chǔ)單元提供傳感電流，另一方面，與被選MTJ存儲(chǔ)單元耦合的位線(xiàn)在設(shè)置時(shí)不能靠近與虛列對(duì)應(yīng)設(shè)置的虛存儲(chǔ)單元耦合的虛位線(xiàn)。其結(jié)果是，由于各被選MTJ存儲(chǔ)單元及虛存儲(chǔ)單元與傳感放大器之間的RC時(shí)間常數(shù)不相同，因而可能會(huì)有損于數(shù)據(jù)讀出裕度，或者降低數(shù)據(jù)讀出速度。
另一方面，如上所述，對(duì)MTJ存儲(chǔ)單元的數(shù)據(jù)寫(xiě)入通過(guò)由分別流經(jīng)寫(xiě)入字線(xiàn)WWL及位線(xiàn)BL的數(shù)據(jù)寫(xiě)入電流所分別產(chǎn)生的數(shù)據(jù)寫(xiě)入磁場(chǎng)組合實(shí)施。因此，有必要在數(shù)據(jù)寫(xiě)入電流的提供中使磁性隧道接合部MTJ中的自由磁性層VL有效穩(wěn)定地被磁化。
此外，由于在被選MTJ存儲(chǔ)單元上附加的數(shù)據(jù)寫(xiě)入磁場(chǎng)對(duì)相鄰的其它MTJ存儲(chǔ)單元相當(dāng)于一種磁場(chǎng)噪音，因此，有必要防止在數(shù)據(jù)寫(xiě)入對(duì)象之外的其它存儲(chǔ)單元內(nèi)錯(cuò)誤地寫(xiě)入數(shù)據(jù)。尤其是如果能降低產(chǎn)生數(shù)據(jù)寫(xiě)入所必需的規(guī)定磁場(chǎng)所必需的數(shù)據(jù)寫(xiě)入電流，則可以同時(shí)達(dá)到降低電耗和由于抑制磁噪音而提高動(dòng)作穩(wěn)定性這2個(gè)效果。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種在低電耗下可實(shí)施高速數(shù)據(jù)讀出的薄膜磁體存儲(chǔ)裝置。
本發(fā)明的其它目的是提供一種可實(shí)施有效穩(wěn)定的數(shù)據(jù)寫(xiě)入的薄膜磁體存儲(chǔ)裝置。
總之，本發(fā)明是一種薄膜磁體存儲(chǔ)裝置，其包括多個(gè)存儲(chǔ)單元、多條第1數(shù)據(jù)線(xiàn)、多條源線(xiàn)、多個(gè)第1數(shù)據(jù)線(xiàn)選擇部和多個(gè)源線(xiàn)選擇部。多個(gè)存儲(chǔ)單元中各單元的電阻值根據(jù)通過(guò)附加磁場(chǎng)所寫(xiě)入的存儲(chǔ)數(shù)據(jù)電平而變化。多條第1數(shù)據(jù)線(xiàn)中各條線(xiàn)按照多個(gè)存儲(chǔ)單元的每一定區(qū)間設(shè)置，在讀出數(shù)據(jù)時(shí)讀出存儲(chǔ)數(shù)據(jù)電平。多條源線(xiàn)分別與多條第1數(shù)據(jù)線(xiàn)對(duì)應(yīng)配置，各源線(xiàn)在讀出數(shù)據(jù)時(shí)通過(guò)所屬于一定區(qū)間的存儲(chǔ)單元中所選擇出的一個(gè)與多條第1數(shù)據(jù)線(xiàn)中對(duì)應(yīng)的1條實(shí)現(xiàn)電耦合。多個(gè)第1數(shù)據(jù)線(xiàn)選擇部分別與多條第1數(shù)據(jù)線(xiàn)對(duì)應(yīng)配置。各第1數(shù)據(jù)線(xiàn)選擇部在讀出數(shù)據(jù)前對(duì)多條第1數(shù)據(jù)線(xiàn)中對(duì)應(yīng)的1條進(jìn)行預(yù)充電至第1電壓，同時(shí)在讀出數(shù)據(jù)時(shí)，使對(duì)應(yīng)的1條第1數(shù)據(jù)線(xiàn)從第1電壓電分離。多個(gè)源線(xiàn)選擇部分別與多條源線(xiàn)對(duì)應(yīng)配置。各源線(xiàn)選擇部包括源線(xiàn)預(yù)充電部，用于在讀出數(shù)據(jù)前對(duì)多條源線(xiàn)中對(duì)應(yīng)的1條進(jìn)行預(yù)充電至第2電壓；源線(xiàn)驅(qū)動(dòng)部，用于在讀出數(shù)據(jù)時(shí)使對(duì)應(yīng)的1條源線(xiàn)與第3電壓電耦合。
因此本發(fā)明的主要優(yōu)點(diǎn)是可以在預(yù)充電時(shí)與讀出數(shù)據(jù)時(shí)之間使各源線(xiàn)的電壓發(fā)生變化。其結(jié)果是可以避免不必要的充放電電流在與讀出數(shù)據(jù)沒(méi)有直接關(guān)系的第1數(shù)據(jù)線(xiàn)中流過(guò)，從而降低讀出數(shù)據(jù)過(guò)程中的電耗。
本發(fā)明的另一局面是一種薄膜磁體存儲(chǔ)裝置，包括存儲(chǔ)單元、第1信號(hào)線(xiàn)、第2信號(hào)線(xiàn)。存儲(chǔ)單元為實(shí)施數(shù)據(jù)存儲(chǔ)而設(shè)，其包括電阻值根據(jù)存儲(chǔ)數(shù)據(jù)電平而變化的磁性存儲(chǔ)部。磁性存儲(chǔ)部包括第1磁體層，用于保持所固定的規(guī)定磁化方向；第2磁體層，保持根據(jù)用于附加沿難于磁化軸方向的磁場(chǎng)的第1數(shù)據(jù)寫(xiě)入磁場(chǎng)與用于附加沿易于磁化軸方向的磁場(chǎng)的第2數(shù)據(jù)寫(xiě)入磁場(chǎng)組合寫(xiě)入的磁化方向。用于發(fā)生第1數(shù)據(jù)寫(xiě)入磁場(chǎng)的第1數(shù)據(jù)寫(xiě)入電流從第1信號(hào)線(xiàn)中流過(guò)。用于發(fā)生第2數(shù)據(jù)寫(xiě)入磁場(chǎng)的第2數(shù)據(jù)寫(xiě)入電流從第2信號(hào)線(xiàn)中流過(guò)。在寫(xiě)入數(shù)據(jù)時(shí)，第1數(shù)據(jù)寫(xiě)入電流的供應(yīng)先于第2數(shù)據(jù)寫(xiě)入電流的供應(yīng)。
這樣，在對(duì)磁性存儲(chǔ)部寫(xiě)入數(shù)據(jù)的動(dòng)作中，由于在發(fā)生沿難于磁化軸方向的磁場(chǎng)后再發(fā)生沿易于磁化軸方向的磁場(chǎng)，因而可以在考慮存儲(chǔ)單元的磁特性前提下實(shí)施穩(wěn)定的數(shù)據(jù)寫(xiě)入。
本發(fā)明的又一形式是一種薄膜磁體存儲(chǔ)裝置，包括多個(gè)存儲(chǔ)單元、多條寫(xiě)入字線(xiàn)、多條位線(xiàn)、多條源線(xiàn)、多個(gè)耦合開(kāi)關(guān)數(shù)據(jù)寫(xiě)入電路。多個(gè)存儲(chǔ)單元以矩陣方式配置，各存儲(chǔ)單元包括根據(jù)通過(guò)第1及第2數(shù)據(jù)寫(xiě)入磁場(chǎng)的組合寫(xiě)入的存儲(chǔ)數(shù)據(jù)電平而改變電阻值的磁性存儲(chǔ)部。多條寫(xiě)入字線(xiàn)分別與多個(gè)存儲(chǔ)單元行對(duì)應(yīng)配置，在寫(xiě)入數(shù)據(jù)時(shí)被有選擇地活性化，使用于產(chǎn)生第1數(shù)據(jù)寫(xiě)入磁場(chǎng)的第1數(shù)據(jù)寫(xiě)入電流得以流過(guò)。多條位線(xiàn)分別與多個(gè)存儲(chǔ)單元列對(duì)應(yīng)配置。多條源線(xiàn)分別與列對(duì)應(yīng)配置，各源線(xiàn)的配置方式為在與多條位線(xiàn)中對(duì)應(yīng)的1條之間夾屬于對(duì)應(yīng)列的存儲(chǔ)單元而配置。多個(gè)耦合開(kāi)關(guān)分別與列對(duì)應(yīng)配置，在寫(xiě)入數(shù)據(jù)時(shí)，對(duì)多條源線(xiàn)及位線(xiàn)中的對(duì)應(yīng)列選擇結(jié)果的每條的同端之間分別進(jìn)行電耦合。為提供在數(shù)據(jù)寫(xiě)入時(shí)用于產(chǎn)生第2數(shù)據(jù)寫(xiě)入磁場(chǎng)的第2數(shù)據(jù)寫(xiě)入電流，數(shù)據(jù)寫(xiě)入電路使對(duì)應(yīng)列選擇結(jié)果的每條源線(xiàn)及位線(xiàn)的另一端分別根據(jù)存儲(chǔ)數(shù)據(jù)的電平與第1及第2電壓的各方耦合。
因此，利用由分別流經(jīng)與列選擇結(jié)果對(duì)應(yīng)的位線(xiàn)與源線(xiàn)的電流產(chǎn)生的、在被選存儲(chǔ)單元內(nèi)相互增強(qiáng)的磁場(chǎng)作為數(shù)據(jù)寫(xiě)入磁場(chǎng)實(shí)施數(shù)據(jù)寫(xiě)入。其結(jié)果是，由于可以減小流經(jīng)位線(xiàn)的數(shù)據(jù)寫(xiě)入電流，所以可以通過(guò)降低數(shù)據(jù)寫(xiě)入時(shí)的消耗電能及降低位線(xiàn)電流密度來(lái)提高可靠性以及抑制對(duì)相鄰單元的磁場(chǎng)噪音。
本發(fā)明的又一形式是一種薄膜磁體存儲(chǔ)裝置，其配有多個(gè)存儲(chǔ)單元、多條寫(xiě)入字線(xiàn)、多條源線(xiàn)、多條位線(xiàn)及字線(xiàn)驅(qū)動(dòng)器。多個(gè)存儲(chǔ)單元按矩陣方式配置，各存儲(chǔ)單元包括根據(jù)通過(guò)第1及第2數(shù)據(jù)寫(xiě)入磁場(chǎng)的組合寫(xiě)入的存儲(chǔ)數(shù)據(jù)電平改變電阻值的磁性存儲(chǔ)部。多條寫(xiě)入字線(xiàn)分別與多個(gè)存儲(chǔ)單元行對(duì)應(yīng)配置，在寫(xiě)入數(shù)據(jù)時(shí)被有選擇地活性化，使用于產(chǎn)生第1數(shù)據(jù)寫(xiě)入磁場(chǎng)的第1數(shù)據(jù)寫(xiě)入電流得以流過(guò)。多條源線(xiàn)分別與行對(duì)應(yīng)配置，各源線(xiàn)的一端與第1電壓耦合。多條位線(xiàn)分別與多個(gè)存儲(chǔ)單元列對(duì)應(yīng)配置，根據(jù)列選擇結(jié)果有選擇地接收用于在數(shù)據(jù)寫(xiě)入時(shí)產(chǎn)生第2數(shù)據(jù)寫(xiě)入磁場(chǎng)的第2數(shù)據(jù)寫(xiě)入電流。字線(xiàn)驅(qū)動(dòng)器在寫(xiě)入數(shù)據(jù)時(shí)，將多條寫(xiě)入字線(xiàn)中被活性化的1條的一端與第2電壓耦合。第2數(shù)據(jù)寫(xiě)入電流從由被活性化的寫(xiě)入字線(xiàn)及另一端與活性化寫(xiě)入字線(xiàn)電耦合的多條源線(xiàn)中的至少1條構(gòu)成的電流經(jīng)路中流過(guò)。
這樣，由于可以利用1條源線(xiàn)形成與行選擇結(jié)果對(duì)應(yīng)的流經(jīng)寫(xiě)入字線(xiàn)的數(shù)據(jù)寫(xiě)入電流的回路，因此，利用分別流經(jīng)寫(xiě)入字線(xiàn)及源線(xiàn)的電流產(chǎn)生的、在被選存儲(chǔ)單元內(nèi)相互增強(qiáng)的磁場(chǎng)作為第1數(shù)據(jù)寫(xiě)入磁場(chǎng)來(lái)實(shí)施數(shù)據(jù)寫(xiě)入。其結(jié)果是，由于可以減小流經(jīng)寫(xiě)入字線(xiàn)的數(shù)據(jù)寫(xiě)入電流，所以可以通過(guò)降低數(shù)據(jù)寫(xiě)入時(shí)的消耗電能及降低寫(xiě)入字線(xiàn)電流密度提高可靠性，抑制對(duì)相鄰單元的磁場(chǎng)噪音。
本發(fā)明的又一形式是一種薄膜磁體存儲(chǔ)裝置，其配有多個(gè)存儲(chǔ)單元、多條讀出字線(xiàn)、多條寫(xiě)入字線(xiàn)、多條位線(xiàn)、字線(xiàn)驅(qū)動(dòng)器、耦合開(kāi)關(guān)和數(shù)據(jù)讀出電路。多個(gè)存儲(chǔ)單元按矩陣方式配置，各存儲(chǔ)單元包括磁性存儲(chǔ)部，根據(jù)通過(guò)第1及第2數(shù)據(jù)寫(xiě)入磁場(chǎng)的組合寫(xiě)入的存儲(chǔ)數(shù)據(jù)電平改變電阻值；存取部，與磁性存儲(chǔ)部串聯(lián)耦合，在讀出數(shù)據(jù)時(shí)有選擇地接通，以使數(shù)據(jù)讀出電流流通，同時(shí)在數(shù)據(jù)寫(xiě)入時(shí)斷開(kāi)。多條讀出字線(xiàn)，分別與多個(gè)存儲(chǔ)單元行對(duì)應(yīng)配置，在讀出數(shù)據(jù)時(shí)根據(jù)行選擇結(jié)果使存取部接通。多條寫(xiě)入字線(xiàn)分別與行對(duì)應(yīng)配置，在寫(xiě)入數(shù)據(jù)時(shí)被有選擇地活性化，以使用于產(chǎn)生第1數(shù)據(jù)寫(xiě)入磁場(chǎng)的第1數(shù)據(jù)寫(xiě)入電流流通。多條位線(xiàn)，分別與多個(gè)存儲(chǔ)單元列對(duì)應(yīng)配置，各位線(xiàn)通過(guò)存儲(chǔ)單元與多條寫(xiě)入字線(xiàn)電耦合。字線(xiàn)驅(qū)動(dòng)器，為在寫(xiě)入數(shù)據(jù)時(shí)使產(chǎn)生第2數(shù)據(jù)寫(xiě)入磁場(chǎng)的第2數(shù)據(jù)寫(xiě)入電流流通，使多條寫(xiě)入字線(xiàn)中被活性化的1條的一端與第1電壓耦合，同時(shí)把其余的寫(xiě)入字線(xiàn)設(shè)為第2電壓。耦合開(kāi)關(guān)用于在各寫(xiě)入字線(xiàn)與屬于其它行的多條寫(xiě)入字線(xiàn)各個(gè)之間進(jìn)行耦合，當(dāng)被耦合的2條寫(xiě)入字線(xiàn)中的任意1條被活性化的場(chǎng)合下接通。數(shù)據(jù)讀出電路，在讀出數(shù)據(jù)時(shí)，向多條位線(xiàn)中的對(duì)應(yīng)列選擇結(jié)果的1條提供數(shù)據(jù)讀出電流，同時(shí)基于與列選擇結(jié)果對(duì)應(yīng)的1條位線(xiàn)的電壓變化實(shí)施數(shù)據(jù)讀出。字線(xiàn)驅(qū)動(dòng)器，在讀出數(shù)據(jù)時(shí)將各寫(xiě)入字線(xiàn)設(shè)定到規(guī)定的電壓上。
因此，在省略了源線(xiàn)配置的存儲(chǔ)器陣列構(gòu)成中，流經(jīng)行選擇結(jié)果所對(duì)應(yīng)的寫(xiě)入字線(xiàn)的數(shù)據(jù)寫(xiě)入電流的回路可以采用屬于其它行的多條寫(xiě)入字線(xiàn)來(lái)形成。其結(jié)果是，可以采用由分別流經(jīng)被選行所對(duì)應(yīng)的寫(xiě)入字線(xiàn)及非被選行所對(duì)應(yīng)的多條寫(xiě)入字線(xiàn)的電流產(chǎn)生的、在被選存儲(chǔ)單元內(nèi)相互增強(qiáng)的磁場(chǎng)作為數(shù)據(jù)寫(xiě)入磁場(chǎng)來(lái)實(shí)施數(shù)據(jù)寫(xiě)入。由于可以減小流經(jīng)寫(xiě)入字線(xiàn)的數(shù)據(jù)寫(xiě)入電流，所以可以通過(guò)降低數(shù)據(jù)寫(xiě)入時(shí)的消耗電能及降低寫(xiě)入字線(xiàn)電流密度而提高可靠性，來(lái)抑制對(duì)相鄰單元的磁場(chǎng)噪音。
本發(fā)明的又一形式是一種薄膜磁體存儲(chǔ)裝置，其配有多個(gè)存儲(chǔ)單元、多條數(shù)據(jù)線(xiàn)和參照電壓生成部。多個(gè)存儲(chǔ)單元，按矩陣方式配置，各存儲(chǔ)單元包括磁性存儲(chǔ)部，根據(jù)所寫(xiě)入的存儲(chǔ)數(shù)據(jù)電平而改變電阻值；存取部，在讀出數(shù)據(jù)時(shí)有選擇地接通以使數(shù)據(jù)讀出電流通過(guò)。多條數(shù)據(jù)線(xiàn)，分別與多個(gè)存儲(chǔ)單元列對(duì)應(yīng)設(shè)置，在讀出數(shù)據(jù)時(shí)有選擇地接收所提供的數(shù)據(jù)讀出電流。多個(gè)參照電壓生成部，分別與列對(duì)應(yīng)設(shè)置。各參照電壓生成部，在讀出數(shù)據(jù)時(shí)根據(jù)列選擇結(jié)果被有選擇地活性化，生成與多條數(shù)據(jù)線(xiàn)中對(duì)應(yīng)的1條的電壓進(jìn)行比較的參照電壓。各存儲(chǔ)單元被耦合在多條數(shù)據(jù)線(xiàn)中對(duì)應(yīng)的1條與規(guī)定電壓之間。
因此，可以在非被選列對(duì)應(yīng)的參照電壓發(fā)生部處于非活性化的狀態(tài)下實(shí)施數(shù)據(jù)讀出。其結(jié)果是，通過(guò)抑制參照電壓發(fā)生部中的電力消耗，可以在較大的信號(hào)裕度下實(shí)施數(shù)據(jù)讀出。


圖1是表示本發(fā)明實(shí)施方式下MRAM裝置1的總體構(gòu)成的概略方框圖。
圖2是表示存儲(chǔ)器陣列10及其外圍電路在實(shí)施方式1下的構(gòu)成概念圖。
圖3是表示圖2所示的數(shù)據(jù)讀出電路構(gòu)成的電路圖。
圖4是說(shuō)明實(shí)施方式1下數(shù)據(jù)讀出動(dòng)作的定時(shí)圖。
圖5是表示存儲(chǔ)器陣列10及其外圍電路的實(shí)施方式1變形例1下的構(gòu)成概念圖。
圖6是表示圖5所示數(shù)據(jù)讀出電路構(gòu)成的電路圖。
圖7是說(shuō)明實(shí)施方式1變形例1下的數(shù)據(jù)讀出動(dòng)作的定時(shí)圖。
圖8是表示存儲(chǔ)器陣列10及其外圍電路的實(shí)施方式1變形例2下的構(gòu)成概念圖。
圖9是表示圖8所示的數(shù)據(jù)讀出電路構(gòu)成的電路圖。
圖10是說(shuō)明實(shí)施方式1變形例2下的數(shù)據(jù)讀出動(dòng)作的定時(shí)圖。
圖11是表示存儲(chǔ)器陣列10及其外圍電路的實(shí)施方式1變形例3下的構(gòu)成概念圖。
圖12是說(shuō)明實(shí)施方式1變形例3下的數(shù)據(jù)讀出動(dòng)作的定時(shí)圖。
圖13是表示存儲(chǔ)器陣列10及其外圍電路的實(shí)施方式1變形例4下的構(gòu)成概念圖。
圖14是說(shuō)明實(shí)施方式1變形例4下的數(shù)據(jù)讀出動(dòng)作的定時(shí)圖。
圖15是表示存儲(chǔ)器陣列10及其外圍電路實(shí)施方式2下的構(gòu)成概念圖。
圖16是表示圖15所示的數(shù)據(jù)寫(xiě)入電路構(gòu)成的電路圖。
圖17是表示列選擇時(shí)鐘生成電路構(gòu)成的電路圖。
圖18是說(shuō)明列選擇時(shí)鐘相位變化的定時(shí)圖。
圖19是說(shuō)明實(shí)施方式2下數(shù)據(jù)讀出及數(shù)據(jù)寫(xiě)入動(dòng)作的定時(shí)圖。
圖20是表示存儲(chǔ)單元中隧道磁阻元件構(gòu)成的剖面圖。
圖21是表示隧道磁阻元件中自由磁性層中的磁化方向的概念圖。
圖22是用于說(shuō)明易于磁化軸區(qū)域內(nèi)磁化特性的磁滯曲線(xiàn)。
圖23是用于說(shuō)明難于磁化軸區(qū)域內(nèi)磁化特性的磁滯曲線(xiàn)。
圖24A～24E是說(shuō)明寫(xiě)入數(shù)據(jù)時(shí)自由磁性層磁化的概念圖。
圖25是表示存儲(chǔ)器陣列10及其外圍電路實(shí)施方式3下的構(gòu)成概念圖。
圖26是表示圖25所示的位線(xiàn)及源線(xiàn)配置的構(gòu)造圖。
圖27是表示存儲(chǔ)器陣列10及其外圍電路的實(shí)施方式3變形例1下的構(gòu)成概念圖。
圖28是表示圖27所示的寫(xiě)入字線(xiàn)及源線(xiàn)配置的構(gòu)造圖。
圖29是表示圖27所示的數(shù)據(jù)讀出電路構(gòu)成的電路圖。
圖30是表示存儲(chǔ)器陣列10及其外圍電路的實(shí)施方式3變形例2下的構(gòu)成概念圖。
圖31是表示存儲(chǔ)器陣列10及其外圍電路的實(shí)施方式3變形例3下的構(gòu)成概念圖。
圖32是表示存儲(chǔ)器陣列10及其外圍電路的實(shí)施方式3變形例4下的構(gòu)成概念圖。
圖33是表示存儲(chǔ)器陣列10及其外圍電路實(shí)施方式4下的構(gòu)成概念圖。
圖34是表示圖33所示的數(shù)據(jù)讀出電路構(gòu)成的電路圖。
圖35是說(shuō)明實(shí)施方式4下數(shù)據(jù)讀出動(dòng)作的定時(shí)圖。
圖36是表示存儲(chǔ)器陣列10及其外圍電路的實(shí)施方式4變形例1下的構(gòu)成概念圖。
圖37是表示存儲(chǔ)器陣列10及其外圍電路的實(shí)施方式4變形例2下的構(gòu)成概念圖。
圖38是表示存儲(chǔ)器陣列10及其外圍電路的實(shí)施方式4變形例3下的構(gòu)成概念圖。
圖39是表示MTJ存儲(chǔ)單元構(gòu)成的概略圖。
圖40是說(shuō)明從MTJ存儲(chǔ)單元讀出數(shù)據(jù)動(dòng)作的概念圖。
圖41是說(shuō)明對(duì)MTJ存儲(chǔ)單元寫(xiě)入數(shù)據(jù)動(dòng)作的概念圖。
圖42是說(shuō)明寫(xiě)入數(shù)據(jù)時(shí)數(shù)據(jù)寫(xiě)入電流方向與數(shù)據(jù)寫(xiě)入磁場(chǎng)方向之間關(guān)系的概念圖。
圖43是表示以矩陣方式集成配置的MTJ存儲(chǔ)單元的概念圖。
實(shí)施方式以下參照?qǐng)D面對(duì)本發(fā)明實(shí)施方式作以詳細(xì)說(shuō)明。此外在以下說(shuō)明中，對(duì)相同或類(lèi)似的部分附加相同的參照符號(hào)。
實(shí)施方式1參見(jiàn)圖1，在本發(fā)明實(shí)施方式1下，MRAM裝置1對(duì)來(lái)自外部的控制信號(hào)CMD及地址信號(hào)ADD響應(yīng)，進(jìn)行隨機(jī)存取，實(shí)施寫(xiě)入數(shù)據(jù)DIN的輸入及讀出數(shù)據(jù)DOUT的輸出。
MRAM裝置1包括對(duì)控制信號(hào)CMD響應(yīng)，對(duì)MRAM裝置1的總體動(dòng)作實(shí)施控制的控制電路5、配有按矩陣配置的多個(gè)MTJ存儲(chǔ)單元的存儲(chǔ)器陣列10。有關(guān)存儲(chǔ)器陣列10的構(gòu)成在后文中有更詳細(xì)的說(shuō)明，它的多個(gè)寫(xiě)入字線(xiàn)WWL及讀出字線(xiàn)RWL分別與MTJ存儲(chǔ)單元行對(duì)應(yīng)配置。此外位線(xiàn)BL及源線(xiàn)SL分別與MTJ存儲(chǔ)單元列對(duì)應(yīng)配置。
MRAM裝置1還配有行譯碼器20、列譯碼器25、字線(xiàn)驅(qū)動(dòng)器30、字線(xiàn)電流控制電路40、讀出/寫(xiě)入控制電路50、60。
行譯碼器20根據(jù)地址信號(hào)ADD所表示的行地址RA，在存儲(chǔ)器陣列10內(nèi)實(shí)施行選擇。列譯碼器25根據(jù)地址信號(hào)ADD所表示的列地址CA，在存儲(chǔ)器陣列10內(nèi)實(shí)施列選擇。字線(xiàn)驅(qū)動(dòng)器30基于行譯碼器20的行選擇結(jié)果，對(duì)讀出字線(xiàn)RWL或?qū)懭胱志€(xiàn)WWL進(jìn)行有選擇地活性化。行地址RA及列地址CA表示數(shù)據(jù)讀出或數(shù)據(jù)寫(xiě)入動(dòng)作對(duì)象指定的被選存儲(chǔ)單元。
字線(xiàn)電流控制電路40用于在數(shù)據(jù)寫(xiě)入時(shí)使數(shù)據(jù)寫(xiě)入電流流經(jīng)寫(xiě)入字線(xiàn)WWL。比如，通過(guò)利用字線(xiàn)電流控制電路40把各寫(xiě)入字線(xiàn)WWL與接地電壓VSS耦合，可以通過(guò)字線(xiàn)驅(qū)動(dòng)器30把數(shù)據(jù)寫(xiě)入電流提供給有選擇地與電源電壓VDD耦合的寫(xiě)入字線(xiàn)。讀出/寫(xiě)入控制電路50、60分別是在數(shù)據(jù)讀出及數(shù)據(jù)寫(xiě)入時(shí)為使數(shù)據(jù)寫(xiě)入電流及傳感電流(數(shù)據(jù)讀出電流)流經(jīng)位線(xiàn)而在存儲(chǔ)器陣列10的相鄰區(qū)域內(nèi)配置的電路等的總稱(chēng)。
圖2是表示存儲(chǔ)器陣列10及其外圍電路在實(shí)施方式1下的構(gòu)成概念圖。圖2主要表示與數(shù)據(jù)讀出有關(guān)的構(gòu)成。
參見(jiàn)圖2，存儲(chǔ)器陣列10包括具有圖39所示構(gòu)成的按n行×m列配置的MTJ存儲(chǔ)單元MC(以下也簡(jiǎn)稱(chēng)為“存儲(chǔ)單元MC”)。讀出字線(xiàn)RWL1～RWLn及寫(xiě)入字線(xiàn)WWL1～WWLn分別按MTJ存儲(chǔ)單元行(以下也簡(jiǎn)稱(chēng)為“存儲(chǔ)單元行”)配置。位線(xiàn)BL1～BLm及源線(xiàn)SL1～SLm分別按MTJ存儲(chǔ)單元的列(以下也簡(jiǎn)稱(chēng)為“存儲(chǔ)單元列”)配置。
圖2有代表性地表示與第1行及第2行和第1、2及m列對(duì)應(yīng)的寫(xiě)入字線(xiàn)WWL1、WWL2，讀出字線(xiàn)RWL1、RWL2，位線(xiàn)BL1、BL2、BLm，源線(xiàn)SL1、SL2、SLm及部分存儲(chǔ)單元。
以下，在總體表示寫(xiě)入字線(xiàn)、讀出字線(xiàn)、位線(xiàn)及源線(xiàn)的場(chǎng)合下，分別用符號(hào)WWL、RWL、BL及SL代表，在表示特定的寫(xiě)入字線(xiàn)、讀出字線(xiàn)、位線(xiàn)及源線(xiàn)的場(chǎng)合下，分別用在這些符號(hào)上加字的RWL1、WWL1、BL1、SL1代表。此外，信號(hào)或信號(hào)線(xiàn)的高電壓狀態(tài)(電源電壓VDD)及低電壓狀態(tài)(接地電壓VSS)分別被稱(chēng)為H電平及L電平。
字線(xiàn)驅(qū)動(dòng)器30在讀出數(shù)據(jù)時(shí)，根據(jù)行地址RA的解碼結(jié)果即行選擇結(jié)果，使讀出字線(xiàn)RWL1～RWLn中的1條線(xiàn)達(dá)到H電平，使其活性化。與此對(duì)應(yīng)，所選擇出的存儲(chǔ)單元行所屬的各存儲(chǔ)單元中，當(dāng)存取晶體管ATR處于通路狀態(tài)后，磁性隧道接合部MTJ被電耦合到所對(duì)應(yīng)的位線(xiàn)BL與源線(xiàn)SL之間。
在與存儲(chǔ)器陣列10相鄰的區(qū)域內(nèi)，沿著與讀出字線(xiàn)RWL及寫(xiě)入字線(xiàn)WWL相同的方向配置數(shù)據(jù)總線(xiàn)DB。用于實(shí)施列選擇的列選擇線(xiàn)CSL1～CSLm分別與存儲(chǔ)單元列對(duì)應(yīng)配置。列譯碼器25根據(jù)列地址CA的解碼結(jié)果即列選擇結(jié)果，在讀出數(shù)據(jù)時(shí)使列選擇線(xiàn)CSL1～CSLm中的1條線(xiàn)達(dá)到H電平，使其活性化。
位線(xiàn)選擇門(mén)電路BCSGa1～BCSGam分別與位線(xiàn)BL1～BLm對(duì)應(yīng)配置。位線(xiàn)選擇門(mén)電路BCSGa1包括在電源電壓VDD與位線(xiàn)BL1之間電耦合的位線(xiàn)預(yù)充電晶體管Ta1及在數(shù)據(jù)總線(xiàn)DB與位線(xiàn)BL1之間電耦合的位線(xiàn)驅(qū)動(dòng)晶體管Ta2。
預(yù)充電晶體管Ta1由P型MOS晶體管構(gòu)成，位線(xiàn)驅(qū)動(dòng)晶體管Ta2由位線(xiàn)預(yù)充電晶體管Ta1與反向?qū)щ娛絅型MOS晶體管構(gòu)成。位線(xiàn)預(yù)充電晶體管Ta1與位線(xiàn)驅(qū)動(dòng)晶體管Ta2的門(mén)電路與列選擇線(xiàn)CSL1耦合。
由于與其它存儲(chǔ)單元列對(duì)應(yīng)配置的位線(xiàn)選擇門(mén)電路BCSGa2～BCSGam的各自構(gòu)成都相同，所以不再重復(fù)詳細(xì)說(shuō)明。
源線(xiàn)選擇門(mén)電路SCSGa1～SCSGam分別對(duì)應(yīng)于源線(xiàn)SL1～SLm配置。源線(xiàn)選擇門(mén)電路SCSGa1包括在接地電壓VSS與源線(xiàn)SL1之間電耦合的源線(xiàn)驅(qū)動(dòng)晶體管Ta3及在電源電壓VDD與源線(xiàn)SL1之間電耦合的源線(xiàn)預(yù)充電晶體管Ta4。
源線(xiàn)驅(qū)動(dòng)晶體管Ta3由N型MOS晶體管構(gòu)成，源線(xiàn)預(yù)充電晶體管Ta4由源線(xiàn)驅(qū)動(dòng)晶體管Ta3與反向?qū)щ娛絇型MOS晶體管構(gòu)成。源線(xiàn)驅(qū)動(dòng)晶體管Ta3與源線(xiàn)預(yù)充電晶體管Ta4的門(mén)電路與列選擇線(xiàn)CSL1耦合。
由于與其它存儲(chǔ)單元列對(duì)應(yīng)配置的源線(xiàn)選擇門(mén)電路SCSGa2～SCSGam的各自構(gòu)成都相同，所以不再重復(fù)詳細(xì)說(shuō)明。
以下，在分別總稱(chēng)列選擇線(xiàn)CSL1～CSLm、位線(xiàn)選擇門(mén)電路BCSGa1～BCSGam及源線(xiàn)選擇門(mén)電路SCSGa1～SCSGam的場(chǎng)合下，也簡(jiǎn)稱(chēng)為列選擇線(xiàn)CSL、位線(xiàn)選擇門(mén)電路BCSGa及源線(xiàn)選擇門(mén)電路SCSGa。
數(shù)據(jù)讀出電路51r根據(jù)數(shù)據(jù)總線(xiàn)DB的電壓輸出讀出數(shù)據(jù)DOUT。
參見(jiàn)圖3，數(shù)據(jù)讀出電路51r包括差分放大器57、傳輸門(mén)電路TGa、TGb、鎖定電路58、預(yù)充電晶體管PTa。
差分放大器57用于放大2個(gè)輸入節(jié)點(diǎn)之間的電壓差，生成讀出數(shù)據(jù)Dout。傳輸門(mén)電路TGa根據(jù)觸發(fā)脈沖Фr動(dòng)作。在觸發(fā)脈沖Фr的活性化期間響應(yīng)后，傳輸門(mén)電路TGa使數(shù)據(jù)總線(xiàn)DB與差分放大器57輸入節(jié)點(diǎn)中的某一個(gè)進(jìn)行電耦合。在差分放大器57的另一個(gè)輸入節(jié)點(diǎn)上輸入規(guī)定的參照電壓VREF。
傳輸門(mén)電路TGb與傳輸門(mén)電路TGa同樣，對(duì)觸發(fā)脈沖Фr響應(yīng)后動(dòng)作。在觸發(fā)脈沖Фr的活性化期間響應(yīng)后，傳輸門(mén)電路TGb把差分放大器57的輸出傳送給鎖定電路58。鎖定電路58把被鎖定的差分放大器57的輸出電壓作為讀出數(shù)據(jù)DOUT輸出。
這樣，數(shù)據(jù)讀出電路51r在觸發(fā)脈沖Фr的活性化期間對(duì)數(shù)據(jù)總線(xiàn)DB與參照電壓VREF的電壓差進(jìn)行放大，設(shè)定讀出數(shù)據(jù)DOUT的數(shù)據(jù)電平。在觸發(fā)脈沖Фr的非活性化期間，讀出數(shù)據(jù)DOUT的電平由鎖定電路58保持。
預(yù)充電晶體管PTa被電耦合在電源電壓VDD與數(shù)據(jù)總線(xiàn)DB之間，根據(jù)控制信號(hào)/PR通、斷。控制信號(hào)/PR在數(shù)據(jù)總線(xiàn)DB的預(yù)充電期間被設(shè)定為活性化狀態(tài)(L電平)?？刂菩盘?hào)/PR在MRAM裝置1的活性化期間內(nèi)，至少在實(shí)施讀出數(shù)據(jù)之前的規(guī)定期間內(nèi)達(dá)到L電平，處于活性化狀態(tài)。另一方面，在MRAM裝置1在活性化期間內(nèi)的數(shù)據(jù)讀出動(dòng)作中，控制信號(hào)/PR達(dá)到H電平，處于非活性化狀態(tài)。
其結(jié)果是，在控制信號(hào)/PR達(dá)到L電平并處于活性化狀態(tài)的預(yù)充電期間，數(shù)據(jù)總線(xiàn)DB與位線(xiàn)同樣被充電至電源電壓VDD。另一方面，在數(shù)據(jù)讀出動(dòng)作時(shí)，由于控制信號(hào)/PR達(dá)到H電平，處于非活性化狀態(tài)，因而數(shù)據(jù)總線(xiàn)DB與電源電壓VDD斷離。
圖4表示在第j個(gè)(j1～m的自然數(shù))存儲(chǔ)單元列被選為數(shù)據(jù)讀出對(duì)象場(chǎng)合下的數(shù)據(jù)讀出動(dòng)作過(guò)程。
參見(jiàn)圖4，在數(shù)據(jù)讀出動(dòng)作開(kāi)始時(shí)刻t0以前，所有讀出字線(xiàn)RWL及列選擇線(xiàn)CSL都處于非活性化(L電平)狀態(tài)。
與此對(duì)應(yīng)，由于各位線(xiàn)選擇門(mén)電路BCSGa中的位線(xiàn)預(yù)充電晶體管Ta1通路，各源線(xiàn)選擇門(mén)電路SCSGa中的源線(xiàn)預(yù)充電晶體管Ta4也通路，因而各位線(xiàn)BL及各源線(xiàn)SL被預(yù)充電至電源電壓VDD。
此外，數(shù)據(jù)總線(xiàn)DB與讀出數(shù)據(jù)前被設(shè)定為活性化狀態(tài)的控制信號(hào)/PR相對(duì)應(yīng)，被預(yù)充電至電源電壓VDD。
在t0時(shí)刻數(shù)據(jù)讀出動(dòng)作開(kāi)始時(shí)，控制信號(hào)/PR達(dá)到H電平，處于非活性化狀態(tài)。與此對(duì)應(yīng)，數(shù)據(jù)總線(xiàn)DB在數(shù)據(jù)讀出動(dòng)作時(shí)，隨著預(yù)充電晶體管PTa的斷路，與電源電壓VDD斷離。
與選擇行對(duì)應(yīng)的讀出字線(xiàn)通過(guò)字線(xiàn)驅(qū)動(dòng)器30達(dá)到H電平，處于活性化狀態(tài)。其結(jié)果是，與被選行對(duì)應(yīng)的存儲(chǔ)單元在各位線(xiàn)BL與各源線(xiàn)SL之間被電耦合。另一方面，與非被選行對(duì)應(yīng)的其余讀出字線(xiàn)被保持在L電平。
此外，與被選行對(duì)應(yīng)的列選擇線(xiàn)CSLj被有選擇地活性化，達(dá)到H電平，處于活性化狀態(tài)。與此對(duì)應(yīng)，在與被選行對(duì)應(yīng)的位線(xiàn)選擇門(mén)電路BCSGaj及源選擇門(mén)電路SCSGaj中，源線(xiàn)驅(qū)動(dòng)晶體管Ta2及源線(xiàn)驅(qū)動(dòng)晶體管Ta3分別通路，位線(xiàn)預(yù)充電晶體管Ta1及源線(xiàn)預(yù)充電晶體管Ta4分別斷路。
其結(jié)果是，位線(xiàn)選擇門(mén)電路BCSGaj使與被選列對(duì)應(yīng)的位線(xiàn)BLj與作為預(yù)充電電壓的電源電壓VDD斷離，同時(shí)與數(shù)據(jù)總線(xiàn)DB耦合。此外，源選擇門(mén)電路SCSGaj使與被選列對(duì)應(yīng)的源線(xiàn)SLj與接地電壓VSS電耦合。即只有與被選列對(duì)應(yīng)的源線(xiàn)SLj在接地電壓VSS下被有選擇地驅(qū)動(dòng)。
這樣，在數(shù)據(jù)總線(xiàn)DB(電源電壓VDD預(yù)充電)～位線(xiàn)驅(qū)動(dòng)晶體管Ta2～位線(xiàn)BLj～所選擇的存儲(chǔ)單元～源線(xiàn)SLj(在接地電壓VSS下驅(qū)動(dòng))之間形成電流通路，在數(shù)據(jù)總線(xiàn)DB中產(chǎn)生其速度與所選擇的存儲(chǔ)單元的電阻值對(duì)應(yīng)的呈下降方向的電壓變化。
即由于數(shù)據(jù)總線(xiàn)DB中從預(yù)充電電壓開(kāi)始的電壓變化速度根據(jù)所選擇的存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)電平的不同而異，因而如果在數(shù)據(jù)讀出動(dòng)作中每隔一定的定時(shí)檢測(cè)一次數(shù)據(jù)總線(xiàn)DB的電壓，則可以讀出所選擇的存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)電平。
另一方面，圖中未示出，由于與非被選列對(duì)應(yīng)的其余列選擇線(xiàn)被保持在L電平，因而與非被選列對(duì)應(yīng)的各位線(xiàn)BL及源線(xiàn)被保持在預(yù)充電電壓原值上。
因此，在與非被選列對(duì)應(yīng)的位線(xiàn)BL及源線(xiàn)SL之間有與二者的預(yù)充電電壓差對(duì)應(yīng)的電流流過(guò)。因此，通過(guò)使源線(xiàn)SL及位線(xiàn)BL的預(yù)充電電壓達(dá)到相同，可以避免不需要的充放電電流流過(guò)非被選列所對(duì)應(yīng)的位線(xiàn)BL。
在始于數(shù)據(jù)讀出動(dòng)作開(kāi)始的規(guī)定時(shí)間過(guò)去之后的時(shí)刻t1下，觸發(fā)脈沖Фr處于一次性活性化狀態(tài)(H電平)。與此對(duì)應(yīng)，數(shù)據(jù)讀出電路51r對(duì)數(shù)據(jù)總線(xiàn)DB的電壓進(jìn)行檢測(cè)，并對(duì)該電壓與規(guī)定的參照電壓VREF之間的電壓差進(jìn)行放大，生成讀出數(shù)據(jù)DOUT。參照電壓VREF被設(shè)定為與存儲(chǔ)數(shù)據(jù)電平處于H電平及L電平場(chǎng)合分別對(duì)應(yīng)的時(shí)刻t1下數(shù)據(jù)總線(xiàn)DB電壓的中間值。
這樣，通過(guò)不把源線(xiàn)SL的電壓固定在數(shù)據(jù)讀出時(shí)應(yīng)被驅(qū)動(dòng)的接地電壓VSS上，而是在讀出數(shù)據(jù)前實(shí)施與位線(xiàn)BL同樣的預(yù)充電，由于只有數(shù)據(jù)讀出動(dòng)作所直接必需的被選列所對(duì)應(yīng)的位線(xiàn)BLj耗用充放電電流，因而可降低讀出數(shù)據(jù)動(dòng)作所消耗的電能。
此外在開(kāi)始讀出數(shù)據(jù)時(shí)，通過(guò)緩慢調(diào)節(jié)被選列所對(duì)應(yīng)的源線(xiàn)SLj的電壓變化速度，可以抑制所選擇的存儲(chǔ)單元中的磁性隧道接合MTJ兩端的附加偏置電壓。源線(xiàn)SLj內(nèi)的電壓變化速度可以通過(guò)與源線(xiàn)驅(qū)動(dòng)晶體管Ta3的晶體管容量有關(guān)的通過(guò)電流量調(diào)整。至少源線(xiàn)驅(qū)動(dòng)晶體管Ta3的晶體管容量的設(shè)計(jì)應(yīng)小于預(yù)充電電流流經(jīng)其中的源線(xiàn)預(yù)充電晶體管Ta4的容量。
其結(jié)果是，由于在各存儲(chǔ)單元中易于發(fā)生存儲(chǔ)數(shù)據(jù)電平所對(duì)應(yīng)的電阻值的變化，因而在數(shù)據(jù)總線(xiàn)DB的電壓檢測(cè)定時(shí)(時(shí)刻t1)中，由于存儲(chǔ)數(shù)據(jù)電平的不同而產(chǎn)生的數(shù)據(jù)總線(xiàn)DB的電壓差被擴(kuò)大，可以保證數(shù)據(jù)讀出裕度。
在讀出動(dòng)作結(jié)束后，與時(shí)刻t0之前相同，所有讀出字線(xiàn)RWL及列選擇線(xiàn)CSL處于非活性化狀態(tài)(L電平)。由于控制信號(hào)/PR被再度活性化，所以各位線(xiàn)BL、各源線(xiàn)SL及數(shù)據(jù)總線(xiàn)DB被預(yù)充電至電源電壓VDD。
此外在實(shí)施方式1下，位線(xiàn)BL、各源線(xiàn)SL及數(shù)據(jù)總線(xiàn)DB的預(yù)充電電壓雖然為電源電壓VDD，但預(yù)充電電壓也可以設(shè)定為VDD/2等不同的電壓電平。
實(shí)施方式1變形例1參見(jiàn)圖5，在實(shí)施方式1變形例1的構(gòu)成中，位線(xiàn)選擇門(mén)電路BCSGa1～BCSGam及源線(xiàn)選擇門(mén)電路SCSGa1～SCSGam分別被位線(xiàn)選擇門(mén)電路BCSGb1～BCSGbm及源線(xiàn)選擇門(mén)電路SCSGb1～SCSGbm取代，而且數(shù)據(jù)讀出電路51r被數(shù)據(jù)讀出電路52r取代，這與圖2所示的實(shí)施方式1的構(gòu)成不同。由于其它部分的構(gòu)成與實(shí)施方式1相同，所以不再重復(fù)詳細(xì)說(shuō)明。
在實(shí)施方式1變形例1中，位線(xiàn)BL與源線(xiàn)SL的預(yù)充電電壓被設(shè)定為接地電壓VSS，數(shù)據(jù)讀出動(dòng)作中的源線(xiàn)SL的驅(qū)動(dòng)電壓被設(shè)定為電源電壓VDD。即預(yù)充電電壓與數(shù)據(jù)讀出動(dòng)作時(shí)的驅(qū)動(dòng)電壓的極性與實(shí)施方式1的場(chǎng)合相反。
位線(xiàn)選擇門(mén)電路BCSGb1包括在接地電壓VSS與位線(xiàn)BL1之間電耦合的位線(xiàn)預(yù)充電晶體管Tb1、在數(shù)據(jù)總線(xiàn)DB與位線(xiàn)BL1之間電耦合的位線(xiàn)驅(qū)動(dòng)晶體管Tb2。位線(xiàn)預(yù)充電晶體管Tb1及位線(xiàn)驅(qū)動(dòng)晶體管Tb2由N型MOS晶體管構(gòu)成。在位線(xiàn)預(yù)充電晶體管Tb1的門(mén)電路中輸入列選擇線(xiàn)CSL1的反相電壓。位線(xiàn)驅(qū)動(dòng)晶體管Tb2的門(mén)電路與列選擇線(xiàn)CSL1耦合。
由于與其它存儲(chǔ)單元列對(duì)應(yīng)配置的位線(xiàn)選擇門(mén)電路BCSG2b～BCSGbm各自的構(gòu)成都相同，所以不再重復(fù)詳細(xì)說(shuō)明。
源線(xiàn)選擇門(mén)電路SCSGb1包括在電源電壓VDD與源線(xiàn)SL1之間電耦合的源線(xiàn)驅(qū)動(dòng)晶體管Tb3、在接地電壓VSS與源線(xiàn)SL1之間電耦合的源線(xiàn)預(yù)充電晶體管Tb4。
源線(xiàn)驅(qū)動(dòng)晶體管Tb3由P型MOS晶體管構(gòu)成，源線(xiàn)預(yù)充電晶體管Tb4由N型MOS晶體管構(gòu)成。在源線(xiàn)驅(qū)動(dòng)晶體管Tb3及源線(xiàn)預(yù)充電晶體管Tb4的門(mén)電路中輸入列選擇線(xiàn)CSL1的反相電壓。
由于與其它存儲(chǔ)單元列對(duì)應(yīng)配置的源線(xiàn)選擇門(mén)電路SCSGa2～BCSGam各自的構(gòu)成都相同，所以不再重復(fù)詳細(xì)說(shuō)明。
此外在分別總稱(chēng)位線(xiàn)選擇門(mén)電路BCSGb1～BCSGbm及源線(xiàn)選擇門(mén)電路SCSGb1～SCSGbm的場(chǎng)合下，也簡(jiǎn)稱(chēng)為位線(xiàn)選擇門(mén)電路BCSGb及源線(xiàn)選擇門(mén)電路SCSGb。
各位線(xiàn)選擇門(mén)電路BCSGb在對(duì)應(yīng)的列選擇線(xiàn)CSL為非活性化狀態(tài)(L電平)的場(chǎng)合下，使對(duì)應(yīng)的位線(xiàn)BL與作為預(yù)充電電壓的接地電壓VSS電耦合，在對(duì)應(yīng)的列選擇線(xiàn)CSL為活性化狀態(tài)(H電平)的場(chǎng)合下，使對(duì)應(yīng)的位線(xiàn)BL與數(shù)據(jù)總線(xiàn)DB電耦合。
各源線(xiàn)選擇門(mén)電路SCSGb在對(duì)應(yīng)的列選擇線(xiàn)CSL為非活性化狀態(tài)(L電平)的場(chǎng)合下，使對(duì)應(yīng)的源線(xiàn)SL與作為預(yù)充電電壓的接地電壓VSS電耦合，在對(duì)應(yīng)的列選擇線(xiàn)CSL為活性化狀態(tài)(H電平)的場(chǎng)合下，在電源電壓VDD下驅(qū)動(dòng)對(duì)應(yīng)的源線(xiàn)SL。
參見(jiàn)圖6，數(shù)據(jù)讀出電路52r與數(shù)據(jù)讀出電路51r的不同之處在于，預(yù)充電晶體管PTa被預(yù)充電晶體管PTb取代。其它部分的構(gòu)成與數(shù)據(jù)讀出電路51r相同，所以不再重復(fù)詳細(xì)說(shuō)明。
預(yù)充電晶體管PTb被電耦合在接地電壓VSS與數(shù)據(jù)總線(xiàn)DB之間，根據(jù)控制信號(hào)PR通、斷?？刂菩盘?hào)PR在數(shù)據(jù)總線(xiàn)DB的預(yù)充電期間被設(shè)定為活性化狀態(tài)(H電平)?？刂菩盘?hào)PR及/PR雖然在活性化狀態(tài)下具有不同的信號(hào)電平，但活性化期間被同樣設(shè)定。
其結(jié)果是，在控制信號(hào)PR達(dá)到H電平，處于活性化狀態(tài)下的預(yù)充電期間，數(shù)據(jù)總線(xiàn)DB與位線(xiàn)BL同樣被充電至接地電壓VSS。另一方面，在讀出數(shù)據(jù)動(dòng)作時(shí)，由于控制信號(hào)PR達(dá)到L電平，處于非活性化狀態(tài)，因而數(shù)據(jù)總線(xiàn)DB與接地電壓VSS斷離。
以下結(jié)合圖7，對(duì)實(shí)施方式1變形例1下的數(shù)據(jù)讀出動(dòng)作作以說(shuō)明。
參見(jiàn)圖7，在時(shí)刻t0之前，各位線(xiàn)BL及各源線(xiàn)SL被預(yù)充電至接地電壓VSS。數(shù)據(jù)總線(xiàn)DB也同樣被預(yù)充電至接地電壓VSS。
在時(shí)刻t0下，當(dāng)數(shù)據(jù)讀出動(dòng)作開(kāi)始時(shí)，與被選行對(duì)應(yīng)的讀出字線(xiàn)RWL被活性化，與被選行對(duì)應(yīng)的存儲(chǔ)單元被電耦合到各位線(xiàn)BL與各源線(xiàn)SL之間。
在數(shù)據(jù)讀出動(dòng)作時(shí)預(yù)充電晶體管PTb斷路，數(shù)據(jù)總線(xiàn)DB與接地電壓VSS斷離。
此外，與被選列對(duì)應(yīng)的列選擇線(xiàn)CSLj被有選擇地活性化，達(dá)到H電平。與此對(duì)應(yīng)，被選列所對(duì)應(yīng)的位線(xiàn)BLj及源線(xiàn)SLj被分別電耦合到數(shù)據(jù)總線(xiàn)DB及電源電壓VDD上。即只有被選列所對(duì)應(yīng)的源線(xiàn)SLj在電源電壓VDD下被有選擇地驅(qū)動(dòng)。
被選列對(duì)應(yīng)的源線(xiàn)SLj的電壓變化速度與實(shí)施方式1的場(chǎng)合相同，可以根據(jù)源線(xiàn)驅(qū)動(dòng)晶體管Tb3的晶體管容量調(diào)整。這樣，可以抑制所選擇的存儲(chǔ)單元中的磁性隧道接合部MTJ兩端上附加的偏置電壓，保證數(shù)據(jù)讀出動(dòng)作的信號(hào)裕度。源線(xiàn)驅(qū)動(dòng)晶體管Tb3及源線(xiàn)預(yù)充電晶體管Tb4的晶體管容量設(shè)計(jì)可以與源線(xiàn)驅(qū)動(dòng)晶體管Ta3及源線(xiàn)預(yù)充電晶體管Ta4的晶體管容量設(shè)計(jì)相同。
與列選擇線(xiàn)CSLj的活性化對(duì)應(yīng)，在數(shù)據(jù)總線(xiàn)DB(接地電壓VSS預(yù)充電)～位線(xiàn)驅(qū)動(dòng)晶體管Tb2～位線(xiàn)BLj～所選擇的存儲(chǔ)單元～源線(xiàn)SLj(在電源電壓VDD下驅(qū)動(dòng))之間形成電流通路，在數(shù)據(jù)總線(xiàn)DB中產(chǎn)生其速度與所選擇的存儲(chǔ)單元的電阻值對(duì)應(yīng)的呈上升方向的電壓變化。
因此與實(shí)施方式1的場(chǎng)合相同，在規(guī)定時(shí)刻t1下，可使觸發(fā)脈沖Фr以一次性方式被活性化(H電平)，通過(guò)數(shù)據(jù)讀出電路52r實(shí)施數(shù)據(jù)總線(xiàn)DB的電壓檢測(cè)及與參照電壓VREF之間的電壓差的放大，生成讀出數(shù)據(jù)DOUT。
此外，由于與非被選列對(duì)應(yīng)的各條位線(xiàn)BL及源線(xiàn)SL被保持在預(yù)充電電壓原值上，因而可以避免不需要的充放電電流流過(guò)與非被選列對(duì)應(yīng)的位線(xiàn)BL。其結(jié)果是，可以達(dá)到與實(shí)施方式1相同的低電耗效果。
在實(shí)施方式1下的變形例1中，由于把預(yù)充電電壓設(shè)定到接地電壓VSS上，所以位線(xiàn)BL及源線(xiàn)SL在預(yù)充電時(shí)所消耗的充電電流可進(jìn)一步減少。其結(jié)果是，與實(shí)施方式1的場(chǎng)合相比，可以達(dá)到進(jìn)一步降低電耗的效果。
實(shí)施方式1變形例2參見(jiàn)圖8，在圖5所示的實(shí)施方式1變形例1下的構(gòu)成的基礎(chǔ)上，實(shí)施方式1變形例2下的構(gòu)成中增加了以下部分用于生成參照電壓VREF的虛存儲(chǔ)單元DMC、與此對(duì)應(yīng)設(shè)置的虛位線(xiàn)DBL、虛源線(xiàn)DSL、虛位線(xiàn)選擇門(mén)電路BCSGd及虛源線(xiàn)選擇門(mén)電路SCSGbd。
此外，設(shè)置了用于在與數(shù)據(jù)總線(xiàn)DB之間構(gòu)成數(shù)據(jù)總線(xiàn)偶DBP并傳送參照電壓VREF的數(shù)據(jù)總線(xiàn)/DB。另外設(shè)置了數(shù)據(jù)讀出電路53r，以取代數(shù)據(jù)讀出電路52r。由于其它部分的構(gòu)成與實(shí)施方式1相同，所以不再重復(fù)詳細(xì)說(shuō)明。
虛存儲(chǔ)單元DMC包括在虛位線(xiàn)DBL及虛源線(xiàn)DSL之間串聯(lián)連接的虛電阻MTJd、虛存取晶體管ATRd。虛電阻MTJd的電阻值Rd相當(dāng)于與存儲(chǔ)數(shù)據(jù)電平處于H電平及L電平場(chǎng)合分別對(duì)應(yīng)的存儲(chǔ)單元MC的電阻值R1與R0的中間值。由于在虛存取晶體管ATRd的門(mén)電路上加有電源電壓VDD，因而虛電阻MTJd被電耦合到虛位線(xiàn)DBL與虛源線(xiàn)DSL之間。
虛選擇線(xiàn)CSLd在數(shù)據(jù)讀出時(shí)，不管列選擇結(jié)果如何，始終被設(shè)定在活性化狀態(tài)(H電平)。
虛位線(xiàn)選擇門(mén)電路BCSGd包括一個(gè)被電耦合在接地電壓VSS與虛位線(xiàn)DBL之間，根據(jù)虛選擇線(xiàn)CSLd的反相電壓通、斷的晶體管開(kāi)關(guān)。因此，虛位線(xiàn)選擇門(mén)電路BCSGd在虛選擇線(xiàn)CSLd被設(shè)定為非活性化狀態(tài)(L電平)的數(shù)據(jù)讀出之前，把虛位線(xiàn)DBL預(yù)充電至接地電壓VSS，同時(shí)在虛選擇線(xiàn)CSLd被設(shè)定為活性化狀態(tài)(H電平)的數(shù)據(jù)讀出時(shí)，使虛位線(xiàn)DBL與接地電壓VSS斷離。另外虛位線(xiàn)DBL與數(shù)據(jù)總線(xiàn)/DB電耦合。
虛源線(xiàn)選擇門(mén)電路SCSGbd與源線(xiàn)選擇門(mén)電路SCSGb的構(gòu)成相同，在數(shù)據(jù)讀出前使虛源線(xiàn)DSL被預(yù)充電至接地電壓VSS，同時(shí)在數(shù)據(jù)讀出時(shí)，在電源電壓VDD下驅(qū)動(dòng)虛源線(xiàn)DSL。即虛源線(xiàn)DSL的電壓與被選列對(duì)應(yīng)的源線(xiàn)SL同樣設(shè)定。
通過(guò)上述構(gòu)成，在數(shù)據(jù)讀出時(shí)，虛位線(xiàn)DBL及數(shù)據(jù)總線(xiàn)/DB與虛存儲(chǔ)單元DMC耦合，數(shù)據(jù)總線(xiàn)DB與被選存儲(chǔ)單元耦合。
參見(jiàn)圖9，數(shù)據(jù)讀出電路53r與數(shù)據(jù)讀出電路52r的不同之處在于，它還包括與數(shù)據(jù)總線(xiàn)/DB對(duì)應(yīng)配置的預(yù)充電晶體管PTc及傳輸門(mén)電路TGc。其它部分的構(gòu)成與數(shù)據(jù)讀出電路51r相同，所以不再重復(fù)詳細(xì)說(shuō)明。
預(yù)充電晶體管PTc被電耦合在接地電壓VSS與數(shù)據(jù)總線(xiàn)/DB之間，與預(yù)充電晶體管PTb相同，根據(jù)控制信號(hào)PR通、斷。因此，在數(shù)據(jù)讀出前，各數(shù)據(jù)總線(xiàn)DB及/DB被充電至接地電壓VSS。此外在讀出數(shù)據(jù)時(shí)，各數(shù)據(jù)總線(xiàn)DB及/DB與接地電壓VSS斷離。
傳輸門(mén)電路TGc被連接在數(shù)據(jù)總線(xiàn)/DB與差分放大器57的輸入節(jié)點(diǎn)之間，與傳輸門(mén)電路TGa同樣根據(jù)觸發(fā)脈沖Фr動(dòng)作。因此，在觸發(fā)脈沖Фr的活性化期間，傳輸門(mén)電路TGa及TGc把數(shù)據(jù)總線(xiàn)DB及/DB電耦合到差分放大器57的各輸入節(jié)點(diǎn)上。
差分放大器57根據(jù)所傳送的數(shù)據(jù)總線(xiàn)DB及/DB的電壓差生成讀出數(shù)據(jù)DOUT。
以下通過(guò)圖10，對(duì)實(shí)施方式1變形例2下的數(shù)據(jù)讀出動(dòng)作作以說(shuō)明。
參見(jiàn)圖10，虛選擇線(xiàn)CSLd及虛源線(xiàn)DSL的電壓對(duì)應(yīng)于選擇列被實(shí)施與列選擇線(xiàn)CSLj及源線(xiàn)SLj同樣的設(shè)定。
在圖10中，除了圖4所示的定時(shí)圖之外，還示出了虛位線(xiàn)DBL及數(shù)據(jù)總線(xiàn)/DB的電壓波形。
在通過(guò)虛存儲(chǔ)單元DMC被電耦合到在電源電壓VDD下驅(qū)動(dòng)的虛源線(xiàn)DSL上的虛位線(xiàn)DBL及數(shù)據(jù)總線(xiàn)/DB中，產(chǎn)生其速度與虛電阻MTJd的中間電阻值Rd對(duì)應(yīng)的電壓變化。即數(shù)據(jù)總線(xiàn)/DB的電壓變化速度為在存儲(chǔ)數(shù)據(jù)電平為H電平的場(chǎng)合下數(shù)據(jù)總線(xiàn)DB的電壓變化速度與在存儲(chǔ)數(shù)據(jù)電平為L(zhǎng)電平的場(chǎng)合下數(shù)據(jù)總線(xiàn)DB的電壓變化速度的中間速度。
因此，與實(shí)施方式1變形例1相同，在規(guī)定時(shí)刻t1下，使觸發(fā)脈沖Фr以一次性方式活性化(H電平)，通過(guò)數(shù)據(jù)讀出電路53r對(duì)數(shù)據(jù)總線(xiàn)DB及/DB的電壓差的檢測(cè)和放大，生成讀出數(shù)據(jù)DOUT。
此外，為利用虛存儲(chǔ)單元DMC正確生成參照電壓VREF，數(shù)據(jù)總線(xiàn)DB、/DB、位線(xiàn)BL及虛位線(xiàn)DBL的設(shè)計(jì)有必要保證在數(shù)據(jù)讀出電路53r與接地電壓VSS之間形成的包括所選擇的存儲(chǔ)單元的第1電流通路與包括虛存儲(chǔ)單元DMC的第2電流通路具有相同的電阻值。比如，在設(shè)計(jì)上述配線(xiàn)的單位長(zhǎng)度電阻值時(shí)最好考慮上述條件。
這樣，通過(guò)利用虛存儲(chǔ)單元生成作為比較對(duì)象的參照電壓VREF，即使在數(shù)據(jù)讀出電路53r的電壓檢測(cè)定時(shí)即觸發(fā)脈沖Фr的活性化定時(shí)中產(chǎn)生誤差，也可以正確實(shí)施數(shù)據(jù)讀出。也就是說(shuō)即使發(fā)生數(shù)據(jù)讀出電路53r的電壓檢測(cè)定時(shí)波動(dòng)，也可以保證數(shù)據(jù)讀出裕度。
實(shí)施方式1變形例3實(shí)施方式1變形例3所示為開(kāi)放型位線(xiàn)構(gòu)成下虛存儲(chǔ)單元的配置。
參見(jiàn)圖11，在實(shí)施方式1變形例3下的構(gòu)成中，存儲(chǔ)器陣列10在行方向上被分為2個(gè)存儲(chǔ)器組MTa及MTb。在各存儲(chǔ)器組MTa及MTb中，配置與存儲(chǔ)單元行分別對(duì)應(yīng)的讀出字線(xiàn)RWL和寫(xiě)入字線(xiàn)WWL，還配置與存儲(chǔ)單元列分別對(duì)應(yīng)的位線(xiàn)BL及源線(xiàn)SL。
在各存儲(chǔ)器組MTa及MTb中，均基于所謂開(kāi)放型位線(xiàn)構(gòu)成配置m條位線(xiàn)。在圖11中，用BL1～BLm，SL1～SLm表示在一個(gè)存儲(chǔ)器組MTa中配置的位線(xiàn)及源線(xiàn)，用/BL1～/BLm，/SL1～/SLm表示在另一個(gè)存儲(chǔ)器組MTa中配置的位線(xiàn)及源線(xiàn)。存儲(chǔ)單元MC被設(shè)置在各存儲(chǔ)單元行中的位線(xiàn)BL與源線(xiàn)SL之間。在總體用/BL1～/BLm表示位線(xiàn)及用/SL1～/SLm表示源線(xiàn)的場(chǎng)合下，簡(jiǎn)單地表示為位線(xiàn)/BL及源線(xiàn)/SL。
相對(duì)存儲(chǔ)器組MTa的位線(xiàn)BL1～BLm，分別配置位線(xiàn)選擇門(mén)電路BCSGb1a～BCSGbma。同樣相對(duì)存儲(chǔ)器組MTb的位線(xiàn)/BL1～/BLm，分別配置位線(xiàn)選擇門(mén)電路BCSGb1b～BCSGbmb。
位線(xiàn)選擇門(mén)電路BCSGb1a～BCSGbma各自的構(gòu)成與位線(xiàn)選擇門(mén)電路BCSGb相同，在數(shù)據(jù)讀出之前，把對(duì)應(yīng)的位線(xiàn)BL預(yù)充電至接地電壓VSS，同時(shí)在數(shù)據(jù)讀出時(shí)選擇對(duì)應(yīng)的存儲(chǔ)單元列的場(chǎng)合下，把對(duì)應(yīng)的位線(xiàn)BL電耦合到數(shù)據(jù)總線(xiàn)/DB上。
位線(xiàn)選擇門(mén)電路BCSGb1b～BCSGbmb各自的構(gòu)成與位線(xiàn)選擇門(mén)電路BCSGb相同，在數(shù)據(jù)讀出動(dòng)作之前，把對(duì)應(yīng)的位線(xiàn)/BL預(yù)充電至接地電壓VSS，同時(shí)在數(shù)據(jù)讀出時(shí)選擇對(duì)應(yīng)的存儲(chǔ)單元列的場(chǎng)合下，把對(duì)應(yīng)的位線(xiàn)/BL電耦合到數(shù)據(jù)總線(xiàn)/DB上。
相對(duì)存儲(chǔ)器組MTa的源線(xiàn)SL1～SLm，分別配置源線(xiàn)選擇門(mén)電路SCSGb1a～SCSGbma。同樣相對(duì)存儲(chǔ)器組MTb的源線(xiàn)/SL1～/SLm，分別配置源線(xiàn)選擇門(mén)電路SCSGb1b～SCSGbmb。
源線(xiàn)選擇門(mén)電路SCSGb1a～SCSGbma及SCSGb1b～SCSGbmb各自的構(gòu)成與源線(xiàn)選擇門(mén)電路SCSGb相同，在數(shù)據(jù)讀出動(dòng)作之前，把對(duì)應(yīng)的源線(xiàn)SL或/SL預(yù)充電至接地電壓VSS，同時(shí)在數(shù)據(jù)讀出時(shí)選擇對(duì)應(yīng)的存儲(chǔ)單元列的場(chǎng)合下，在電源電壓VDD下驅(qū)動(dòng)對(duì)應(yīng)的源線(xiàn)SL或/SL。
具有圖9所示構(gòu)成的數(shù)據(jù)讀出電路53r對(duì)構(gòu)成數(shù)據(jù)總線(xiàn)偶DBP的數(shù)據(jù)總線(xiàn)DB及/DB實(shí)施預(yù)充電及數(shù)據(jù)電壓檢測(cè)放大。
在各存儲(chǔ)器組MTa及MTb中，按照形成1個(gè)虛行的方式配置多個(gè)虛存儲(chǔ)單元DMC。配置在存儲(chǔ)器組MTa內(nèi)的多個(gè)虛存儲(chǔ)單元被分別設(shè)置在位線(xiàn)BL1～BLm與源線(xiàn)SL1～SLm之間。即同一存儲(chǔ)單元列所屬的多個(gè)存儲(chǔ)單元MC與虛存儲(chǔ)單元DMC按照共享位線(xiàn)BL、源線(xiàn)SL、位線(xiàn)選擇門(mén)電路BCSGb及源線(xiàn)選擇門(mén)電路SCSGb的方式被有效配置。
同樣，在各存儲(chǔ)器組MTb中配置的多個(gè)虛存儲(chǔ)單元被分別設(shè)置在位線(xiàn)/BL1～/BLm與源線(xiàn)/SL1～/SLm之間。即同一存儲(chǔ)單元列所屬的多個(gè)存儲(chǔ)單元MC與虛存儲(chǔ)單元DMC按照共享位線(xiàn)/BL、源線(xiàn)/SL、位線(xiàn)選擇門(mén)電路BCSGb及源線(xiàn)選擇門(mén)電路SCSGb的方式配置。
在存儲(chǔ)器組MTa中，讀出字線(xiàn)RWL1a，RWL2a，……及寫(xiě)入字線(xiàn)WWL1a，WWL2a，……分別與存儲(chǔ)單元行對(duì)應(yīng)配置。虛讀出字線(xiàn)DRWLa及虛寫(xiě)入字線(xiàn)DWWLa與虛行對(duì)應(yīng)配置。此外，雖然不要求對(duì)虛存儲(chǔ)單元DMC實(shí)施磁性數(shù)據(jù)寫(xiě)入，但即使這樣，為保證與存儲(chǔ)單元MC的配置區(qū)域之間的外形連續(xù)性，最好配置虛寫(xiě)入字線(xiàn)DWWLa。
同樣，在存儲(chǔ)器組MTb中，讀出字線(xiàn)RWL1b，RWL2b，……及寫(xiě)入字線(xiàn)WWL1b，WWL2b，……分別與存儲(chǔ)單元行對(duì)應(yīng)配置。此外虛讀出字線(xiàn)DRWLb及虛寫(xiě)入字線(xiàn)DWWLb與虛行對(duì)應(yīng)配置。
圖12是說(shuō)明實(shí)施方式1變形例3下的數(shù)據(jù)讀出動(dòng)作的定時(shí)圖。
參見(jiàn)圖12，虛讀出字線(xiàn)DRWLa及DRWLb在不包括在作為數(shù)據(jù)讀出對(duì)象的被選存儲(chǔ)單元內(nèi)的非被選存儲(chǔ)器塊內(nèi)被活性化。另一方面，在包括被選存儲(chǔ)單元的被選存儲(chǔ)器塊中，讀出字線(xiàn)RWL根據(jù)行選擇結(jié)果被活性化。
比如，在被選存儲(chǔ)單元處于存儲(chǔ)器組MTa的第i行(i自然數(shù))的場(chǎng)合下，在被選存儲(chǔ)器組MTa中，讀出字線(xiàn)RWLia被活性化(H電平)，虛讀出字線(xiàn)DRWLa保持在非活性化狀態(tài)(L電平)。在非被選存儲(chǔ)器組MTb中，雖然虛讀出字線(xiàn)DRWLb被活性化，但讀出字線(xiàn)RWL1b～RWLnb均保持在非活性化狀態(tài)(L電平)。
反之，在被選存儲(chǔ)單元處于存儲(chǔ)器組MTb的第i行(i自然數(shù))的場(chǎng)合下，在被選存儲(chǔ)器組MTb中，讀出字線(xiàn)RWLib被活性化(H電平)，虛讀出字線(xiàn)DRWLb保持在非活性化狀態(tài)(L電平)。此時(shí)，在非被選存儲(chǔ)器組MTa中，虛讀出字線(xiàn)DRWLa被活性化，讀出字線(xiàn)RWL1a～RWLna均保持在非活性化狀態(tài)(L電平)。
其結(jié)果是，在被選存儲(chǔ)器組中，存儲(chǔ)單元MC被電耦合到各位線(xiàn)與源線(xiàn)之間，在非被選存儲(chǔ)器組中，虛存儲(chǔ)單元DMC被電耦合到各位線(xiàn)與源線(xiàn)之間。
此外，在被預(yù)充電到接地電壓VSS的各位線(xiàn)BL，/BL及各源線(xiàn)SL，/SL中，與被選列對(duì)應(yīng)的位線(xiàn)BLj及/BLj分別與數(shù)據(jù)總線(xiàn)DB及/DB耦合，被選列對(duì)應(yīng)的源線(xiàn)SLj及/SLj在電源電壓VDD下被驅(qū)動(dòng)。
圖12表示在存儲(chǔ)器組MTa被選擇的場(chǎng)合下，即被選存儲(chǔ)單元被耦合到位線(xiàn)BLj及數(shù)據(jù)總線(xiàn)DB上，虛存儲(chǔ)單元DMC被耦合到位線(xiàn)/BLj及數(shù)據(jù)總線(xiàn)/DB上的場(chǎng)合下的電壓波形。
由于被選列所對(duì)應(yīng)的位線(xiàn)BLj，/BLj和源線(xiàn)SLj，/SLj及數(shù)據(jù)總線(xiàn)DB，/DB的電壓變化與圖10場(chǎng)合相同，因而不再重復(fù)詳細(xì)說(shuō)明。
因此，與實(shí)施方式1變形例2相同，即使數(shù)據(jù)讀出電路53r的電壓檢測(cè)定時(shí)即觸發(fā)脈沖Фr的活性化定時(shí)發(fā)生變動(dòng)，也能保證數(shù)據(jù)讀出裕度。
此外與實(shí)施方式1變形例2的構(gòu)成作一下比較，由于無(wú)需設(shè)置虛存儲(chǔ)單元專(zhuān)用的虛位線(xiàn)DBL、虛源線(xiàn)DSL及與此對(duì)應(yīng)的選擇門(mén)電路，因而可以實(shí)現(xiàn)裝置的小型化。
此外，如果在存儲(chǔ)器組MTa、MTb中分別成對(duì)配置的位線(xiàn)BL與/BL、源線(xiàn)SL與/SL以及數(shù)據(jù)總線(xiàn)DB與/DB按相同的材質(zhì)、斷面形狀、斷面積等設(shè)計(jì)，以使單位長(zhǎng)度下的電阻值相同，則無(wú)需采取其它特別措施，便可使在數(shù)據(jù)讀出電路53r與接地電壓VSS之間形成的包括被選存儲(chǔ)單元的第1電流通路與包括虛存儲(chǔ)單元DMC的第2電流通路具有相同的電阻值，可正確生成參照電壓VREF。
實(shí)施方式1變形例4實(shí)施方式1變形例4表示折疊型位線(xiàn)構(gòu)成下的虛存儲(chǔ)單元的配置。
參見(jiàn)圖13，在實(shí)施方式1變形例4的構(gòu)成中，位線(xiàn)偶BLP與源線(xiàn)SL分別與各存儲(chǔ)單元列對(duì)應(yīng)配置。位線(xiàn)偶BLP由補(bǔ)充位線(xiàn)BL及/BL構(gòu)成。
圖13以代表性示例方式表示與第1存儲(chǔ)單元列對(duì)應(yīng)配置的由位線(xiàn)BL1及/BL1構(gòu)成的位線(xiàn)偶BLP1及源線(xiàn)SL1。
位線(xiàn)選擇門(mén)電路BCSGb1及/BCSGb1分別對(duì)應(yīng)于位線(xiàn)BL1和/BL1配置。位線(xiàn)選擇門(mén)電路BCSGb1與位線(xiàn)選擇門(mén)電路BCSGb的構(gòu)成相同，在數(shù)據(jù)讀出前，位線(xiàn)BL1被預(yù)充電至接地電壓VSS，同時(shí)在數(shù)據(jù)讀出時(shí)選擇對(duì)應(yīng)存儲(chǔ)單元列的場(chǎng)合下，位線(xiàn)BL1與數(shù)據(jù)總線(xiàn)DB電耦合。
位線(xiàn)選擇門(mén)電路/BCSGb1的構(gòu)成與位線(xiàn)選擇門(mén)電路BCSGb相同，在數(shù)據(jù)讀出前把位線(xiàn)/BL1預(yù)充電至接地電壓VSS，同時(shí)在數(shù)據(jù)讀出時(shí)選擇對(duì)應(yīng)存儲(chǔ)單元列的場(chǎng)合下，使位線(xiàn)/BL1與數(shù)據(jù)總線(xiàn)/DB電耦合。
源線(xiàn)選擇門(mén)電路SCSGb1與源線(xiàn)SL1對(duì)應(yīng)配置。源線(xiàn)選擇門(mén)電路SCSGb1的構(gòu)成與源線(xiàn)選擇門(mén)電路SCSGb相同，在數(shù)據(jù)讀出前把源線(xiàn)SL1預(yù)充電至接地電壓VSS，同時(shí)在數(shù)據(jù)讀出時(shí)選擇對(duì)應(yīng)存儲(chǔ)單元列的場(chǎng)合下，在電源電壓VDD下驅(qū)動(dòng)源線(xiàn)SL1。
對(duì)以后的存儲(chǔ)單元列也以相同方法配置位線(xiàn)偶、與構(gòu)成位線(xiàn)偶的補(bǔ)充位線(xiàn)分別對(duì)應(yīng)的位線(xiàn)選擇門(mén)電路、源線(xiàn)及源線(xiàn)選擇門(mén)電路。
具有圖9所示構(gòu)成的數(shù)據(jù)讀出電路53r對(duì)構(gòu)成數(shù)據(jù)總線(xiàn)偶DBP的數(shù)據(jù)總線(xiàn)DB及/DB實(shí)施預(yù)充電及數(shù)據(jù)電壓的檢測(cè)與放大。
讀出字線(xiàn)RWL1，RWL2，……及寫(xiě)入字線(xiàn)WWL1，WWL2，……分別與存儲(chǔ)單元行對(duì)應(yīng)配置。各行上的存儲(chǔ)單元MC被設(shè)置在位線(xiàn)BL及/BL任一方與源線(xiàn)SL之間。比如以第1列所屬的存儲(chǔ)單元MC為例作以說(shuō)明，第1行的存儲(chǔ)單元被設(shè)置在位線(xiàn)BL1與源線(xiàn)SL1之間，第2行的存儲(chǔ)單元被設(shè)置在位線(xiàn)/BL1與源線(xiàn)SL1之間。以下同樣，奇數(shù)行的各存儲(chǔ)單元MC被設(shè)置在位線(xiàn)BL與源線(xiàn)SL之間，偶數(shù)行的被設(shè)置在位線(xiàn)/BL與源線(xiàn)之間。
其結(jié)果是，當(dāng)讀出字線(xiàn)RWL根據(jù)行選擇結(jié)果被有選擇地活性化時(shí)，各存儲(chǔ)單元列中的存儲(chǔ)單元MC被耦合到位線(xiàn)BL及源線(xiàn)SL之間或者位線(xiàn)/BL及源線(xiàn)SL之間。
虛存儲(chǔ)單元DMC按2個(gè)虛行設(shè)置。虛讀出字線(xiàn)DRWL0及DRWL1與虛寫(xiě)入字線(xiàn)DWWL0及DWWL1分別與虛行對(duì)應(yīng)配置。如上所述，從與配置存儲(chǔ)單元MC的區(qū)域間的外形連續(xù)性考慮，配置虛寫(xiě)入字線(xiàn)DWWL0，DWWL1。
在各存儲(chǔ)單元列中，虛存儲(chǔ)單元DMC被分別設(shè)置在位線(xiàn)BL及/BL與源線(xiàn)SL之間。即同一存儲(chǔ)單元列所屬的多個(gè)存儲(chǔ)單元MC與虛存儲(chǔ)單元DMC按照共享位線(xiàn)BL、/BL、源線(xiàn)SL、位線(xiàn)選擇門(mén)電路BCSGb、/BCSGb及源線(xiàn)選擇門(mén)電路SCSGb的方式被有效配置。
結(jié)合圖14，對(duì)實(shí)施方式1變形例4下的數(shù)據(jù)讀出動(dòng)作作以說(shuō)明。
參見(jiàn)圖14，虛讀出字線(xiàn)DRWL0及DRWL1被有選擇地活性化，以使各位線(xiàn)偶中的位線(xiàn)BL及/BL中未與存儲(chǔ)單元MC耦合的一個(gè)與虛存儲(chǔ)單元DMC耦合。
即在選擇奇數(shù)行的場(chǎng)合下，虛讀出字線(xiàn)DRWL1被活性化，在選擇偶數(shù)行的場(chǎng)合下，虛讀出字線(xiàn)DRWL0被活性化。其結(jié)果是，在各存儲(chǔ)單元列中，存儲(chǔ)單元MC及虛存儲(chǔ)單元DMC中的一個(gè)分別在位線(xiàn)BL及/BL與源線(xiàn)SL之間耦合。
圖14中的示例假設(shè)所選擇的是第i行(i奇數(shù))。其結(jié)果是，在各存儲(chǔ)單元列中，存儲(chǔ)單元MC在位線(xiàn)BL與源線(xiàn)SL之間電耦合，虛存儲(chǔ)單元DMC在位線(xiàn)/BL與源線(xiàn)SL之間電耦合。
另外，被預(yù)充電至接地電壓VSS的各位線(xiàn)BL、/BL及各源線(xiàn)SL中，與被選列對(duì)應(yīng)的位線(xiàn)BLj及/BLj分別與數(shù)據(jù)總線(xiàn)DB及/DB耦合，與被選列對(duì)應(yīng)的源線(xiàn)SLj在電源電壓VDD下被驅(qū)動(dòng)。
由于與被選列對(duì)應(yīng)的位線(xiàn)BLj，/BLj、源線(xiàn)SLj，/SLj及數(shù)據(jù)總線(xiàn)DB，/DB上的電壓變化與圖10及圖12的場(chǎng)合相同，所以不再重復(fù)詳細(xì)說(shuō)明。
因此，與實(shí)施方式1變形例3下的構(gòu)成相同，即使數(shù)據(jù)讀出電路53r的電壓檢測(cè)定時(shí)產(chǎn)生變動(dòng)，仍可以保證數(shù)據(jù)讀出裕度，同時(shí)由于存儲(chǔ)單元MC及虛存儲(chǔ)單元DMC共享源線(xiàn)、位線(xiàn)偶及與此對(duì)應(yīng)的選擇門(mén)電路，因而可以使裝置達(dá)到小型化。此外，無(wú)需采取特別措施，也能容易地使在數(shù)據(jù)讀出電路53r與接地電壓VSS之間形成的包括被選存儲(chǔ)單元的第1電流通路與包括虛存儲(chǔ)單元DMC的第2電流通路的電阻值達(dá)到相同，正確地生成參照電壓VREF。
此外在實(shí)施方式1變形例4下的構(gòu)成中，由于可以基于折疊型位線(xiàn)構(gòu)成實(shí)施數(shù)據(jù)讀出，所以可以提高位線(xiàn)偶BLP及數(shù)據(jù)總線(xiàn)偶DBP的抗電噪聲能力。
實(shí)施方式2以下對(duì)在實(shí)施方式2下對(duì)旨在穩(wěn)定存儲(chǔ)單元數(shù)據(jù)寫(xiě)入動(dòng)作的數(shù)據(jù)寫(xiě)入電流供應(yīng)的構(gòu)成作以說(shuō)明。
參見(jiàn)圖15，在實(shí)施方式2下的構(gòu)成中，存儲(chǔ)器陣列10中，存儲(chǔ)單元MC、讀出字線(xiàn)RWL、位線(xiàn)偶BLP、源線(xiàn)SL等以及與數(shù)據(jù)讀出有關(guān)的電路群的構(gòu)成與圖13所示構(gòu)成相同，因而不再重復(fù)詳細(xì)說(shuō)明。
圖15進(jìn)一步表示用于提供數(shù)據(jù)寫(xiě)入電流的字線(xiàn)電流控制電路40及數(shù)據(jù)寫(xiě)入電路51w。位線(xiàn)耦合晶體管62與各位線(xiàn)偶對(duì)應(yīng)設(shè)置。位線(xiàn)耦合晶體管62按照夾存儲(chǔ)器陣列10的方式被設(shè)置在位線(xiàn)選擇門(mén)電路BCGSb及源線(xiàn)選擇門(mén)電路SCSGb的對(duì)側(cè)區(qū)域內(nèi)。圖15以代表性示例方式表示與位線(xiàn)偶BLP1對(duì)應(yīng)的位線(xiàn)耦合晶體管62-1。
位線(xiàn)耦合晶體管62在數(shù)據(jù)寫(xiě)入時(shí)，使構(gòu)成對(duì)應(yīng)位線(xiàn)偶的各補(bǔ)充位線(xiàn)的同端互相電耦合。比如，位線(xiàn)耦合晶體管62-1根據(jù)在數(shù)據(jù)寫(xiě)入時(shí)被活性化至H電平的控制信號(hào)WE使位線(xiàn)BL1與/BL1電耦合。
字線(xiàn)電流控制電路40在夾存儲(chǔ)器陣列10的字線(xiàn)驅(qū)動(dòng)器30的對(duì)側(cè)區(qū)域內(nèi)使各寫(xiě)入字線(xiàn)WWL與接地電壓VSS耦合。字線(xiàn)驅(qū)動(dòng)器30根據(jù)行選擇結(jié)果，使被選行所對(duì)應(yīng)的寫(xiě)入字線(xiàn)WWL通過(guò)與電源電壓VDD的電耦合活性化。因此在字線(xiàn)驅(qū)動(dòng)器30的作用下，根據(jù)寫(xiě)入字線(xiàn)WWL有選擇性的活性化，可使數(shù)據(jù)寫(xiě)入電流Ip在從字線(xiàn)驅(qū)動(dòng)器30到字線(xiàn)電流控制電路40的方向上流過(guò)。
參見(jiàn)圖16，數(shù)據(jù)寫(xiě)入電路51w根據(jù)控制信號(hào)WE動(dòng)作。數(shù)據(jù)寫(xiě)入電路51w包括用于向內(nèi)部節(jié)點(diǎn)Nw0提供穩(wěn)定電流的P型MOS晶體管151、構(gòu)成用于控制晶體管151的通過(guò)電流的電流反射鏡電路的P型MOS晶體管152及電流源153。
數(shù)據(jù)寫(xiě)入電路51w還配有接收來(lái)自?xún)?nèi)部節(jié)點(diǎn)Nw0的動(dòng)作電流進(jìn)行動(dòng)作的反轉(zhuǎn)器154、155、156。反轉(zhuǎn)器154用于使寫(xiě)入數(shù)據(jù)DIN的電壓電平反轉(zhuǎn)后向數(shù)據(jù)總線(xiàn)DB傳送。反轉(zhuǎn)器155用于使寫(xiě)入數(shù)據(jù)DIN的電壓電平反轉(zhuǎn)后向反轉(zhuǎn)器156的輸入節(jié)點(diǎn)傳送。反轉(zhuǎn)器156用于使反轉(zhuǎn)器154的輸出反轉(zhuǎn)后向數(shù)據(jù)總線(xiàn)/DB傳送。
這樣，數(shù)據(jù)寫(xiě)入電路51w根據(jù)寫(xiě)入數(shù)據(jù)DIN的電壓電平把數(shù)據(jù)總線(xiàn)DB及/DB的電壓設(shè)定為電源電壓VDD及接地電壓VSS中的任意一個(gè)。
再次參見(jiàn)圖15，即使在數(shù)據(jù)寫(xiě)入時(shí)，被選列所對(duì)應(yīng)的列選擇線(xiàn)CSL也能達(dá)到H電平，處于活性化狀態(tài)。與此對(duì)應(yīng)，被選列所對(duì)應(yīng)的位線(xiàn)BL及/BL分別與由數(shù)據(jù)寫(xiě)入電路51w設(shè)定為與寫(xiě)入數(shù)據(jù)DIN電平對(duì)應(yīng)的電壓的數(shù)據(jù)總線(xiàn)DB及/DB電耦合。
如上所述，在各存儲(chǔ)單元列中，位線(xiàn)BL及/BL的對(duì)應(yīng)端通過(guò)位線(xiàn)耦合晶體管62互相電耦合。因此，在被選列中，根據(jù)對(duì)應(yīng)的列選擇線(xiàn)CSL的活性化性(H電平)，與寫(xiě)入數(shù)據(jù)DIN的電平對(duì)應(yīng)方向上的數(shù)據(jù)寫(xiě)入電流±1w可以在由數(shù)據(jù)寫(xiě)入電路51w～數(shù)據(jù)總線(xiàn)DB(/DB)～位線(xiàn)選擇門(mén)電路SCSGb(/SCSGb)～位線(xiàn)BL(/BL)～位線(xiàn)耦合晶體管62～位線(xiàn)/BL(BL)～位線(xiàn)選擇門(mén)電路/BCSGb(BCSGb)～數(shù)據(jù)總線(xiàn)/DB(DB)～數(shù)據(jù)寫(xiě)入電路51w形成的往復(fù)電流通路中流通。
字線(xiàn)驅(qū)動(dòng)器30在對(duì)應(yīng)于內(nèi)部時(shí)鐘CLK的定時(shí)下，基于行選擇結(jié)果對(duì)讀出字線(xiàn)RWL或?qū)懭胱志€(xiàn)WWL進(jìn)行有選擇的活性化。與此相對(duì)，列譯碼器25在對(duì)應(yīng)于列選擇時(shí)鐘/CS的定時(shí)下，基于列選擇結(jié)果對(duì)列選擇線(xiàn)CSL進(jìn)行有選擇的活性化。
參見(jiàn)圖17，列選擇時(shí)鐘生成電路200包括由多個(gè)反轉(zhuǎn)器構(gòu)成的延時(shí)器202和邏輯門(mén)電路203及204。
延時(shí)器202用于使內(nèi)部時(shí)鐘CLK按照規(guī)定的延時(shí)時(shí)間ΔTW延時(shí)。邏輯門(mén)電路203用于輸出由延時(shí)器202延時(shí)的內(nèi)部時(shí)鐘及控制信號(hào)/WE的OR邏輯演算結(jié)果?？刂菩盘?hào)/WE在數(shù)據(jù)寫(xiě)入時(shí)以及數(shù)據(jù)讀出時(shí)分別被設(shè)定為活性化狀態(tài)(L電平)及非活性化狀態(tài)(H電平)。邏輯門(mén)電路204把邏輯門(mén)電路203的輸出與內(nèi)部時(shí)鐘CLK的NAND邏輯演算結(jié)果作為列選擇時(shí)鐘/CS輸出。
參見(jiàn)圖18，在數(shù)據(jù)讀出時(shí)，由于控制信號(hào)/WE被設(shè)定為H電平，因而邏輯門(mén)電路203持續(xù)輸出H電平。其結(jié)果是，列選擇時(shí)鐘/CS與內(nèi)部時(shí)鐘CLK的反轉(zhuǎn)信號(hào)對(duì)應(yīng)。因此，內(nèi)部時(shí)鐘CLK與列選擇時(shí)鐘/CS的活性化定時(shí)相同。
與此相對(duì)，在數(shù)據(jù)寫(xiě)入時(shí)，由于控制信號(hào)/WE被設(shè)定為L(zhǎng)電平，因而邏輯門(mén)電路203輸出在延時(shí)器202中被延時(shí)的內(nèi)部時(shí)鐘。其結(jié)果是，列選擇時(shí)鐘/CS的活性化定時(shí)通過(guò)延時(shí)器202被設(shè)定為比內(nèi)部時(shí)鐘CLK遲ΔTW的延時(shí)時(shí)間。
以下結(jié)合圖19說(shuō)明實(shí)施方式2下的數(shù)據(jù)讀出及數(shù)據(jù)寫(xiě)入動(dòng)作。
參見(jiàn)圖19，在時(shí)刻ts下的數(shù)據(jù)讀出動(dòng)作開(kāi)始后，在時(shí)刻t0下，字線(xiàn)驅(qū)動(dòng)器30基于內(nèi)部時(shí)鐘CLK使被選行所對(duì)應(yīng)的讀出字線(xiàn)RWLi活性化。同樣，列譯碼器25基于與內(nèi)部時(shí)鐘CLK的活性化定時(shí)幾乎相同的列選擇時(shí)鐘/CS，在與時(shí)刻t0幾乎相同的定時(shí)下，使被選列所對(duì)應(yīng)的列選擇線(xiàn)CSLj活性化。
根據(jù)讀出字線(xiàn)RWL與列選擇線(xiàn)CSL的活性化性，傳感電流(數(shù)據(jù)讀出電流)流經(jīng)存儲(chǔ)單元，在選擇列所對(duì)應(yīng)的位線(xiàn)BLj、/BLj及源線(xiàn)SLj中，產(chǎn)生與圖14所示相同的電壓變化，實(shí)施與實(shí)施方式1變形例4相同的數(shù)據(jù)讀出。
即在數(shù)據(jù)讀出時(shí)，基于相同的定時(shí)決定讀出字線(xiàn)RWL及列選擇線(xiàn)CSL的活性化性。即對(duì)讀出字線(xiàn)RWL及列選擇線(xiàn)CSL的活性化順序不作特別制約，使其分別在最早的定時(shí)下被活性化，以實(shí)現(xiàn)高速存取。
即使在數(shù)據(jù)寫(xiě)入時(shí)，字線(xiàn)驅(qū)動(dòng)器30與數(shù)據(jù)讀出時(shí)相同，在基于內(nèi)部時(shí)鐘CLK的定時(shí)下動(dòng)作。因此，在時(shí)刻ts下開(kāi)始數(shù)據(jù)寫(xiě)入動(dòng)作后，在與數(shù)據(jù)讀出時(shí)相同的時(shí)刻t0下，字線(xiàn)驅(qū)動(dòng)器30使與被選行對(duì)應(yīng)的寫(xiě)入字線(xiàn)WWLi活性化。與此對(duì)應(yīng)，開(kāi)始與寫(xiě)入字線(xiàn)WWLi對(duì)應(yīng)的數(shù)據(jù)寫(xiě)入電流的供應(yīng)。
另一方面，列譯碼器25基于具有比內(nèi)部時(shí)鐘CLK遲ΔTW的活性化定時(shí)的列選擇時(shí)鐘/CS，在遲于時(shí)刻t0的時(shí)刻t3下使與被選列對(duì)應(yīng)的列選擇線(xiàn)CSLj活性化。與此對(duì)應(yīng)，與被選列對(duì)應(yīng)的位線(xiàn)BLj及/BLj通過(guò)數(shù)據(jù)總線(xiàn)DB及/DB分別按照電源電壓VDD及接地電壓VSS對(duì)應(yīng)設(shè)定，開(kāi)始對(duì)位線(xiàn)供應(yīng)數(shù)據(jù)寫(xiě)入電流。
這樣，在數(shù)據(jù)寫(xiě)入時(shí)，對(duì)與被選列對(duì)應(yīng)的位線(xiàn)供應(yīng)數(shù)據(jù)寫(xiě)入電流的開(kāi)始定時(shí)設(shè)定有意識(shí)地遲于對(duì)寫(xiě)入字線(xiàn)供應(yīng)數(shù)據(jù)寫(xiě)入電流的開(kāi)始定時(shí)。即數(shù)據(jù)寫(xiě)入電流供應(yīng)的開(kāi)始定時(shí)被分階段設(shè)定。
其結(jié)果是，對(duì)于所選擇的存儲(chǔ)單元，首先附加由流經(jīng)寫(xiě)入字線(xiàn)WWL的數(shù)據(jù)寫(xiě)入電流Ip產(chǎn)生的數(shù)據(jù)寫(xiě)入磁場(chǎng)，然后再進(jìn)一步附加由流經(jīng)位線(xiàn)BL的數(shù)據(jù)寫(xiě)入電流±Iw產(chǎn)生的數(shù)據(jù)寫(xiě)入磁場(chǎng)。
以下說(shuō)明上述數(shù)據(jù)寫(xiě)入電流的階段式供應(yīng)與存儲(chǔ)單元的磁性數(shù)據(jù)寫(xiě)入特性之間的關(guān)系。
參見(jiàn)圖20，相當(dāng)于磁性隧道接合部MTJ的隧道磁阻元件TMR包括反強(qiáng)磁性層101、在反強(qiáng)磁性層101上形成的具有一定方向的固定磁場(chǎng)的固定磁性層102的部分區(qū)域、被附加磁場(chǎng)磁化的自由磁性層103、在固定磁性層102與自由磁性層103之間形成的作為絕緣膜的隧道屏障104、接觸電極105。
反強(qiáng)磁性層101、固定磁性層102及自由磁性層103由FeMn、NiFe等適當(dāng)?shù)拇判圆牧闲纬?。隧道屏?04由AI2O3等形成。
隧道磁阻元件TMR通過(guò)必要時(shí)配備的作為用于與金屬配線(xiàn)電耦合的緩沖材料的屏障金屬106與上部配線(xiàn)電耦合。接觸電極105與下部配線(xiàn)(圖中未示出)電耦合。比如，上部配線(xiàn)相當(dāng)于位線(xiàn)BL，下部配線(xiàn)相當(dāng)于與存取晶體管ATR耦合的金屬配線(xiàn)。
這樣，可以使配有磁性隧道接合的隧道磁阻元件TMR在上部配線(xiàn)與下部配線(xiàn)之間電耦合。
圖21表示作為一個(gè)示例的在隧道磁阻元件TMR被設(shè)為長(zhǎng)方形形狀場(chǎng)合下的自由磁性層103的平面圖。
參見(jiàn)圖21，在長(zhǎng)方形自由磁性層103中，在長(zhǎng)度方向上(圖21中的左右方向)形成易于磁化軸(EAEasy Axis)，在寬度方向上(圖21中的上下方向)形成難于磁化軸(HAHard Axis)。
由流經(jīng)位線(xiàn)BL的數(shù)據(jù)寫(xiě)入電流發(fā)生的數(shù)據(jù)寫(xiě)入磁場(chǎng)的方向處在易于磁化軸(EA)方向上。另一方面，由流經(jīng)寫(xiě)入字線(xiàn)WWL的數(shù)據(jù)寫(xiě)入電流發(fā)生的數(shù)據(jù)寫(xiě)入磁場(chǎng)的方向處在難于磁化軸(HA)方向上。為使數(shù)據(jù)寫(xiě)入磁場(chǎng)方向達(dá)到上述狀態(tài)，對(duì)于比如長(zhǎng)方形存儲(chǔ)單元，寫(xiě)入字線(xiàn)WWL沿長(zhǎng)邊方向配置，位線(xiàn)BL沿短邊方向配置。
在中心部分附近的易于磁化軸區(qū)域107內(nèi)，根據(jù)在易于磁化軸方向上附加的外部磁場(chǎng)，磁化方向容易反轉(zhuǎn)。另一方面，在左右端的難于磁化軸區(qū)域108、109內(nèi)，即使在易于磁化軸方向上附加外部磁場(chǎng)，磁化方向也不易反轉(zhuǎn)。
圖22及圖23表示用于說(shuō)明易于磁化軸區(qū)域及難于磁化軸區(qū)域中各自的磁化特性的磁滯曲線(xiàn)。
參見(jiàn)圖22，易于磁化軸區(qū)域107在附加大于易于磁化軸方向的規(guī)定磁場(chǎng)+Hc的正向磁場(chǎng)的場(chǎng)合下被磁化為+Mc，在附加大于規(guī)定磁場(chǎng)-Hc的負(fù)向磁場(chǎng)的場(chǎng)合下被磁化為-Mc。因此，在附加-Hc～+Hc范圍內(nèi)的規(guī)定電平以下的磁場(chǎng)的場(chǎng)合下，磁化方向不變，因此具有作為存儲(chǔ)單元所希望具備的特性。
參見(jiàn)圖23，難于磁化軸區(qū)域108、109不容易根據(jù)易于磁化軸方向上的磁場(chǎng)被磁化，具有磁化方向及磁化量緩慢變化的特性。因此，與根據(jù)易于磁化軸方向的磁場(chǎng)，其磁化方向及磁化量被設(shè)定為二進(jìn)制的易于磁化軸區(qū)域不同，難于磁化軸區(qū)域具有作為存儲(chǔ)單元所不希望具備的特性。
圖24A～24E是用于說(shuō)明數(shù)據(jù)寫(xiě)入時(shí)自由磁性層的磁化過(guò)程的概念圖。為能在存儲(chǔ)單元內(nèi)穩(wěn)定地寫(xiě)入數(shù)據(jù)，如圖24A或24B所示，有必要使自由層的易于磁化軸區(qū)域107在沿易于磁化軸方向上得到單向均勻磁化，同時(shí)使難于磁化軸區(qū)域108、109在沿難于磁化軸方向上得到單向均勻的磁化。
如上所述，通過(guò)使列選擇線(xiàn)CSL的活性化定時(shí)遲于寫(xiě)入字線(xiàn)WWL的定時(shí)，可以使產(chǎn)生沿難于磁化軸方向的數(shù)據(jù)寫(xiě)入磁場(chǎng)的數(shù)據(jù)寫(xiě)入電流流經(jīng)寫(xiě)入字線(xiàn)WWL，使難于磁化軸區(qū)域108、109中的磁化方向都達(dá)到同一方向(圖24A，24B中的向上方向)，然后可以把產(chǎn)生沿易于磁化軸方向的數(shù)據(jù)寫(xiě)入磁場(chǎng)的數(shù)據(jù)寫(xiě)入電流提供給位線(xiàn)BL。其結(jié)果如圖24A，24B所示，易于磁化軸區(qū)域107根據(jù)寫(xiě)入數(shù)據(jù)電平沿易于磁化軸方向得到單向均勻磁化，從而可以得到數(shù)據(jù)存儲(chǔ)所希望的磁化狀態(tài)。
與此相對(duì)，在寫(xiě)入字線(xiàn)WWL與列選擇線(xiàn)CSL幾乎被同時(shí)活性化，或者列選擇線(xiàn)CSL被早于寫(xiě)入字線(xiàn)WWL活性化的場(chǎng)合下，自由磁性層處于多重穩(wěn)定狀態(tài)，如圖24C，24D，24E所示，磁化方向處于所希望的穩(wěn)定狀態(tài)之外的不均勻性中間狀態(tài)。其結(jié)果是，數(shù)據(jù)寫(xiě)入后自由磁性層的磁化方向?qū)⑦_(dá)不到圖24A或24B所示的設(shè)想方向。因此，在數(shù)據(jù)寫(xiě)入后的存儲(chǔ)單元中，不能保證與存儲(chǔ)數(shù)據(jù)電平差對(duì)應(yīng)的所需電阻差，從而將導(dǎo)致誤動(dòng)作，影響MRAM裝置的動(dòng)作穩(wěn)定性。
即如實(shí)施方式2所示，通過(guò)按照在提供產(chǎn)生沿難于磁化軸方向的磁場(chǎng)的數(shù)據(jù)寫(xiě)入電流之后，再提供產(chǎn)生沿易于磁化軸方向的磁場(chǎng)的數(shù)據(jù)寫(xiě)入電流的方式，分段設(shè)定數(shù)據(jù)寫(xiě)入電流開(kāi)始供應(yīng)的定時(shí)，可以在考慮存儲(chǔ)單元的磁特性的基礎(chǔ)上實(shí)施穩(wěn)定的數(shù)據(jù)寫(xiě)入。
看一下與被選列對(duì)應(yīng)的位線(xiàn)，通過(guò)使列選擇時(shí)鐘/CS的活性化定時(shí)在數(shù)據(jù)讀出時(shí)與數(shù)據(jù)寫(xiě)入時(shí)之間切換，把從數(shù)據(jù)寫(xiě)入動(dòng)作開(kāi)始到數(shù)據(jù)寫(xiě)入電流流過(guò)這一期間的時(shí)間(圖19中ts～t3)設(shè)定得大于從數(shù)據(jù)讀出動(dòng)作開(kāi)始到傳感電流流過(guò)這一期間的時(shí)間(圖19中ts～t0)。即通過(guò)在數(shù)據(jù)寫(xiě)入時(shí)有意識(shí)地延遲數(shù)據(jù)寫(xiě)入電流的供給定時(shí)，同時(shí)在數(shù)據(jù)讀出時(shí)在最早的定時(shí)下開(kāi)始提供傳感電流，可以同時(shí)實(shí)現(xiàn)穩(wěn)定的數(shù)據(jù)寫(xiě)入與快速的數(shù)據(jù)讀出。
此外在圖16中，雖然以圖14所示實(shí)施方式1變形例4的構(gòu)成為基礎(chǔ)，對(duì)用于提供實(shí)施方式2下的數(shù)據(jù)寫(xiě)入電流的構(gòu)成作以說(shuō)明，但也可以不依據(jù)存儲(chǔ)器陣列及數(shù)據(jù)讀出相關(guān)的外圍電路構(gòu)成，采用實(shí)施方式2下的構(gòu)成。
實(shí)施方式3在實(shí)施方式3中對(duì)用于有效供應(yīng)數(shù)據(jù)寫(xiě)入電流的構(gòu)成作以說(shuō)明。
參見(jiàn)圖25，在實(shí)施方式3下的構(gòu)成中，在具有按n行×m列配置的存儲(chǔ)單元MC的存儲(chǔ)器陣列10中，讀出字線(xiàn)RWL1，RWL2，……及寫(xiě)入字線(xiàn)WWL1，WWL2，……分別與存儲(chǔ)單元行對(duì)應(yīng)配置。位線(xiàn)BL1～BLm及源線(xiàn)SL1～SLm分別與存儲(chǔ)單元列對(duì)應(yīng)配置。
字線(xiàn)電流控制電路40在夾存儲(chǔ)器陣列10的字線(xiàn)驅(qū)動(dòng)器30的對(duì)側(cè)區(qū)域內(nèi)使各寫(xiě)入字線(xiàn)WWL與接地電壓VSS耦合。
在與存儲(chǔ)器陣列10相鄰的區(qū)域內(nèi)與讀出字線(xiàn)RWL及寫(xiě)入字線(xiàn)WWL同一方向上設(shè)有由數(shù)據(jù)總線(xiàn)DB及/DB構(gòu)成的數(shù)據(jù)總線(xiàn)偶DBP。
用于實(shí)施列選擇的列選擇線(xiàn)CSL1～CSLm、寫(xiě)入列選擇線(xiàn)WCSL1～WCSLm、列選擇門(mén)電路CSG1～CSGm及寫(xiě)入列選擇門(mén)電路WCSG1～WCSGm分別與存儲(chǔ)單元列對(duì)應(yīng)配置。
列選擇門(mén)電路CSG1～CSGm及寫(xiě)入列選擇門(mén)電路WCSG1～WCSGm分別被配置在夾存儲(chǔ)器陣列10的互為對(duì)置的區(qū)域內(nèi)。
以下在整體表示寫(xiě)入列選擇線(xiàn)、列選擇門(mén)電路及寫(xiě)入列選擇門(mén)電路的場(chǎng)合下，分別用符號(hào)WCSL、CSG及WCSG表示，在表示特定的寫(xiě)入列選擇線(xiàn)、列選擇門(mén)電路及寫(xiě)入列選擇門(mén)電路的場(chǎng)合下，分別在這些符號(hào)上附加數(shù)字，以WCSL1、CSG1及WCSG1表示。
在數(shù)字寫(xiě)入時(shí)，列譯碼器25根據(jù)列地址CA的解碼結(jié)果即列選擇結(jié)果，使列選擇線(xiàn)CSL1～CSLm中的1條及寫(xiě)入列選擇線(xiàn)WCSL1～WCSLm中的1條達(dá)到H電平，處于活性化狀態(tài)。在數(shù)據(jù)讀出時(shí)，根據(jù)列選擇結(jié)果，使列選擇線(xiàn)CSL1～CSLm中的1條被活性化。即在數(shù)據(jù)讀出時(shí)，不論列選擇結(jié)果如何，均使寫(xiě)入列選擇線(xiàn)WCSL1～WCSLm中的各線(xiàn)保持在非活性化狀態(tài)(L電平)。
在對(duì)應(yīng)的列選擇線(xiàn)CSL被活性化的場(chǎng)合下，列選擇門(mén)電路CSG使對(duì)應(yīng)的位線(xiàn)BL及源線(xiàn)SL分別與數(shù)據(jù)總線(xiàn)DB及/DB耦合。其結(jié)果是，數(shù)據(jù)總線(xiàn)DB及/DB分別被與選擇列對(duì)應(yīng)的位線(xiàn)BL及源線(xiàn)SL電耦合。
寫(xiě)入列選擇門(mén)電路WCSG在對(duì)應(yīng)的寫(xiě)入列選擇線(xiàn)WCSL被活性化的場(chǎng)合下，使對(duì)應(yīng)的位線(xiàn)BL及源線(xiàn)SL的對(duì)應(yīng)同端電耦合。
在數(shù)據(jù)寫(xiě)入時(shí)，字線(xiàn)驅(qū)動(dòng)器30使與被選行對(duì)應(yīng)的寫(xiě)入字線(xiàn)WWL活性化，使數(shù)據(jù)寫(xiě)入電流流通。此外，數(shù)據(jù)寫(xiě)入電路51w按照各接地電壓VSS及電源電壓VDD設(shè)定數(shù)據(jù)總線(xiàn)DB及/DB，用以提供數(shù)據(jù)寫(xiě)入電流。
在選擇列中，位線(xiàn)BL及源線(xiàn)SL通過(guò)列選擇門(mén)電路CSG與數(shù)據(jù)總線(xiàn)DB及/DB耦合，此外，位線(xiàn)BL及源線(xiàn)SL的對(duì)應(yīng)同端通過(guò)寫(xiě)入列選擇門(mén)電路WCSG被耦合。
其結(jié)果是，由數(shù)據(jù)寫(xiě)入電路51w～數(shù)據(jù)總線(xiàn)DB～位線(xiàn)BL～寫(xiě)入列選擇門(mén)電路WCSG～源線(xiàn)SL～數(shù)據(jù)總線(xiàn)/DB～數(shù)據(jù)寫(xiě)入電路51w形成往復(fù)電流通路，可以把寫(xiě)入數(shù)據(jù)電平對(duì)應(yīng)方向上的數(shù)據(jù)寫(xiě)入電流±Iw提供給與被選列對(duì)應(yīng)的位線(xiàn)。
這樣，在數(shù)據(jù)寫(xiě)入時(shí)，在被選列對(duì)應(yīng)的位線(xiàn)BL及源線(xiàn)SL中雖然有互相相反方向的電流流通，但在位線(xiàn)BL與源線(xiàn)SL配置時(shí)考慮到了使分別由流經(jīng)位線(xiàn)BL及源線(xiàn)SL的電流產(chǎn)生的磁場(chǎng)在磁性隧道接合部MTJ中具有相同方向。
參見(jiàn)圖26，在半導(dǎo)體主基片SUB上的P型區(qū)域PAR內(nèi)形成存取晶體管ATR。存取晶體管ATR配有作為n型區(qū)的源/漏極區(qū)110，120及控制極130。源/漏極區(qū)110與在第1金屬配線(xiàn)層M1上形成的源線(xiàn)SL耦合。
位線(xiàn)BL在第2金屬配線(xiàn)層M2上形成，與磁性隧道接合部MTJ耦合。寫(xiě)入字線(xiàn)WWL在第3金屬配線(xiàn)層M3上形成。寫(xiě)入字線(xiàn)WWL及位線(xiàn)BL有必要使用于在數(shù)據(jù)寫(xiě)入時(shí)產(chǎn)生大于規(guī)定值磁場(chǎng)的數(shù)據(jù)寫(xiě)入電流流通。因此，采用金屬配線(xiàn)形成位線(xiàn)BL與寫(xiě)入字線(xiàn)WWL。
另一方面，讀出字線(xiàn)RWL用于控制存取晶體管ATR的控制極電壓，因此沒(méi)有必要主動(dòng)提供電流。但是，從提高集成度的觀(guān)點(diǎn)出發(fā)，不重新設(shè)置獨(dú)立的金屬配線(xiàn)層，讀出字線(xiàn)RWL在與控制極130的同一配線(xiàn)層中采用多晶硅層及多酸構(gòu)造等形成。
存取晶體管ATR的源/漏極區(qū)120通過(guò)在接觸孔上形成的金屬膜150、第1金屬配線(xiàn)層M1及屏障金屬層140與磁性隧道接合部MTJ電耦合。屏障金屬層140是用于使磁性隧道接合部MTJ與金屬配線(xiàn)電耦合而設(shè)置的緩沖材料。
這樣，位線(xiàn)BL及源線(xiàn)SL通過(guò)采用不同的金屬配線(xiàn)層，在上、下方向夾磁性隧道接合部MTJ而形成。因此，在數(shù)據(jù)寫(xiě)入時(shí)，通過(guò)分別互相反向流過(guò)位線(xiàn)BL與源線(xiàn)SL的電流在磁性隧道接合部MTJ上產(chǎn)生的磁場(chǎng)在增強(qiáng)方向上互相作用。這樣，在數(shù)據(jù)寫(xiě)入時(shí)，可以減小流經(jīng)位線(xiàn)BL的數(shù)據(jù)寫(xiě)入電流。這樣，便可以在數(shù)據(jù)寫(xiě)入時(shí)通過(guò)降低消耗電力及位線(xiàn)電流密度提高可靠性并抑制對(duì)相鄰單元產(chǎn)生的磁場(chǎng)噪聲。
再次參見(jiàn)圖25，數(shù)據(jù)讀出電路54r除了與數(shù)據(jù)總線(xiàn)DB對(duì)應(yīng)設(shè)置的數(shù)據(jù)讀出電路51r之外，還配有對(duì)應(yīng)于數(shù)據(jù)總線(xiàn)/DB設(shè)置的預(yù)充電晶體管59a及驅(qū)動(dòng)晶體管59b。
由于數(shù)據(jù)讀出電路51r的構(gòu)成與圖3所示相同，所以不再重復(fù)詳細(xì)的說(shuō)明。數(shù)據(jù)讀出電路51r用于在數(shù)據(jù)讀出前將數(shù)據(jù)總線(xiàn)DB預(yù)充電至電源電壓VDD。數(shù)據(jù)總線(xiàn)/DB也在與數(shù)據(jù)總線(xiàn)DB同樣的定時(shí)下，通過(guò)預(yù)充電晶體管59a被預(yù)充電至電源電壓VDD。同樣，各位線(xiàn)BL也在數(shù)據(jù)讀出前被預(yù)充電至電源電壓VDD。
在數(shù)據(jù)讀出時(shí)，預(yù)充電晶體管59a斷路，同時(shí)驅(qū)動(dòng)晶體管59b根據(jù)控制信號(hào)RE通路。此外，各寫(xiě)入列選擇門(mén)電路WCSG斷路。
數(shù)據(jù)總線(xiàn)DB及/DB通過(guò)與被選列對(duì)應(yīng)的列選擇門(mén)電路CSG分別與被選列的位線(xiàn)BL及源線(xiàn)SL耦合后，源線(xiàn)SL將在接地電壓VSS下被驅(qū)動(dòng)，與被選存儲(chǔ)單元耦合的數(shù)據(jù)總線(xiàn)DB中將發(fā)生與圖4所示相同的電壓變化。其結(jié)果是，可以實(shí)施與實(shí)施方式1相同的數(shù)據(jù)讀出。
此外，在使數(shù)據(jù)總線(xiàn)DB的預(yù)充電電壓達(dá)到接地電壓VSS的同時(shí)，也可以在數(shù)據(jù)讀出時(shí)使被選列的位線(xiàn)BL及源線(xiàn)SL在電源電壓VDD下被驅(qū)動(dòng)，實(shí)施數(shù)據(jù)讀出。在該場(chǎng)合下，在數(shù)據(jù)讀出電路54r中所配置的是圖6所示的數(shù)據(jù)讀出電路52r，而不是數(shù)據(jù)讀出電路51r，同時(shí)也可以將預(yù)充電晶體管59a配置到接地電壓VSS與數(shù)據(jù)總線(xiàn)/DB之間，再將驅(qū)動(dòng)晶體管59b配置到電源電壓VDD與數(shù)據(jù)總線(xiàn)/DB之間。此時(shí)，最好采用N型及P型MOS晶體管作為預(yù)充電晶體管59a及驅(qū)動(dòng)晶體管59b。
實(shí)施方式3變形例1參見(jiàn)圖27，在實(shí)施方式3變形例1下的構(gòu)成中，在具有按n行×m列配置的存儲(chǔ)單元MC的存儲(chǔ)器陣列10中，讀出字線(xiàn)RWL、寫(xiě)入字線(xiàn)WWL及源線(xiàn)SL與各存儲(chǔ)單元行對(duì)應(yīng)設(shè)置。此外，位線(xiàn)BL與各存儲(chǔ)單元列對(duì)應(yīng)設(shè)置。
圖27有代表性地表示與第1行及第1、2及m列對(duì)應(yīng)的寫(xiě)入字線(xiàn)WWL1、讀出字線(xiàn)RWL1、源線(xiàn)SL1、位線(xiàn)BL1、BL2、BLm，及與此對(duì)應(yīng)的部分存儲(chǔ)單元。
各源線(xiàn)SL在字線(xiàn)驅(qū)動(dòng)器30的一端與接地電壓VSS耦合。各源線(xiàn)SL的另一端與同一行對(duì)應(yīng)的寫(xiě)入字線(xiàn)WWL在夾存儲(chǔ)器陣列10的字線(xiàn)驅(qū)動(dòng)器30的對(duì)側(cè)區(qū)內(nèi)電耦合。此外，在夾存儲(chǔ)器陣列10的字線(xiàn)驅(qū)動(dòng)器30的對(duì)側(cè)區(qū)內(nèi)，省略了用于將各寫(xiě)入字線(xiàn)WWL與接地電壓VSS耦合的字線(xiàn)電流控制電路40的配置。
在數(shù)據(jù)寫(xiě)入時(shí)，字線(xiàn)驅(qū)動(dòng)器30使與被選行對(duì)應(yīng)的寫(xiě)入字線(xiàn)WWL在H電平(電源電壓VDD)下被活性化。因此在被選行中，形成字線(xiàn)驅(qū)動(dòng)器30～寫(xiě)入字線(xiàn)WWL～接合(字線(xiàn)驅(qū)動(dòng)器30的對(duì)側(cè))～源線(xiàn)SL～接地電壓VSS(字線(xiàn)驅(qū)動(dòng)器30側(cè))的往復(fù)電流通路，一定方向上的數(shù)據(jù)寫(xiě)入電流Ip在寫(xiě)入字線(xiàn)WWL上流通。
這樣，在數(shù)據(jù)寫(xiě)入時(shí)，在被選列對(duì)應(yīng)的寫(xiě)入字線(xiàn)WWL及源線(xiàn)SL中雖然有互相相反方向的電流流通，但在寫(xiě)入字線(xiàn)WWL與源線(xiàn)SL的設(shè)置中考慮到了使分別由流經(jīng)寫(xiě)入字線(xiàn)WWL及源線(xiàn)SL的電流產(chǎn)生的磁場(chǎng)在磁性隧道接合部MTJ中具有相同方向。
參見(jiàn)圖28，存取晶體管ATR、磁性隧道接合部MTJ、源線(xiàn)SL、位線(xiàn)BL、寫(xiě)入字線(xiàn)WWL及讀出字線(xiàn)RWL的配置與圖26所示相同。因此，寫(xiě)入字線(xiàn)WWL及源線(xiàn)SL利用不同的金屬配線(xiàn)層，按照在上下方向夾磁性隧道接合部MTJ的方式形成。
其結(jié)果是，在數(shù)據(jù)寫(xiě)入時(shí)，通過(guò)分別互相反向流過(guò)寫(xiě)入字線(xiàn)WWL與源線(xiàn)SL的電流在磁性隧道接合部MTJ上產(chǎn)生的磁場(chǎng)在增強(qiáng)方向上互相作用。這樣，在數(shù)據(jù)寫(xiě)入時(shí)，可以減小流經(jīng)寫(xiě)入字線(xiàn)WWL的數(shù)據(jù)寫(xiě)入電流。這樣，便可以在數(shù)據(jù)寫(xiě)入時(shí)通過(guò)降低消耗電力及寫(xiě)入字線(xiàn)電流密度提高可靠性及抑制對(duì)相鄰單元的磁場(chǎng)噪聲。
再次參見(jiàn)圖27，在夾存儲(chǔ)器陣列10的互為對(duì)側(cè)的區(qū)域內(nèi)，沿著與讀出字線(xiàn)RWL及寫(xiě)入字線(xiàn)WWL相同的方向，設(shè)置數(shù)據(jù)總線(xiàn)DB和/DB。
列選擇門(mén)電路CSG被配置在各數(shù)據(jù)總線(xiàn)DB與位線(xiàn)BL之間。寫(xiě)入列選擇門(mén)電路WCSG配置在各數(shù)據(jù)總線(xiàn)/DB與位線(xiàn)BL之間。列選擇門(mén)電路CSG及寫(xiě)入列選擇門(mén)電路WCSG分別相應(yīng)所對(duì)應(yīng)的列選擇線(xiàn)CSL及寫(xiě)入列選擇線(xiàn)WCSL的活性化而接通。
在數(shù)據(jù)寫(xiě)入時(shí)，選擇列中位線(xiàn)BL被電耦合在數(shù)據(jù)總線(xiàn)DB與/DB之間。數(shù)據(jù)寫(xiě)入電路51w按照各接地電壓VSS及電源電壓VDD設(shè)定用于提供數(shù)據(jù)寫(xiě)入電流的數(shù)據(jù)總線(xiàn)DB及/DB。其結(jié)果是，可以使寫(xiě)入數(shù)據(jù)電平對(duì)應(yīng)方向上的數(shù)據(jù)寫(xiě)入電流±Iw在與被選列對(duì)應(yīng)的位線(xiàn)中流通。
數(shù)據(jù)讀出電路55r基于數(shù)據(jù)總線(xiàn)DB的電壓變化生成讀出數(shù)據(jù)DOUT。
參見(jiàn)圖29，數(shù)據(jù)讀出電路55r在數(shù)據(jù)讀出時(shí)根據(jù)被活性化的控制信號(hào)RE動(dòng)作。
數(shù)據(jù)讀出電路55r包括以下單元用于接收電源電壓VDD，并分別向節(jié)點(diǎn)Ns1及Ns2提供穩(wěn)定電流的電流源161及162、在節(jié)點(diǎn)Ns1與數(shù)據(jù)總線(xiàn)DB之間電耦合的N型MOS晶體管163、在節(jié)點(diǎn)Ns2與接地電壓VSS之間串聯(lián)耦合的N型MOS晶體管164及電阻168、用于放大節(jié)點(diǎn)Ns1及Ns2之間的電壓電平差，并輸出讀出數(shù)據(jù)DOUT的放大器165。
在晶體管163與164的控制極上附加規(guī)定電壓Vr。電流源161及162的供應(yīng)電流量及規(guī)定電壓Vr根據(jù)傳感電流Is的設(shè)計(jì)值設(shè)定。電阻166及167用于使節(jié)點(diǎn)Ns1及Ns2的電壓下拉到接地電壓VSS。
通過(guò)上述構(gòu)成，數(shù)據(jù)讀出電路55r在數(shù)據(jù)讀出時(shí)向數(shù)據(jù)總線(xiàn)DB提供穩(wěn)定的傳感電流Is。在數(shù)據(jù)讀出時(shí)，由于各寫(xiě)入列選擇門(mén)電路WCSG被斷開(kāi)，因而傳感電流Is通過(guò)在數(shù)據(jù)讀出電路55r與接地電壓VSS之間形成的即數(shù)據(jù)讀出電路55r～數(shù)據(jù)總線(xiàn)DB～列選擇門(mén)電路CSG～位線(xiàn)BL～被選存儲(chǔ)單元～源線(xiàn)SL～接地電壓VSS的電流通路流通。
與此對(duì)應(yīng)，根據(jù)被選存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)電平所發(fā)生的位線(xiàn)BL電壓變化可以被傳送到節(jié)點(diǎn)Ns1上。通過(guò)按照與圖8所示的虛電阻MTJd相同的方式設(shè)計(jì)電阻168的電阻值Rref，可以在節(jié)點(diǎn)Ns2上生成參照電壓VREF。
因此，數(shù)據(jù)讀出電路55r通過(guò)放大節(jié)點(diǎn)Ns1及Ns2的電壓差，可以讀出被選存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)電平。
實(shí)施方式3變形例2參見(jiàn)圖30，在實(shí)施方式3變形例2下的構(gòu)成中，寫(xiě)入字線(xiàn)WWL還兼有在數(shù)據(jù)讀出時(shí)源線(xiàn)SL的功能。各寫(xiě)入字線(xiàn)WWL通過(guò)字線(xiàn)電流控制電路40與接地電壓VSS耦合。此外，字線(xiàn)驅(qū)動(dòng)器30在數(shù)據(jù)讀出時(shí)，使各寫(xiě)入字線(xiàn)WWL的一端與接地電壓VSS耦合，保持其非活性化狀態(tài)(L電平)。
因此，即使省略源線(xiàn)SL的配置，也可以使被選行所屬的存儲(chǔ)單元在各位線(xiàn)BL1～BLm與接地電壓VSS之間電耦合，實(shí)施與圖27相同的數(shù)據(jù)讀出。其結(jié)果是，通過(guò)減少配線(xiàn)數(shù)量，可以實(shí)現(xiàn)裝置小型化及制造過(guò)程的簡(jiǎn)易化。
在數(shù)據(jù)寫(xiě)入時(shí)，字線(xiàn)驅(qū)動(dòng)器30與圖25的場(chǎng)合相同，使寫(xiě)入字線(xiàn)WWL一端與電源電壓VDD耦合，使之活性化。數(shù)據(jù)寫(xiě)入電流在活性化后的寫(xiě)入字線(xiàn)WWL中按照從字線(xiàn)驅(qū)動(dòng)器30到字線(xiàn)電流控制電路40的方向流通。
通過(guò)與圖27所示同樣配置的數(shù)據(jù)寫(xiě)入電路51w、列選擇門(mén)電路CSG、寫(xiě)入列選擇門(mén)電路WCSG及數(shù)據(jù)總線(xiàn)DB、/DB，可與實(shí)施方式3變形例1同樣，實(shí)施對(duì)位線(xiàn)BL的數(shù)據(jù)寫(xiě)入電流的供應(yīng)。
實(shí)施方式3變形例3圖31是表示存儲(chǔ)器陣列10及其外圍電路在實(shí)施方式3變形例3下的構(gòu)成概念圖。
參見(jiàn)圖31，在實(shí)施方式3變形例3下的構(gòu)成中，除了圖30所示的構(gòu)成外，各寫(xiě)入字線(xiàn)WWL還配置了在與其它多個(gè)寫(xiě)入字線(xiàn)之間耦合的寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)。
在圖31所示的構(gòu)成中，作為一例，在各相鄰的2條寫(xiě)入字線(xiàn)WWL之間配置寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)。即對(duì)于代表性例示的第j行的寫(xiě)入字線(xiàn)WWLj，在相鄰寫(xiě)入字線(xiàn)WWLj-1及WWLj+1之間，配置寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)210-j及210-(j+1)。
此外，在夾存儲(chǔ)器陣列10的字線(xiàn)驅(qū)動(dòng)器30的對(duì)側(cè)區(qū)內(nèi)，省略了用于使各寫(xiě)入字線(xiàn)WWL與接地電壓VSS耦合的字線(xiàn)電流控制電路40的配置。
各寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)在自身被耦合的2條寫(xiě)入字線(xiàn)中的任意1條處于被選行的場(chǎng)合下接通。比如，寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)210-j在邏輯門(mén)電路212-j的輸出處于H電平的場(chǎng)合下接通。在第(j-1)行及第j行在寫(xiě)入數(shù)據(jù)時(shí)被選擇的場(chǎng)合下，邏輯門(mén)電路212-j輸出分別被活性化(H電平)的寫(xiě)入行解碼信號(hào)WRDj-1及WRDj之間的OR邏輯演算結(jié)果。
其結(jié)果是，寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)210-j在數(shù)據(jù)寫(xiě)入時(shí)第(j-1)行或第j行被選擇的場(chǎng)合下使寫(xiě)入字線(xiàn)WWLj與WWLj-1電耦合。在各互相鄰接的2條寫(xiě)入字線(xiàn)WWL之間也配置同樣的寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)。
因此，在比如第j行在數(shù)據(jù)寫(xiě)入時(shí)被選擇的場(chǎng)合下，寫(xiě)入字線(xiàn)WWLj使寫(xiě)入字線(xiàn)WWLj-1與WWLj+1電耦合。與被選行對(duì)應(yīng)的寫(xiě)入字線(xiàn)WWLj通過(guò)字線(xiàn)驅(qū)動(dòng)器30被活性化，其一端與電源電壓VDD耦合。另一方面，寫(xiě)入字線(xiàn)WWLj-1與WWLj+1由于與非被選行對(duì)應(yīng)，所以各自的一端通過(guò)字線(xiàn)驅(qū)動(dòng)器30與接地電壓VSS耦合。
因此，流經(jīng)被選行寫(xiě)入字線(xiàn)WWLj的數(shù)據(jù)寫(xiě)入電流Ip的回程通路可以通過(guò)非被選行的寫(xiě)入字線(xiàn)WWLj-1與WWLj+1形成。即各-Ip/2的回程電流通過(guò)各非被選行的寫(xiě)入字線(xiàn)WWLj-1與WWLj+1流通。
這樣，通過(guò)將被選行對(duì)應(yīng)的寫(xiě)入字線(xiàn)與非被選行對(duì)應(yīng)的多條字線(xiàn)在夾存儲(chǔ)器陣列10的字線(xiàn)驅(qū)動(dòng)器30的對(duì)側(cè)區(qū)內(nèi)電耦合，可形成數(shù)據(jù)寫(xiě)入電流Ip的回程通路。此時(shí)，與圖27所示的由源線(xiàn)SL產(chǎn)生的磁場(chǎng)相同，由非被選行的寫(xiě)入字線(xiàn)對(duì)被選存儲(chǔ)單元附加的磁場(chǎng)與由被選行的寫(xiě)入字線(xiàn)對(duì)被選存儲(chǔ)單元附加的磁場(chǎng)相互增強(qiáng)。在對(duì)側(cè)的非被選行的存儲(chǔ)單元中，由被選行及非被選行所分別對(duì)應(yīng)的寫(xiě)入字線(xiàn)附加的對(duì)應(yīng)磁場(chǎng)則互相抵消。
其結(jié)果是，在數(shù)據(jù)寫(xiě)入時(shí)，可以減小流經(jīng)寫(xiě)入字線(xiàn)WWL的數(shù)據(jù)寫(xiě)入電流。這樣，便可以在數(shù)據(jù)寫(xiě)入時(shí)通過(guò)降低消耗電力及寫(xiě)入字線(xiàn)電流密度提高可靠性并抑制對(duì)相鄰單元產(chǎn)生的磁場(chǎng)噪聲。
此外，通過(guò)采用多條非被選行寫(xiě)入字線(xiàn)WWL形成數(shù)據(jù)寫(xiě)入電流Ip的回程通路，可以對(duì)流經(jīng)各非被選行寫(xiě)入字線(xiàn)WWL的回程電流的電平進(jìn)行抑制，使之不能在對(duì)應(yīng)的非被選行存儲(chǔ)單元內(nèi)錯(cuò)誤地寫(xiě)入數(shù)據(jù)。
此外雖然圖31例示為在各寫(xiě)入字線(xiàn)WWL與各相鄰2條對(duì)應(yīng)寫(xiě)入字線(xiàn)之間耦合寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)的構(gòu)成，但寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)也可以配置在與其它任意寫(xiě)入字線(xiàn)WWL之間。
實(shí)施方式3變形例4參見(jiàn)圖32，實(shí)施方式3變形例4下的構(gòu)成是一種寫(xiě)入字線(xiàn)WWL及源線(xiàn)SL單獨(dú)配置的構(gòu)成。源線(xiàn)SL與存儲(chǔ)單元行分別對(duì)應(yīng)配置，字線(xiàn)驅(qū)動(dòng)器30側(cè)的一端與接地電壓VSS耦合。
此外，寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)被配置在各對(duì)應(yīng)寫(xiě)入字線(xiàn)WWL與屬于其它行的至少1條源線(xiàn)SL之間。寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)被配置到夾存儲(chǔ)器陣列10的字線(xiàn)驅(qū)動(dòng)器30的對(duì)側(cè)區(qū)內(nèi)。
在圖32中，作為一例，各對(duì)應(yīng)寫(xiě)入字線(xiàn)WWL在與相鄰二行分別對(duì)應(yīng)的2條源線(xiàn)SL之間配有寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)。即對(duì)于代表性例示的第j行寫(xiě)入字線(xiàn)WWLj，在相鄰存儲(chǔ)單元行的源線(xiàn)SLj-1與SLj+1之間，分別配有電耦合的寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)220-j及221-j。
此外，在夾存儲(chǔ)器陣列10的字線(xiàn)驅(qū)動(dòng)器30的對(duì)側(cè)區(qū)內(nèi)省略了用于使各寫(xiě)入字線(xiàn)WWL與接地電壓VSS耦合的字線(xiàn)電流控制電路40的配置。
各寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)在對(duì)應(yīng)寫(xiě)入字線(xiàn)WWL被選的場(chǎng)合下通路。比如，寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)220-j及221-j在寫(xiě)入行解碼信號(hào)WRDj活性化時(shí)通路。對(duì)于其它各寫(xiě)入字線(xiàn)WWL，也配置同樣的寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)。
因此，在數(shù)據(jù)寫(xiě)入時(shí)比如第j行被選的場(chǎng)合下，寫(xiě)入字線(xiàn)WWLj與源線(xiàn)SLj-1及SLj+1電耦合。被選行對(duì)應(yīng)的寫(xiě)入字線(xiàn)WWLj在字線(xiàn)驅(qū)動(dòng)器30的作用下被活性化，其中一端與電源電壓VDD耦合。另一方面，源線(xiàn)SLj-1及SLj+1處于字線(xiàn)驅(qū)動(dòng)器30側(cè)的一端與接地電壓VSS耦合。
因此，可以利用與其它存儲(chǔ)單元對(duì)應(yīng)的源線(xiàn)SLj-1及SLj+1形成流經(jīng)被選行的寫(xiě)入字線(xiàn)WWLj的數(shù)據(jù)寫(xiě)入電流Ip的回程通路。即各-Ip/2的回程電流通過(guò)各源線(xiàn)SLj-1及SLj+1流通。
這樣，通過(guò)將被選行對(duì)應(yīng)的寫(xiě)入字線(xiàn)與非被選行對(duì)應(yīng)的多條源線(xiàn)在夾存儲(chǔ)器陣列10的字線(xiàn)驅(qū)動(dòng)器30的對(duì)側(cè)區(qū)內(nèi)電耦合，可形成數(shù)據(jù)寫(xiě)入電流Ip的回程通路。此時(shí)，由非被選行對(duì)應(yīng)的源線(xiàn)對(duì)被選存儲(chǔ)單元附加的磁場(chǎng)與由被選行的寫(xiě)入字線(xiàn)對(duì)被選存儲(chǔ)單元附加的磁場(chǎng)相互增強(qiáng)。反之，在非被選行的存儲(chǔ)單元中，由被選行的寫(xiě)入字線(xiàn)及該非被選行的源線(xiàn)所分別附加的對(duì)應(yīng)磁場(chǎng)則互相抵消。
其結(jié)果是，與實(shí)施方式3變形例3相同，可以在數(shù)據(jù)寫(xiě)入時(shí)通過(guò)降低消耗電力及寫(xiě)入字線(xiàn)電流密度提高可靠性并抑制對(duì)相鄰單元產(chǎn)生的磁場(chǎng)噪聲。
此外，通過(guò)采用與其它存儲(chǔ)單元行對(duì)應(yīng)的多條源線(xiàn)SL形成數(shù)據(jù)寫(xiě)入電流Ip的回程通路，可以對(duì)流經(jīng)各源線(xiàn)SL的回程電流的電平進(jìn)行抑制，使之不能在對(duì)應(yīng)的非被選行存儲(chǔ)單元內(nèi)錯(cuò)誤地寫(xiě)入數(shù)據(jù)。
此外雖然圖32例示為各寫(xiě)入字線(xiàn)WWL的寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)被耦合在與各相鄰行的源線(xiàn)之間的構(gòu)成，但寫(xiě)入字線(xiàn)耦合開(kāi)關(guān)也可以配置在與其它任意源線(xiàn)SL之間。
實(shí)施方式4在實(shí)施方式4下，對(duì)降低采用虛存儲(chǔ)單元的數(shù)據(jù)讀出消耗電力的構(gòu)成作說(shuō)明。
圖33表示存儲(chǔ)器陣列10及其外圍電路在實(shí)施方式4下的構(gòu)成。圖33主要表示與數(shù)據(jù)讀出相關(guān)的構(gòu)成。
參見(jiàn)圖33，在存儲(chǔ)器陣列10中，讀出字線(xiàn)RWL及寫(xiě)入字線(xiàn)WWL分別對(duì)應(yīng)于各存儲(chǔ)單元行配置，位線(xiàn)BL及/BL對(duì)應(yīng)于各存儲(chǔ)單元列配置。在對(duì)應(yīng)的讀出字線(xiàn)RWL被活性化的場(chǎng)合下，各存儲(chǔ)單元MC在存取晶體管ATR通路時(shí)被電耦合在對(duì)應(yīng)的位線(xiàn)BL與接地電壓VSS之間。
圖33有代表性地示出了與第1行、第2行、第1、2、3、m列對(duì)應(yīng)的寫(xiě)入字線(xiàn)WWL1、WWL2，讀出字線(xiàn)RWL1、RWL2，位線(xiàn)BL1、BL2、BL3、BLm以及與此對(duì)應(yīng)的存儲(chǔ)單元的一部分。
在與存儲(chǔ)器陣列10相鄰的區(qū)域內(nèi)，沿著與讀出字線(xiàn)RWL及寫(xiě)入字線(xiàn)WWL相同的方向配置構(gòu)成數(shù)據(jù)總線(xiàn)偶的數(shù)據(jù)總線(xiàn)DB及/DB。
列選擇門(mén)電路CSG1～CSGm分別對(duì)應(yīng)于存儲(chǔ)單元列配置。各列選擇門(mén)電路CSG在對(duì)應(yīng)的列選擇線(xiàn)CSL活性化時(shí)通路，把所對(duì)應(yīng)的位線(xiàn)BL及/BL分別電耦合到數(shù)據(jù)總線(xiàn)DB及/DB上。其結(jié)果是，在數(shù)據(jù)讀出時(shí)，被選存儲(chǔ)單元在數(shù)據(jù)總線(xiàn)DB與接地電壓VSS之間電耦合。
此外，有m個(gè)虛存儲(chǔ)單元DMC分別對(duì)應(yīng)于存儲(chǔ)單元列配置。由于各虛存儲(chǔ)單元DMC的構(gòu)成與圖8所示相同，所以不再重復(fù)詳細(xì)說(shuō)明。虛存取晶體管ATRd在對(duì)應(yīng)的列選擇線(xiàn)CSL活性化后通路。虛存取晶體管ATRd通路后的虛存儲(chǔ)單元被活性化，在數(shù)據(jù)總線(xiàn)/DB與接地電壓VSS之間電耦合。
因此，在數(shù)據(jù)讀出時(shí)，只有與被選列對(duì)應(yīng)的虛存儲(chǔ)單元DMC被活性化。其結(jié)果是，由于在非被選列所對(duì)應(yīng)的位線(xiàn)/BL中不產(chǎn)生充放電電流，因而可以實(shí)現(xiàn)數(shù)據(jù)讀出動(dòng)作中的低耗電性。
數(shù)據(jù)讀出電路56r對(duì)與被選存儲(chǔ)單元電耦合的數(shù)據(jù)總線(xiàn)DB及與虛存儲(chǔ)單元DMC電耦合的數(shù)據(jù)總線(xiàn)/DB的電壓差進(jìn)行檢測(cè)，生成讀出數(shù)據(jù)DOUT。
參見(jiàn)圖34，數(shù)據(jù)讀出電路56r除了圖9所示的數(shù)據(jù)讀出電路53r的構(gòu)成之外，還包括驅(qū)動(dòng)晶體管DTa及DTb，由于其它部分的構(gòu)成與數(shù)據(jù)讀出電路56r相同，因而不再重復(fù)詳細(xì)說(shuō)明。
驅(qū)動(dòng)晶體管DTa及DTb被分別電耦合在電源電壓VDD與數(shù)據(jù)總線(xiàn)DB及/DB之間。驅(qū)動(dòng)晶體管DTa及DTb根據(jù)在數(shù)據(jù)讀出時(shí)被活性化至L電平的控制信號(hào)/RE通、斷。因此在數(shù)據(jù)讀出時(shí)，數(shù)據(jù)總線(xiàn)DB及/DB各自通過(guò)電源電壓VDD驅(qū)動(dòng)。
參見(jiàn)圖35，在數(shù)據(jù)讀出前，位線(xiàn)BL、/BL及數(shù)據(jù)總線(xiàn)DB、/DB被充電至接地電壓VSS。此外，在各存儲(chǔ)單元中，存取晶體管ATR的源極側(cè)電壓被固定到接地電壓VSS上。
在時(shí)刻t0下數(shù)據(jù)讀出動(dòng)作開(kāi)始，與被選存儲(chǔ)單元對(duì)應(yīng)的讀出字線(xiàn)RWLi及列選擇線(xiàn)CSLj被活性化。與此對(duì)應(yīng)，被選存儲(chǔ)單元及被選列所對(duì)應(yīng)的虛存儲(chǔ)單元被分別電耦合到數(shù)據(jù)總線(xiàn)DB及/DB與接地電壓VSS之間。
因此，傳感電流(數(shù)據(jù)讀出電流)在由數(shù)據(jù)讀出電路56r在電源電壓VDD下驅(qū)動(dòng)的數(shù)據(jù)總線(xiàn)DB及/DB與分別通過(guò)被選存儲(chǔ)單元及虛存儲(chǔ)單元DMC被電耦合的接地電壓VSS之間流通。
其結(jié)果是，在位線(xiàn)BL、/BL及數(shù)據(jù)總線(xiàn)DB、/DB上產(chǎn)生與被電耦合的存儲(chǔ)單元或虛存儲(chǔ)單元的電阻值對(duì)應(yīng)的電壓變化。因此與實(shí)施方式1變形例2的場(chǎng)合相同，在規(guī)定時(shí)刻t1下，通過(guò)根據(jù)觸發(fā)脈沖Фr對(duì)數(shù)據(jù)總線(xiàn)DB及/DB的電壓差的檢測(cè)與放大，可以讀出被選存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)。
因此，可以在抑制虛存儲(chǔ)單元中的消耗電力的同時(shí)，實(shí)施具有較大信號(hào)裕度的數(shù)據(jù)讀出。此外，由于在電源電壓下驅(qū)動(dòng)位線(xiàn)BL、/BL及數(shù)據(jù)總線(xiàn)DB、/DB，因此數(shù)據(jù)總線(xiàn)DB及/DB所收斂的電壓各不相同。因此，通過(guò)對(duì)這些對(duì)應(yīng)收斂電壓的比較，即把觸發(fā)脈沖Фr的活性化定時(shí)設(shè)定到數(shù)據(jù)總線(xiàn)DB及/DB的電壓收斂之后，則可以進(jìn)一步穩(wěn)定數(shù)據(jù)的讀出。
為能利用虛存儲(chǔ)單元DMC正確實(shí)施數(shù)據(jù)讀出，在設(shè)計(jì)數(shù)據(jù)總線(xiàn)DB、/DB、位線(xiàn)BL、/BL時(shí)，有必要使在數(shù)據(jù)讀出電路56r與接地電壓VSS之間形成的包括被選存儲(chǔ)單元的第1電流通路與包括虛存儲(chǔ)單元DMC的第2電流通路的電阻值相同。
實(shí)施方式4變形例1實(shí)施方式4變形例1介紹折疊型位線(xiàn)構(gòu)成下虛存儲(chǔ)單元的配置。
參見(jiàn)圖36，在實(shí)施方式4變形例1下的構(gòu)成中，各位線(xiàn)BL及/BL基于折疊型位線(xiàn)構(gòu)成配置。在各存儲(chǔ)單元列中，每行的存儲(chǔ)單元MC被設(shè)置在位線(xiàn)BL及/BL中的一方與接地電壓VSS之間。具體地說(shuō)，奇數(shù)行存儲(chǔ)單元被設(shè)置在位線(xiàn)BL與接地電壓VSS之間，偶數(shù)行存儲(chǔ)單元被設(shè)置在位線(xiàn)/BL與接地電壓VSS之間。
各存儲(chǔ)單元列配置2個(gè)虛存儲(chǔ)單元DMC。在各存儲(chǔ)單元列中，2個(gè)虛存儲(chǔ)單元被分別電耦合到位線(xiàn)BL及/BL與接地電壓VSS之間。
列選擇門(mén)電路CSG與各存儲(chǔ)單元列對(duì)應(yīng)設(shè)置，根據(jù)列選擇線(xiàn)CSL通、斷，被選列所對(duì)應(yīng)的位線(xiàn)BL及/BL與數(shù)據(jù)總線(xiàn)DB及/DB電耦合。
此外，虛列選擇門(mén)電路CSGd1～CSGdm分別對(duì)應(yīng)于存儲(chǔ)單元列配置。虛列選擇門(mén)電路CSGd1包括用于輸出控制信號(hào)RA0與列選擇線(xiàn)CSL1電壓電平的AND邏輯演算結(jié)果的邏輯門(mén)電路LG1、輸出控制信號(hào)/RA0與列選擇線(xiàn)CSL1電壓電平的AND邏輯演算結(jié)果的邏輯門(mén)電路LG2。
在選擇奇數(shù)行場(chǎng)合下，控制信號(hào)RA0被設(shè)定為H電平，在選擇偶數(shù)行場(chǎng)合下，被設(shè)定為L(zhǎng)電平?？刂菩盘?hào)/RA0具有與控制信號(hào)RA0相反的信號(hào)電平，在選擇偶數(shù)行的場(chǎng)合下，被設(shè)定為H電平。
與位線(xiàn)/BL1對(duì)應(yīng)的虛存儲(chǔ)單元中的虛存取晶體管ATRd在邏輯門(mén)電路LG1的輸出被設(shè)定為H電平時(shí)通路。另一方面，與位線(xiàn)BL1對(duì)應(yīng)的虛存儲(chǔ)單元中的虛存取晶體管ATRd在邏輯門(mén)電路LG2的輸出被設(shè)定為H電平時(shí)通路。
其它的虛列選擇門(mén)電路CSGd2～CSGdm也具有相同的構(gòu)成。
在選擇對(duì)應(yīng)存儲(chǔ)單元列的場(chǎng)合下，當(dāng)選擇奇數(shù)列時(shí)，各虛列選擇門(mén)電路CSGd1～CSGdm使被設(shè)置在對(duì)應(yīng)的位線(xiàn)/BL與接地電壓VSS之間的虛存儲(chǔ)單元活性化，當(dāng)選擇偶數(shù)列時(shí)，使被設(shè)置在對(duì)應(yīng)的位線(xiàn)BL與接地電壓VSS之間的虛存儲(chǔ)單元活性化。因此，只使被選存儲(chǔ)單元列中的虛存儲(chǔ)單元被活性化。
其結(jié)果是，當(dāng)選擇了奇數(shù)行時(shí)，被選存儲(chǔ)單元被電耦合在數(shù)據(jù)總線(xiàn)DB與接地電壓VSS之間，而被選虛存儲(chǔ)單元DMC被電耦合在數(shù)據(jù)總線(xiàn)/DB與接地電壓VSS之間。
當(dāng)選擇了偶數(shù)行時(shí)，被選存儲(chǔ)單元被電耦合在數(shù)據(jù)總線(xiàn)/DB與接地電壓VSS之間，而被選虛存儲(chǔ)單元DMC被電耦合在數(shù)據(jù)總線(xiàn)DB與接地電壓VSS之間。數(shù)據(jù)讀出電路56r基于數(shù)據(jù)總線(xiàn)DB及/DB電壓與實(shí)施方式4同樣生成讀出數(shù)據(jù)DOUT。
通過(guò)上述構(gòu)成，可以在抑制虛存儲(chǔ)單元的消耗電力的同時(shí)，實(shí)施基于具有較高耐電噪音性能的折疊型位線(xiàn)構(gòu)成的數(shù)據(jù)讀出。
此外，即使在實(shí)施方式4及其變形例1下，也可以與實(shí)施方式1相同，在對(duì)數(shù)據(jù)總線(xiàn)DB及/DB預(yù)充電至電源電壓VDD后，在數(shù)據(jù)讀出時(shí)，將數(shù)據(jù)總線(xiàn)DB及/DB與電源電壓VDD斷離，實(shí)施數(shù)據(jù)讀出。在這種場(chǎng)合下，在圖3所示的數(shù)據(jù)讀出電路51r中具有與數(shù)據(jù)總線(xiàn)/DB以及數(shù)據(jù)總線(xiàn)DB所對(duì)應(yīng)的預(yù)充電晶體管PTa及傳輸門(mén)電路TGa同樣配置構(gòu)成的數(shù)據(jù)讀出電路可以代替圖33及圖36中的數(shù)據(jù)讀出電路56r。在這種構(gòu)成的場(chǎng)合下，在數(shù)據(jù)讀出時(shí)，與虛存儲(chǔ)單元DMC電耦合的數(shù)據(jù)總線(xiàn)/DB的電壓變化速度為圖4所示的存儲(chǔ)數(shù)據(jù)電平為H電平場(chǎng)合下數(shù)據(jù)總線(xiàn)DB的電壓變化速度與存儲(chǔ)數(shù)據(jù)電平為L(zhǎng)電平場(chǎng)合下數(shù)據(jù)總線(xiàn)DB的電壓變化速度的中間速度。因此在規(guī)定的定時(shí)下，通過(guò)對(duì)數(shù)據(jù)總線(xiàn)DB與/DB的電壓比較，可以實(shí)施與實(shí)施方式1相同的數(shù)據(jù)讀出。
實(shí)施方式4變形例2在實(shí)施方式4變形例2中，介紹開(kāi)放型位線(xiàn)構(gòu)成下的虛存儲(chǔ)單元的配置。
參見(jiàn)圖37，在實(shí)施方式4變形例2的構(gòu)成下，存儲(chǔ)器陣列10的構(gòu)成與圖11所示構(gòu)成相同，被分為2個(gè)存儲(chǔ)器組MTa及MTb。在存儲(chǔ)器組MTa中，讀出字線(xiàn)RWL1a，RWL2a，……及寫(xiě)入字線(xiàn)WWL1a，WWL2a，……分別與存儲(chǔ)單元行對(duì)應(yīng)配置。同樣，在存儲(chǔ)器組MTb中，讀出字線(xiàn)RWL1b，RWL2b，……及寫(xiě)入字線(xiàn)WWL1b，WWL2b，……分別與存儲(chǔ)單元行對(duì)應(yīng)配置。各存儲(chǔ)單元MC在對(duì)應(yīng)的讀出字線(xiàn)RWL被活性化的場(chǎng)合下，在存取晶體管ATR通路后，被電耦合到對(duì)應(yīng)位線(xiàn)BL與接地電壓VSS之間。
在存儲(chǔ)器組MTa及MTb的任意一方中，指定了一個(gè)被選存儲(chǔ)單元所屬的被選行后，在數(shù)據(jù)讀出時(shí)與被選行對(duì)應(yīng)的讀出字線(xiàn)RWL被活性化。另一方面，存儲(chǔ)器組MTa及MTb共享列選擇線(xiàn)CSL，被選列所對(duì)應(yīng)的1條列選擇線(xiàn)CSL被有選擇地活性化至H電平。
在所選擇的存儲(chǔ)單元屬于存儲(chǔ)單元組MTa的場(chǎng)合下，控制信號(hào)RAx被設(shè)定到H電平，控制信號(hào)/RAx被設(shè)定到L電平。反之，在所選擇的存儲(chǔ)單元屬于存儲(chǔ)單元組MTb的場(chǎng)合下，控制信號(hào)/RAx被設(shè)定到H電平。
分別與存儲(chǔ)單元列對(duì)應(yīng)的相同數(shù)量的位線(xiàn)基于所謂開(kāi)放型位線(xiàn)構(gòu)成被配置到各存儲(chǔ)器組MTa及MTb中。在圖37中，被配置到存儲(chǔ)器組MTa內(nèi)的位線(xiàn)用BL1，BL2，……表示，被配置到存儲(chǔ)器組MTb內(nèi)的位線(xiàn)用/BL1，/BL2，……表示。
多個(gè)虛存儲(chǔ)單元DMC以形成1個(gè)虛行的方式被配置在各存儲(chǔ)器組MTa及MTb中。被配置在存儲(chǔ)器組MTa內(nèi)的多個(gè)虛存儲(chǔ)單元被分別設(shè)置到位線(xiàn)BL1～BLm與接地電壓VSS之間。同樣，被配置在存儲(chǔ)器組MTb內(nèi)的多個(gè)虛存儲(chǔ)單元被分別設(shè)置到位線(xiàn)/BL1～/BLm與接地電壓VSS之間。
在存儲(chǔ)器組MTa中，列選擇門(mén)電路CSG1a，CSG2a，……被分別配置在數(shù)據(jù)總線(xiàn)DB與位線(xiàn)BL1，BL2，……之間，根據(jù)所對(duì)應(yīng)的列選擇線(xiàn)CSL通、斷。同樣，在存儲(chǔ)器組MTb中，列選擇門(mén)電路CSG1b，CSG2b，……被分別配置在數(shù)據(jù)總線(xiàn)/DB與位線(xiàn)/BL1，/BL2，……之間，根據(jù)所對(duì)應(yīng)的列選擇線(xiàn)CSL通、斷。
因此，選擇列所對(duì)應(yīng)的位線(xiàn)BL(存儲(chǔ)器組MTa)及/BL(存儲(chǔ)器組MTb)被分別與數(shù)據(jù)總線(xiàn)DB及/DB電耦合。
此外虛列選擇門(mén)電路CSGd1a，CSGd2a，……在存儲(chǔ)器組MTa中分別對(duì)應(yīng)于存儲(chǔ)單元列配置，虛列選擇門(mén)電路CSGd1b，CSGd2b，……在存儲(chǔ)器組MTb中分別對(duì)應(yīng)于存儲(chǔ)單元列配置。
虛列選擇門(mén)電路CSGd1a由用于輸出對(duì)應(yīng)的列選擇線(xiàn)CSL1及控制信號(hào)RAx電壓電平的AND邏輯演算結(jié)果的邏輯門(mén)電路構(gòu)成。在其它存儲(chǔ)單元列中對(duì)應(yīng)配置的虛列選擇門(mén)電路CSGd2a，……也以同方式構(gòu)成。
另一方面，虛列選擇門(mén)電路CSGd1b由用于輸出對(duì)應(yīng)的列選擇線(xiàn)CSL1及控制信號(hào)/RAx電壓電平的AND邏輯演算結(jié)果的邏輯門(mén)電路構(gòu)成。在其它存儲(chǔ)單元列中對(duì)應(yīng)配置的虛列選擇門(mén)電路CSGd2b，……也以同方式構(gòu)成。
與存儲(chǔ)器組MTa對(duì)應(yīng)的各虛列選擇門(mén)電路在對(duì)應(yīng)的存儲(chǔ)單元列被選擇的場(chǎng)合下，在存儲(chǔ)器組MTa被選擇時(shí)，使設(shè)置在對(duì)應(yīng)的位線(xiàn)BL與接地電壓VSS之間的虛存儲(chǔ)單元活性化。
同樣，與存儲(chǔ)器組MTb對(duì)應(yīng)的各虛列選擇門(mén)電路在對(duì)應(yīng)的存儲(chǔ)單元列被選擇的場(chǎng)合下，在存儲(chǔ)器組MTb被選擇時(shí)，使設(shè)置在對(duì)應(yīng)的位線(xiàn)/BL與接地電壓VSS之間的虛存儲(chǔ)單元活性化。因此，只有被選存儲(chǔ)器組的被選存儲(chǔ)單元列所對(duì)應(yīng)的虛存儲(chǔ)單元被活性化。
其結(jié)果是，當(dāng)存儲(chǔ)器組MTa被選擇時(shí)，被選存儲(chǔ)單元被電耦合在數(shù)據(jù)總線(xiàn)DB與接地電壓VSS之間，另一方面，被選虛存儲(chǔ)單元DMC被電耦合在數(shù)據(jù)總線(xiàn)/DB與接地電壓VSS之間。
當(dāng)存儲(chǔ)器組MTb被選擇時(shí)，被選存儲(chǔ)單元被電耦合在數(shù)據(jù)總線(xiàn)/DB與接地電壓VSS之間，另一方面，被選虛存儲(chǔ)單元DMC被電耦合在數(shù)據(jù)總線(xiàn)DB與接地電壓VSS之間。數(shù)據(jù)讀出電路56r基于數(shù)據(jù)總線(xiàn)DB及/DB電壓，以與實(shí)施方式4同樣的方式生成讀出數(shù)據(jù)DOUT。
通過(guò)上述構(gòu)成，可以在抑制虛存儲(chǔ)單元的消耗電力的同時(shí)實(shí)施基于開(kāi)放型位線(xiàn)構(gòu)成的數(shù)據(jù)讀出。
實(shí)施方式4變形例3實(shí)施方式4變形例3介紹實(shí)施方式4變形例2與實(shí)施方式1的組合構(gòu)成。
參見(jiàn)圖38，實(shí)施方式4變形例3下的構(gòu)成與圖37所示的構(gòu)成相比有以下不同在各存儲(chǔ)器組MTa及MTb中，都配置與各存儲(chǔ)單元列對(duì)應(yīng)的源線(xiàn)SL。各存儲(chǔ)單元MC及虛存儲(chǔ)單元DMC被設(shè)置在對(duì)應(yīng)的位線(xiàn)BL與源線(xiàn)SL之間。
此外，與實(shí)施方式1變形例1相同的位線(xiàn)驅(qū)動(dòng)門(mén)電路BCSGb及源線(xiàn)驅(qū)動(dòng)門(mén)電路SCSGb分別相對(duì)各位線(xiàn)BL與各源線(xiàn)SL配置。與此對(duì)應(yīng)，設(shè)置了圖9所示的數(shù)據(jù)讀出電路53r，取代數(shù)據(jù)讀出電路56r。
在上述構(gòu)成下，除了實(shí)施方式4變形例2下的構(gòu)成所具有的效果外，還可以達(dá)到實(shí)施方式1中說(shuō)明的低耗電及提高數(shù)據(jù)讀出裕度的目的。
此外，還可以配置圖2所示的位線(xiàn)驅(qū)動(dòng)門(mén)電路BCSGa及源線(xiàn)驅(qū)動(dòng)門(mén)電路SCSGa，取代位線(xiàn)驅(qū)動(dòng)門(mén)電路BCSGb及源線(xiàn)驅(qū)動(dòng)門(mén)電路SCSGb。
此外對(duì)于實(shí)施方式4及其變形例1的構(gòu)成，還可以進(jìn)一步配置源線(xiàn)SL、位線(xiàn)選擇門(mén)電路BCSGa或BCSGb及源線(xiàn)選擇門(mén)電路SCSGa或SCSGb，以進(jìn)一步得到與實(shí)施方式1相同的效果。
此外如實(shí)施方式1所示，在數(shù)據(jù)讀出時(shí)在接地電壓VSS下驅(qū)動(dòng)源線(xiàn)SL的構(gòu)成中，在實(shí)施數(shù)據(jù)讀出時(shí)，也可以在電源電壓VDD下驅(qū)動(dòng)數(shù)據(jù)總線(xiàn)DB，主動(dòng)提供傳感電流(數(shù)據(jù)讀出電流)。
同樣，如實(shí)施方式1變形例及實(shí)施方式2、3、4及其變形例所示，在數(shù)據(jù)讀出時(shí)在電源電壓VDD下驅(qū)動(dòng)源線(xiàn)SL的構(gòu)成中，在實(shí)施數(shù)據(jù)讀出時(shí)，也可以在接地電壓VSS下驅(qū)動(dòng)數(shù)據(jù)總線(xiàn)DB，主動(dòng)提供傳感電流(數(shù)據(jù)讀出電流)。
權(quán)利要求
1.一種薄膜磁體存儲(chǔ)裝置，包括以下部分多個(gè)存儲(chǔ)單元，電阻值根據(jù)在附加磁場(chǎng)下寫(xiě)入的存儲(chǔ)數(shù)據(jù)電平而變化；多條第1數(shù)據(jù)線(xiàn)，各條線(xiàn)按照上述多個(gè)存儲(chǔ)單元對(duì)應(yīng)的一定區(qū)間設(shè)置，用于在讀出數(shù)據(jù)時(shí)讀出上述存儲(chǔ)數(shù)據(jù)電平；多條源線(xiàn)，分別與上述多條第1數(shù)據(jù)線(xiàn)對(duì)應(yīng)配置，各源線(xiàn)在讀出上述數(shù)據(jù)時(shí)通過(guò)從屬于上述對(duì)應(yīng)的一定區(qū)間的存儲(chǔ)單元中選擇出的一個(gè)與上述多條第1數(shù)據(jù)線(xiàn)中對(duì)應(yīng)的1條實(shí)現(xiàn)電耦合；多個(gè)第1數(shù)據(jù)線(xiàn)選擇部，分別與上述多條第1數(shù)據(jù)線(xiàn)對(duì)應(yīng)配置，各上述第1數(shù)據(jù)線(xiàn)選擇部，在讀出上述數(shù)據(jù)之前對(duì)上述多條第1數(shù)據(jù)線(xiàn)中對(duì)應(yīng)的1條預(yù)充電至第1電壓，同時(shí)在讀出上述數(shù)據(jù)時(shí)，使上述對(duì)應(yīng)的1條第1數(shù)據(jù)線(xiàn)與上述第1電壓電斷離；多個(gè)源線(xiàn)選擇部，分別與上述多條源線(xiàn)對(duì)應(yīng)配置，各上述源線(xiàn)選擇部包括源線(xiàn)預(yù)充電部，用于在讀出上述數(shù)據(jù)之前對(duì)上述多條源線(xiàn)中對(duì)應(yīng)的1條預(yù)充電至第2電壓；源線(xiàn)驅(qū)動(dòng)部，用于在讀出上述數(shù)據(jù)時(shí)使上述對(duì)應(yīng)的1條源線(xiàn)與第3電壓產(chǎn)生電耦合。
2.權(quán)利要求1記載的薄膜磁體存儲(chǔ)裝置，其中，上述第1及第2電壓為同一電壓。
3.權(quán)利要求1記載的薄膜磁體存儲(chǔ)裝置，其中，各上述存儲(chǔ)單元，具有隨著兩端附加電壓的增加，難以出現(xiàn)根據(jù)上述存儲(chǔ)數(shù)據(jù)電平不同所產(chǎn)生的電阻值差異的特性，上述第1及第2電壓為同一電壓，各上述源線(xiàn)驅(qū)動(dòng)部具有第1電流開(kāi)關(guān)部，用于在上述對(duì)應(yīng)的1條源線(xiàn)與上述第3電壓之間形成規(guī)定通過(guò)電流量的通路，并在上述對(duì)應(yīng)的1條源線(xiàn)中對(duì)上述數(shù)據(jù)讀出時(shí)的電壓變化速度進(jìn)行調(diào)整。
4.權(quán)利要求3記載的薄膜磁體存儲(chǔ)裝置，其中，各上述源線(xiàn)預(yù)充電部具有第2電流開(kāi)關(guān)部，在上述對(duì)應(yīng)的1條源線(xiàn)與上述第2電壓之間進(jìn)行電耦合，上述第1電流開(kāi)關(guān)部的上述通過(guò)電流量小于上述第2電流開(kāi)關(guān)部的通過(guò)電流量。
5.權(quán)利要求1記載的薄膜磁體存儲(chǔ)裝置，其中，上述多個(gè)存儲(chǔ)單元以矩陣方式配置，上述多條第1數(shù)據(jù)線(xiàn)分別對(duì)應(yīng)于存儲(chǔ)單元列設(shè)置，各上述第1數(shù)據(jù)線(xiàn)選擇部，在對(duì)應(yīng)的存儲(chǔ)單元列被選為數(shù)據(jù)讀出對(duì)象的場(chǎng)合下使上述對(duì)應(yīng)的1條第1數(shù)據(jù)線(xiàn)與上述第1電壓電斷離，非被選存儲(chǔ)單元列所對(duì)應(yīng)的其余第1數(shù)據(jù)線(xiàn)保持在上述第1電壓。
6.權(quán)利要求1記載的薄膜磁體存儲(chǔ)裝置，其中，上述多個(gè)存儲(chǔ)單元以矩陣方式配置，上述多條源線(xiàn)分別對(duì)應(yīng)于存儲(chǔ)單元列設(shè)置，上述源線(xiàn)驅(qū)動(dòng)部，在對(duì)應(yīng)的存儲(chǔ)單元列被選為數(shù)據(jù)讀出對(duì)象的場(chǎng)合下使上述對(duì)應(yīng)的1條源線(xiàn)與上述第3電壓電耦合，非被選存儲(chǔ)單元列所對(duì)應(yīng)的其余源線(xiàn)保持在上述第2電壓。
7.權(quán)利要求1記載的薄膜磁體存儲(chǔ)裝置，還包括以下部分第2數(shù)據(jù)線(xiàn)，傳送用于與被選為上述數(shù)據(jù)讀出對(duì)象的存儲(chǔ)單元所對(duì)應(yīng)的從上述多條第1數(shù)據(jù)線(xiàn)中被選出的1條的電壓進(jìn)行比較的參照電壓；數(shù)據(jù)讀出電路，用于對(duì)上述選出的第1數(shù)據(jù)線(xiàn)及上述第2數(shù)據(jù)線(xiàn)的電壓差進(jìn)行檢測(cè)放大；虛存儲(chǔ)單元，具有分別與上述存儲(chǔ)數(shù)據(jù)電平對(duì)應(yīng)的各上述存儲(chǔ)單元的上述電阻值的中間電阻值；虛源線(xiàn)，與上述第2數(shù)據(jù)線(xiàn)對(duì)應(yīng)配置，在上述數(shù)據(jù)讀出時(shí)通過(guò)上述虛存儲(chǔ)單元與上述第2數(shù)據(jù)線(xiàn)電耦合；與上述第2數(shù)據(jù)線(xiàn)對(duì)應(yīng)的第2數(shù)據(jù)線(xiàn)選擇部；與上述虛源線(xiàn)對(duì)應(yīng)的虛源線(xiàn)選擇部；其中，上述第2數(shù)據(jù)線(xiàn)選擇部，在讀出上述數(shù)據(jù)之前把上述第2數(shù)據(jù)線(xiàn)預(yù)充電至上述第1電壓，同時(shí)在讀出上述數(shù)據(jù)時(shí)使上述第2數(shù)據(jù)線(xiàn)與上述第1電壓電斷離，上述虛源線(xiàn)選擇部包括虛源線(xiàn)預(yù)充電部，用于在讀出上述數(shù)據(jù)之前把上述虛源線(xiàn)預(yù)充電至上述第2電壓；虛源線(xiàn)驅(qū)動(dòng)部，用于在讀出上述數(shù)據(jù)時(shí)使上述虛源線(xiàn)與上述第3電壓電耦合。
8.一種薄膜磁體存儲(chǔ)裝置，包括以下部分用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元，上述存儲(chǔ)單元包括根據(jù)存儲(chǔ)數(shù)據(jù)電平改變電阻值的磁性存儲(chǔ)部，上述磁性存儲(chǔ)部具有第1磁體層，用于保持所固定的規(guī)定磁化方向，第2磁體層，保持根據(jù)用于附加沿難于磁化軸方向磁場(chǎng)的第1數(shù)據(jù)寫(xiě)入磁場(chǎng)及用于附加沿易于磁化軸方向磁場(chǎng)的第2數(shù)據(jù)寫(xiě)入磁場(chǎng)的組合寫(xiě)入的磁化方向；第1信號(hào)線(xiàn)，用于使發(fā)生上述第1數(shù)據(jù)寫(xiě)入磁場(chǎng)的第1數(shù)據(jù)寫(xiě)入電流流通；第2信號(hào)線(xiàn)，用于使發(fā)生上述第2數(shù)據(jù)寫(xiě)入磁場(chǎng)的第2數(shù)據(jù)寫(xiě)入電流流通；在寫(xiě)入數(shù)據(jù)時(shí)，上述第1數(shù)據(jù)寫(xiě)入電流的供應(yīng)先于上述第2數(shù)據(jù)寫(xiě)入電流的供應(yīng)。
9.權(quán)利要求8記載的薄膜磁體存儲(chǔ)裝置，其中，上述第2信號(hào)線(xiàn)在數(shù)據(jù)讀出時(shí)使用于從上述磁性存儲(chǔ)部中通過(guò)的數(shù)據(jù)讀出電流流通，在上述第2信號(hào)線(xiàn)中，從數(shù)據(jù)讀出動(dòng)作開(kāi)始到上述數(shù)據(jù)讀出電流開(kāi)始流通的時(shí)間短于從數(shù)據(jù)寫(xiě)入動(dòng)作開(kāi)始到上述第2數(shù)據(jù)寫(xiě)入電流開(kāi)始流通的時(shí)間。
10.權(quán)利要求8記載的薄膜磁體存儲(chǔ)裝置，還包括以下部分第3信號(hào)線(xiàn)，用于在讀出上述數(shù)據(jù)時(shí)通過(guò)上述存儲(chǔ)單元與上述第2信號(hào)線(xiàn)電耦合；第1信號(hào)線(xiàn)選擇部，用于對(duì)上述第2信號(hào)線(xiàn)的電壓進(jìn)行控制；第2信號(hào)線(xiàn)選擇部，用于對(duì)上述第3信號(hào)線(xiàn)的電壓進(jìn)行控制；上述第1信號(hào)線(xiàn)選擇部，在讀出上述數(shù)據(jù)之前把上述第2信號(hào)線(xiàn)預(yù)充電至第1電壓，同時(shí)在讀出上述數(shù)據(jù)時(shí)使上述第2信號(hào)線(xiàn)與上述第1電壓電斷離，上述第2信號(hào)線(xiàn)選擇部包括預(yù)充電部，用于在讀出上述數(shù)據(jù)之前把上述第3信號(hào)線(xiàn)預(yù)充電至第2電壓；信號(hào)線(xiàn)驅(qū)動(dòng)部，用于在讀出上述數(shù)據(jù)時(shí)使上述第3信號(hào)線(xiàn)與第3電壓電耦合。
11.一種薄膜磁體存儲(chǔ)裝置，包括以下部分多個(gè)存儲(chǔ)單元，按矩陣方式配置，上述多個(gè)存儲(chǔ)單元各包括根據(jù)通過(guò)第1及第2數(shù)據(jù)寫(xiě)入磁場(chǎng)的組合寫(xiě)入的存儲(chǔ)數(shù)據(jù)電平而改變電阻值的磁性存儲(chǔ)部；多個(gè)寫(xiě)入字線(xiàn)，分別與上述多個(gè)存儲(chǔ)單元行對(duì)應(yīng)配置，在寫(xiě)入數(shù)據(jù)時(shí)被有選擇地活性化，使用于產(chǎn)生上述第1數(shù)據(jù)寫(xiě)入磁場(chǎng)的第1數(shù)據(jù)寫(xiě)入電流流過(guò)；多條位線(xiàn)，分別與上述多個(gè)存儲(chǔ)單元列對(duì)應(yīng)配置；多條源線(xiàn)，分別與上述列對(duì)應(yīng)配置，各個(gè)都配置成在與上述多條位線(xiàn)中對(duì)應(yīng)的1條之間夾對(duì)應(yīng)的屬于上述列的存儲(chǔ)單元；多個(gè)耦合開(kāi)關(guān)，分別與上述列對(duì)應(yīng)配置，用于在寫(xiě)入數(shù)據(jù)時(shí)使上述多條源線(xiàn)及位線(xiàn)中與列選擇結(jié)果對(duì)應(yīng)的每條的同端之間電耦合；數(shù)據(jù)寫(xiě)入電路，用于在上述數(shù)據(jù)寫(xiě)入時(shí)提供產(chǎn)生上述第2數(shù)據(jù)寫(xiě)入磁場(chǎng)的第2數(shù)據(jù)寫(xiě)入電流，上述數(shù)據(jù)寫(xiě)入電路，使與上述列選擇結(jié)果對(duì)應(yīng)的每條源線(xiàn)及位線(xiàn)的另一端分別根據(jù)上述存儲(chǔ)數(shù)據(jù)電平與第1及第2電壓的各方耦合。
12.一種薄膜磁體存儲(chǔ)裝置，包括以下部分多個(gè)存儲(chǔ)單元，按矩陣方式配置，上述多個(gè)存儲(chǔ)單元各包括根據(jù)通過(guò)第1及第2數(shù)據(jù)寫(xiě)入磁場(chǎng)的組合寫(xiě)入的存儲(chǔ)數(shù)據(jù)電平而改變電阻值的磁性存儲(chǔ)部；多條寫(xiě)入字線(xiàn)，分別與上述多個(gè)存儲(chǔ)單元行對(duì)應(yīng)配置，在寫(xiě)入數(shù)據(jù)時(shí)為使產(chǎn)生上述第1數(shù)據(jù)寫(xiě)入磁場(chǎng)的第1數(shù)據(jù)寫(xiě)入電流流過(guò)而被有選擇地活性化；多條源線(xiàn)，分別與上述行對(duì)應(yīng)配置，使每個(gè)的一端與第1電壓耦合；多條位線(xiàn)，分別與上述多個(gè)存儲(chǔ)單元列對(duì)應(yīng)配置，根據(jù)列選擇結(jié)果有選擇地接收用于在上述數(shù)據(jù)寫(xiě)入時(shí)產(chǎn)生上述第2數(shù)據(jù)寫(xiě)入磁場(chǎng)的第2數(shù)據(jù)寫(xiě)入電流；字線(xiàn)驅(qū)動(dòng)器，用于在寫(xiě)入上述數(shù)據(jù)時(shí)將上述多條寫(xiě)入字線(xiàn)中被活性化的1條的一端與第2電壓耦合；上述第1數(shù)據(jù)寫(xiě)入電流，從由上述被活性化的寫(xiě)入字線(xiàn)及上述多條源線(xiàn)中的與上述被活性化的寫(xiě)入字線(xiàn)在另一端之間電耦合的至少1條所構(gòu)成的電流路中流過(guò)。
13.一種薄膜磁體存儲(chǔ)裝置，包括以下部分多個(gè)存儲(chǔ)單元，按矩陣方式配置，上述多個(gè)存儲(chǔ)單元各包括磁性存儲(chǔ)部，根據(jù)通過(guò)第1及第2數(shù)據(jù)寫(xiě)入磁場(chǎng)的組合寫(xiě)入的存儲(chǔ)數(shù)據(jù)電平而改變電阻值，存取部，與上述磁性存儲(chǔ)部串聯(lián)耦合，在讀出數(shù)據(jù)時(shí)有選擇地接通，在使數(shù)據(jù)讀出電流通過(guò)的同時(shí)，在數(shù)據(jù)寫(xiě)入時(shí)斷開(kāi)；多條讀出字線(xiàn)，分別與上述存儲(chǔ)單元行對(duì)應(yīng)配置，在讀出數(shù)據(jù)時(shí)根據(jù)行選擇結(jié)果使上述存取部接通；多條寫(xiě)入字線(xiàn)，分別與上述行對(duì)應(yīng)配置，在寫(xiě)入數(shù)據(jù)時(shí)為使產(chǎn)生上述第1數(shù)據(jù)寫(xiě)入磁場(chǎng)的第1數(shù)據(jù)寫(xiě)入電流流過(guò)而被有選擇地活性化；多條位線(xiàn)，分別與上述多個(gè)存儲(chǔ)單元列對(duì)應(yīng)配置，各位線(xiàn)都通過(guò)上述存儲(chǔ)單元與上述多條寫(xiě)入字線(xiàn)進(jìn)行電耦合；字線(xiàn)驅(qū)動(dòng)器，在寫(xiě)入上述數(shù)據(jù)時(shí)為使上述第1數(shù)據(jù)寫(xiě)入電流流過(guò)，使上述多條寫(xiě)入字線(xiàn)中被活性化的1條的一端與第1電壓耦合，同時(shí)把其余的寫(xiě)入字線(xiàn)設(shè)為第2電壓；耦合開(kāi)關(guān)，在各上述寫(xiě)入字線(xiàn)與其它的屬于上述行的多條上述寫(xiě)入字線(xiàn)的每條之間進(jìn)行耦合，在被耦合的2條寫(xiě)入字線(xiàn)中的任意1條被活性化的場(chǎng)合下開(kāi)通；數(shù)據(jù)讀出電路，在讀出數(shù)據(jù)時(shí)對(duì)上述多條位線(xiàn)中的與上述列選擇結(jié)果對(duì)應(yīng)的1條提供數(shù)據(jù)讀出電流，同時(shí)基于與上述列選擇結(jié)果對(duì)應(yīng)的1條位線(xiàn)的電壓變化實(shí)施數(shù)據(jù)讀出；上述字線(xiàn)驅(qū)動(dòng)器在讀出上述數(shù)據(jù)時(shí)將各上述寫(xiě)入字線(xiàn)設(shè)定為規(guī)定電壓。
14.一種薄膜磁體存儲(chǔ)裝置，包括以下部分多個(gè)存儲(chǔ)單元，按矩陣方式配置，上述多個(gè)存儲(chǔ)單元各包括磁性存儲(chǔ)部，根據(jù)所寫(xiě)入的存儲(chǔ)數(shù)據(jù)電平改變電阻值，存取部，用于在數(shù)據(jù)讀出時(shí)有選擇地開(kāi)通，使數(shù)據(jù)讀出電流流過(guò)；多條數(shù)據(jù)線(xiàn)，分別與上述多個(gè)存儲(chǔ)單元列對(duì)應(yīng)設(shè)置，在數(shù)據(jù)讀出時(shí)有選擇地接收上述數(shù)據(jù)讀出電流；多個(gè)參照電壓生成部，分別與上述列對(duì)應(yīng)配置，每個(gè)在讀出上述數(shù)據(jù)時(shí)根據(jù)列選擇結(jié)果被有選擇地活性化，生成用于與上述多條數(shù)據(jù)線(xiàn)中對(duì)應(yīng)的1條的電壓進(jìn)行比較的參照電壓；各上述存儲(chǔ)單元被耦合在上述多條數(shù)據(jù)線(xiàn)中對(duì)應(yīng)的1條與規(guī)定電壓之間。
15.權(quán)利要求14記載的薄膜磁體存儲(chǔ)裝置，其中，還包括虛數(shù)據(jù)線(xiàn)，分別與上述列對(duì)應(yīng)配置，在讀出上述數(shù)據(jù)時(shí)，當(dāng)對(duì)應(yīng)的上述列被選為數(shù)據(jù)讀出對(duì)象的場(chǎng)合下，接收上述數(shù)據(jù)讀出電流，各上述參照電壓生成部包括虛電阻器，具有與各上述存儲(chǔ)單元的上述存儲(chǔ)數(shù)據(jù)電平分別對(duì)應(yīng)的上述電阻值的中間電阻值；虛存儲(chǔ)單元，具有在上述對(duì)應(yīng)的1條數(shù)據(jù)線(xiàn)及上述規(guī)定電壓之間與上述虛電阻器串聯(lián)電耦合，在對(duì)應(yīng)的上述列被選擇的場(chǎng)合下開(kāi)通的虛存取部；虛選擇部，用于在對(duì)應(yīng)的上述列被選擇為數(shù)據(jù)讀出對(duì)象的場(chǎng)合下，使上述虛存取部開(kāi)通。
全文摘要
在讀出數(shù)據(jù)之前,各位線(xiàn)(BL)及源線(xiàn)(SL)被預(yù)充電至電源電壓(VDD)。在讀出數(shù)據(jù)時(shí),只在被選存儲(chǔ)單元列內(nèi),對(duì)應(yīng)的位線(xiàn)(BL)與數(shù)據(jù)總線(xiàn)(DB)耦合,同時(shí)對(duì)應(yīng)的源線(xiàn)(SL)在接地電壓(VSS)下被驅(qū)動(dòng)。在非被選存儲(chǔ)單元列中,各位線(xiàn)(BL)及源線(xiàn)(SL)保持預(yù)充電過(guò)的電源電壓(VDD)。由于不直接作用于數(shù)據(jù)讀出,在非被選存儲(chǔ)單元列所對(duì)應(yīng)的位線(xiàn)(BL)中不產(chǎn)生充放電電流,因而可以降低在數(shù)據(jù)讀出時(shí)的消耗電力。
文檔編號(hào)G11C11/15GK1385860SQ0211991
公開(kāi)日2002年12月18日 申請(qǐng)日期2002年5月16日 優(yōu)先權(quán)日2001年5月16日
發(fā)明者日高秀人 申請(qǐng)人:三菱電機(jī)株式會(huì)社