專利名稱：具有多個低功耗模式的半導體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一個半導體存儲器件，更特別地，涉及由一個DRAM和主要被安裝在移動設(shè)備中的一個非揮發(fā)性存儲器形成的一個混合存儲器系統(tǒng)。
背景技術(shù)：
便攜式設(shè)備，例如蜂窩電話，個人手提電話系統(tǒng)(PHS)，或者具有通信功能的個人數(shù)字助理(PDA)，可以變得很緊湊和小巧。進一步，便攜式終端所處理的通信數(shù)據(jù)數(shù)量已經(jīng)增加了。例如，除了通話功能，一個蜂窩電話可以被用于發(fā)送文本數(shù)據(jù)和圖象數(shù)據(jù)。進一步，據(jù)預測，一個蜂窩電話將被用作使用互聯(lián)網(wǎng)的一個信息終端(便攜式個人計算機)。
另外，一個便攜式設(shè)備的通信速度已經(jīng)增加了，并且便攜式設(shè)備的小型化已經(jīng)導致能夠容納更小的電池。所以，被安裝在便攜式設(shè)備中的存儲器需要具有高的工作速度，大的存儲容量，和低 的功耗。另外，需要蜂窩電話部件的成本能夠降低到使蜂窩電話的價格更具競爭力。這樣，所需要的工作存儲器的價格是不昂貴的，并且其容量很大。
具有一預定存儲容量(例如，大約4兆比特)的SRAM已經(jīng)被安裝在一個便攜式終端中，例如蜂窩電話中，以用作一個保存在工作期間必要的數(shù)據(jù)的工作存儲器。但是，已經(jīng)提出了使用閃存和DRAM來代替SRAM的建議，以增加通信數(shù)據(jù)的數(shù)量和通信的速度。DRAM是與一個異步存儲器系統(tǒng)的SRAM兼容的。
DRAM的優(yōu)點在于其每比特的成本較低，并且能夠以很高的速度執(zhí)行讀取/寫入操作。但是，當處于一個待機狀態(tài)而需要維持數(shù)據(jù)時，DRAM需要消耗功率。在待機狀態(tài)所需要消耗的功率是幾百微安，當DRAM的工作模式是一個單元刷新模式，在單元刷新模式中，DRAM自動地和連續(xù)地維持整個存儲器中的數(shù)據(jù)。當DRAM處于不需要保持被寫入數(shù)據(jù)的一個待機模式中時，其功率消耗為幾十微安。
一個閃存的優(yōu)點在于它不需要進行刷新，并且處于待機模式時，其消耗的功率為幾個微安。但是，閃存需要幾個毫秒到幾十個毫秒來寫入數(shù)據(jù)。這樣，它就需要花較多的時間來寫入數(shù)據(jù)。
所以，在通信期間，DRAM被用作一個大容量，高速度的工作存儲器。在一個待機狀態(tài)時，在去激活DRAM以前，需要被保持的數(shù)據(jù)被從DRAM轉(zhuǎn)移到閃存。通過使用這樣的方式來進行工作，一個蜂窩電話所消耗的功率降低了。
當整個蜂窩電話從一個待機模式切換到一個通話模式時，在重新激活了DRAM以后，在閃存中的數(shù)據(jù)必須被重新寫入到DRAM中。這樣的工作方式產(chǎn)生了一個等待(系統(tǒng)忙)時間，這反過來，又降低了整個系統(tǒng)(蜂窩電話)的性能。
為了解決這樣的缺點，可以使用帶部分刷新功能的一個DRAM。部分刷新功能僅刷新預定存儲器部分的數(shù)據(jù)。在一個蜂窩電話中，當打開電源時，只要某些數(shù)據(jù)被保持了，剩余的數(shù)據(jù)不需要被保持。所以，需要被保持的數(shù)據(jù)的存儲器區(qū)域可以被指定。替代地，需要被保持的數(shù)據(jù)可以被寫入到被進行刷新的一個存儲器部分。這樣一個DRAM的功率消耗比刷新整個存儲器單元的DRAM的功率消耗低。進一步，在閃存中，將數(shù)據(jù)重新寫入到DRAM所需要的等待時間將減少。所以，蜂窩電話的性能就不會降低了。
但是，當在一個便攜式設(shè)備中低功率消耗變?yōu)橐粋€重要的因素時，優(yōu)選地，在待機模式下，DRAM被完全去激活。進一步，可以設(shè)計這樣一個系統(tǒng)，它根據(jù)便攜式設(shè)備的狀態(tài)，選擇性地執(zhí)行部分刷新或者完全去激活DRAM，來減少等待時間和降低功率消耗。使用這樣一個工作方式，就需要能夠允許一個用戶設(shè)置不同低功率消耗模式的一個半導體存儲器件。

發(fā)明內(nèi)容
本發(fā)明的一個目的是提供能夠降低功率消耗并且增加性能的一個半導體存儲器件。
為了實現(xiàn)上面這個目的，本發(fā)明提供了包括多個存儲器單元的一個半導體存儲器件，其中對存儲器單元進行刷新來保持數(shù)據(jù)。這個半導體存儲器件包括對存儲器單元執(zhí)行正常操作的一個正常操作模式，和當這個半導體存儲器件處于一個待機狀態(tài)下時，用于降低功率消耗的多個低功率消耗模式。這個半導體存儲器件包括用于設(shè)置這多個低功率消耗模式中的一個模式的一個模式設(shè)置電路。
從另外一個方面來看，本發(fā)明是一個半導體存儲器件。這個半導體存儲器件包括含多個存儲器單元的一個存儲器內(nèi)核，其中對存儲器單元進行刷新來保持數(shù)據(jù)。這個半導體存儲器件包括對存儲器單元執(zhí)行正常操作的一個正常操作模式，和當這個半導體存儲器件處于一個待機狀態(tài)下時，用于降低功率消耗的多個低功率消耗模式。一個內(nèi)部電源提供電路被連接到這個存儲器內(nèi)核，以向這個存儲器內(nèi)核提供工作電壓。這多個低功率消耗模式包括一第一低功率消耗模式，一第二低功率消耗模式，和一第三低功率消耗模式中的一個。這第一低功率消耗模式停止對所有存儲器單元進行刷新并且停止內(nèi)部電源提供電路的工作。這第二低功率消耗模式停止對所有存儲器單元進行刷新，而繼續(xù)內(nèi)部電源提供電路的工作。這第三低功率消耗模式對部分存儲器單元進行刷新，并且繼續(xù)內(nèi)部電源提供電路的工作。這個半導體存儲器件包括用于設(shè)置這多個低功率消耗模式中的一個模式的一個模式設(shè)置電路。
從另外一個方面來看，本發(fā)明是一個半導體存儲器件。這個半導體存儲器件包括被組織成在多個存儲器部分中的多個存儲器單元。其中對存儲器單元進行刷新來保持數(shù)據(jù)。這個半導體存儲器件包括用于對至少一個存儲器部分中的存儲器單元進行刷新的一個刷新模式。每一個存儲器部分具有一個內(nèi)在的刷新特性。一個選擇電路選擇具有最佳刷新特性的至少一個存儲器部分。
從另外一個方面來看，本發(fā)明是一個半導體存儲器件。這個半導體存儲器件包括不需要保持數(shù)據(jù)的一第一半導體存儲器和連接到第一半導體存儲器件的一第二半導體器件。這第二半導體存儲器件包括多個被刷新來保持數(shù)據(jù)的存儲器單元。這個半導體存儲器件包括對存儲器單元執(zhí)行正常操作的一個正常操作模式，和當這個半導體存儲器件處于一個待機狀態(tài)下時，用于降低功率消耗的多個低功率消耗模式。這第二半導體存儲器件包括用于設(shè)置這多個低功率消耗模式中的一個模式的一個模式設(shè)置電路。
從另外一個方面來看，本發(fā)明是一個半導體存儲器件。這個半導體存儲器件包括含多個存儲器單元，其中對存儲器單元進行刷新來保持數(shù)據(jù)。這個半導體存儲器件包括對存儲器單元執(zhí)行正常操作的一個正常操作模式，和當這個半導體存儲器件處于一個待機狀態(tài)下時，用于降低功率消耗的多個低功率消耗模式。一個命令解碼器接收一個命令，并且根據(jù)這個命令產(chǎn)生一第一程序模式信號和一個正常工作模式信號。一個輸入控制電路被連接到這個命令解碼器，以從這個命令解碼器中接收這第一程序模式信號并且根據(jù)這個第一程序模式信號來產(chǎn)生一個程序模式輸入信號。一個模式設(shè)置電路被連接到這個輸入控制電路，來對這個程序模式輸入信號作出響應，設(shè)置這多個低功率消耗模式中的一個模式。
從另外一個方面來看，本發(fā)明是一個半導體存儲器件。多個存儲器單元被進行刷新來保持數(shù)據(jù)。這個半導體存儲器件包括對存儲器單元執(zhí)行正常操作的一個正常操作模式，和當這個半導體存儲器件處于一個待機狀態(tài)下時，用于降低功率消耗的多個低功率消耗模式。一個模式設(shè)置電路產(chǎn)生與多個低功率消耗模式中一個相應的一個刷新工作模式信號。一個刷新控制電路被連接到這個模式設(shè)置電路，對這個刷新工作模式信號作出響應，將需要被刷新的存儲器第一的一個設(shè)置地址與刷新計數(shù)器地址進行比較，并且當設(shè)置地址與刷新計數(shù)器地址匹配時就產(chǎn)生刷新信號。
從下面的描述中，并且參考附圖，可以更清楚本發(fā)明的其它方面與優(yōu)點，這些附圖僅僅是本發(fā)明的原理示例。


通過下面關(guān)于本發(fā)明優(yōu)選實施方式的描述，并且參考附圖，可以更好地理解本發(fā)明，其目的和優(yōu)點。
圖1是根據(jù)本發(fā)明的第一實施方式的一個半導體存儲器件的一個示意圖框圖；圖2是顯示了圖1的半導體存儲器件中狀態(tài)切換的一個圖；圖3是顯示在一個功率關(guān)閉模式期間，一個內(nèi)部電源提供電路和一個刷新操作的狀態(tài)的表；圖4是包括圖1的半導體存儲器件的一個蜂窩電話的一個示意圖框圖；圖5是顯示圖4的蜂窩電話的工作的一個流圖；圖6是顯示圖1中半導體存儲器件的模式切換的一個波形流圖；圖7是顯示圖1中半導體存儲器件的一個模式設(shè)置周期的一個波形流圖；圖8是被提供給圖1中半導體存儲器件的命令表；圖9是顯示圖1中半導體存儲器件的模式設(shè)置周期的一個波形流圖；圖10A到10C是模式設(shè)置地址代碼的表；圖11A是圖1中半導體存儲器件的一個輸入控制電路的一個示意圖電路，圖11B是輸入控制電路的一個脈沖產(chǎn)生電路的一個示意圖電路；圖12是圖1中半導體存儲器件的一個模式鎖存電路的一個示意圖電路；圖13是圖1中半導體存儲器件的一個電源關(guān)閉模式判斷電路的一個示意圖電路；圖14是圖1中半導體存儲器件的一個刷新控制電路的一個示意圖電路；圖15A和15B是顯示圖11A中輸入控制電路的波形的圖；圖16是顯示圖11A中輸入控制電路的波形的一個圖；圖17A和17B是顯示圖12中模式鎖存電路的一個合成輸入信號產(chǎn)生電路的波形的圖；圖18是顯示圖12中模式鎖存電路的一個模式設(shè)置地址緩沖器的波形的一個圖；
圖19是顯示圖12中模式鎖存電路的一個模式設(shè)置地址緩沖器的波形的一個圖；圖20是顯示圖12中模式鎖存電路的一個模式設(shè)置解碼器的波形的一個圖；圖21是顯示圖13的電源關(guān)閉模式判斷電路的波形的一個圖；圖22是顯示圖14中刷新控制電路的波形的一個圖；圖23是顯示圖14中刷新控制電路的波形的一個圖；圖24是一個地址擾亂電路的一個示意圖電路；圖25是顯示地址擾亂的一個圖；和圖26是一個存儲器陣列的一個示意圖框圖。
實施方式描述在圖中，類似的數(shù)字標號被用于表示類似的部件。
根據(jù)本發(fā)明的一個優(yōu)選實施方式的一個半導體存儲器件現(xiàn)在就被參考圖1到23進行描述。
根據(jù)這個優(yōu)選實施方式的半導體存儲器件是具有一個SRAM接口的一個DRAM。這個DRAM包括一個存儲器內(nèi)核，它具有用于保存信息的動態(tài)存儲器單元，一個行解碼器，一個列解碼器，和一個讀出放大器。這個DRAM是一個異步存儲器，它不需要有信號或者命令被提供到與一個外部設(shè)備相連的一個接口，來對存儲器單元進行刷新。進一步，這個DRAM具有一個自刷新功能，它能夠在一個正常的工作模式期間，保持存儲器單元中的信息。所以，這個DRAM替代了一個SRAM而不需要執(zhí)行刷新的附加電路。
圖2是顯示根據(jù)這個優(yōu)選實施方式的半導體存儲器件(DRAM)中的狀態(tài)切換的一個圖。這個DRAM工作在一個正常工作模式下，在這個模式期間，執(zhí)行正常的讀取和寫入操作，并且這個DRAM也可以在一個電源關(guān)閉的模式下，在這個模式期間，功率消耗較低。在電源關(guān)閉模式期間，選擇包括一個睡眠模式，一個刷新停止模式(Nap模式)，和一部分自刷新模式(S-Ref模式)的多個低功率消耗模式中的一個。對一個器件內(nèi)部電源提供的控制和對存儲器內(nèi)核刷新的控制被組合在一起來設(shè)置每一個功率消耗模式。
當電源在提供時，DRAM從一個冷啟動(CST)狀態(tài)進入功率關(guān)閉模式中的一個(在優(yōu)選實施方式中，是睡眠模式)，然后切換到正常工作模式的一個待機模式(STB)。DRAM從一個冷啟動狀態(tài)進入的功率關(guān)閉模式可以是Nap模式或者S-Ref模式。這個DRAM具有一個自刷新功能，它能夠在正常工作模式期間，自動地保持每一個存儲器單元部分中的數(shù)據(jù)。
當在待機模式下，提供了一個讀取命令或者一個寫入命令時，DRAM切換到一個讀取模式(RD)或者一個寫入模式(WR)并且執(zhí)行一個讀取操作或者一個寫入操作。在執(zhí)行一個讀取操作或者一個寫入操作后，DRAM根據(jù)所接收的命令進入到一個待機模式或者一個輸出非使能模式(OD)，或者從這個輸出非使能模式進行到待機模式。DRAM也可以根據(jù)所接收的命令(寫入后進行讀取的命令)從讀取模式轉(zhuǎn)換到寫入模式。
當在待機模式下提供了一個程序命令時，DRAM切換到一第一程序模式(PRO)。進一步，當DRAM在待機模式期間檢測到一個程序模式信號/PE時，DRAM切換到一第二程序模式(PE)。在第一和第二程序模式中，DRAM根據(jù)從一個外部設(shè)備所提供的一個設(shè)置代碼，選擇電源關(guān)閉模式中低功率消耗模式中的一個模式，并且根據(jù)一特定設(shè)置模式設(shè)置被選擇的低功率消耗模式。在完成了這個設(shè)置后，DRAM自動地切換到待機模式。
當這個DRAM在待機模式期間，檢測到一個芯片使能信號CE2時，這個DRAM就立即進入到被選擇的低功率消耗模式。從電源關(guān)閉模式切換到正常工作模式所需要的功率消耗數(shù)量和等待時間對每一個低功率消耗模式來說是不同的。所以，一個用戶可以通過選擇低功率消耗模式之一來選擇所希望的功率消耗。進一步，在正常工作模式(程序模式)期間，預先設(shè)置了低功率消耗模式。這樣，在當這個芯片使能信號CE2發(fā)生改變時起的一個很短的時間內(nèi)，DRAM就從正常工作模式切換到低功率消耗模式。
圖3是顯示根據(jù)這個模式而設(shè)置的內(nèi)部電源提供和刷新工作的表。DRAM根據(jù)每一個低功率消耗模式而切換內(nèi)部電源提供電路和刷新工作。
當被提供到DRAM的一個模式端子上的這個芯片使能信號CE2為高電平時，這個DRAM就工作在正常工作模式下。在這個正常工作模式下，DRAM激活了所有的內(nèi)部電源提供電路，并且對存儲器內(nèi)核中的每一個存儲器部分的存儲器單元進行刷新，每一個內(nèi)部電源提供電路是在一個相關(guān)的低功率消耗模式中被激活的。
例如，DRAM包括5個內(nèi)部電源提供電路。第一內(nèi)部電源提供電路向存儲器內(nèi)核提供電源。第二內(nèi)部電源提供電路向驅(qū)動存儲器內(nèi)核的外圍電路提供電源。第三內(nèi)部電源提供電路向一個外部設(shè)備和一個接口提供電源。第四內(nèi)部電源提供電路向一個用于確定例如電源關(guān)閉模式期間的模式的電路提供電源。第五內(nèi)部電源提供電路向這個襯底提供一個負的電壓或者一個躍升電壓。
當被提供到DRAM的這個模式端子上的這個芯片使能信號CE2為低電平時，這個DRAM就進入到低功率消耗模式中的一個。在睡眠模式下，這個DRAM去激活第一，第二和第五內(nèi)部電源提供電路，在Nap模式下或者S-Ref模式下，DRAM激活這些電路。在睡眠模式和Nap模式下，DRAM停止進行刷新，而在S-Ref模式下，DRAM根據(jù)一預定的程序執(zhí)行一個選擇性刷新操作。
在睡眠模式下，DRAM去激活某些內(nèi)部電源提供電路，并且停止刷新操作，以進一步減少功率消耗。但是，當DRAM從睡眠模式切換到正常工作模式時，就需要一第一等待時間，直到使能了對存儲器內(nèi)核中的數(shù)據(jù)進行讀取和寫入，并且需要一第二等待時間，以將數(shù)據(jù)寫入到存儲器單元中。這第一等待時間是從內(nèi)部電源提供電路被激活的時刻到這個存儲器內(nèi)核被提供了具有一預定電壓的一個內(nèi)部電源提供的時刻之間的時間。
在Nap模式下，DRAM停止刷新操作并且減少功率消耗。在這個情形下，不需要第一等待時間，因為內(nèi)部電源提供電路被激活了。所以，僅需要一第二等待時間，直到DRAM的操作被使能。
在S-Ref模式下，DRAM僅對預定存儲器部分執(zhí)行自刷新操作。這樣，與對每一個存儲器部分進行刷新相比，減少了功率消耗。在這個情形下，根據(jù)一預定程序，DRAM在電源關(guān)閉模式下，將數(shù)據(jù)保存在進行自刷新的存儲器部分中。這樣，就縮短了訪問DRAM所需要的時間。
現(xiàn)在參考圖1來討論根據(jù)優(yōu)選實施方式的DRAM 10，圖1僅顯示了與DRAM 10的電源關(guān)閉模式相關(guān)的電路。
DRAM 10包括一個命令解碼器11，一個外部信號輸入電路12，一個輸入控制電路13，一個模式設(shè)置地址緩沖器14，一個模式鎖存電路15，一個緩沖器16，一個電源關(guān)閉模式判斷電路17，一個刷新操作判斷電路18，一個自刷新振蕩器19，一個刷新控制電路20，一個行控制電路21，一個內(nèi)部電源提供電路22，和一個DRAM內(nèi)核23。
DRAM內(nèi)核23包括一個存儲器單元陣列，一個列控制電路，和一個輸入/輸出(I/O)電路。這個存儲器單元陣列具有以矩形的方式被排列在字線和比特線之間的交叉部分上的多個存儲器單元23a。列控制電路選擇比特線，并且I/O電路從和向存儲器單元輸入和輸出數(shù)據(jù)。
一個外部設(shè)備向命令解碼器11提供一第一芯片使能信號/CE1，一個寫入使能信號/WE，一個輸出使能信號/OE，一個高有效位比特/UB，和一個低有效位比特信號/LB。在每一個字母標識符前的這個“/”表示這個信號具有負的邏輯。
在讀取操作或者寫入操作期間，第一芯片使能信號/CE1變低，并且激活DRAM 10。在寫入操作期間，寫入使能信號/WE變低，并且使能對數(shù)據(jù)的寫入。在讀取操作期間，輸出使能信號/OE變低，并且使能數(shù)據(jù)的輸出。高有效位比特/UB，和低有效位比特信號/LB用于對輸入/輸出數(shù)據(jù)進行掩碼。
命令解碼器11對這些信號進行解碼，并且產(chǎn)生各種類型的命令。當產(chǎn)生了用于執(zhí)行正常工作(讀取/寫入操作)的一個命令時，命令解碼器11產(chǎn)生一個相應的讀取/寫入信號RD/WR。命令解碼器11向行控制電路21和輸入控制電路13提供讀取/寫入信號RD/WR。
當產(chǎn)生了用于設(shè)置電源關(guān)閉模式的一個命令時，命令解碼器11產(chǎn)生一個相應的第一程序模式信號Pro，并且將這個第一程序模式信號Pro提供到輸入控制電路13。這個第一程序模式信號Pro被用于根據(jù)外部命令設(shè)置DRAM 10的輸入模式。
禁止操作或者對正常操作沒有任何意義的(非法模式)的信號/CE1，/WE，/OE，/UB，/LB的組合可以被用作設(shè)置電源關(guān)閉模式的命令。從這樣的組合中形成的一個命令被稱作一個非法命令。
當這第一芯片使能信號/CE1非使能了正常操作時，外部信號輸入電路12對從一個外部設(shè)備提供的一第二程序模式信號/PE進行放大，并且將這個被放大的第二程序模式信號/PE提供到輸入控制電路13。更具體地，當這第一芯片使能信號/CE1為高電平時，外部信號輸入電路12向輸入控制電路13提供第二程序模式信號/PE。第二程序模式信號/PE被用于根據(jù)這個外部信號設(shè)置DRAM 10的一個輸入模式。
在一個外部命令或者一個外部命令所決定的一個模式設(shè)置周期中，DRAM 10從正常工作模式切換到電源關(guān)閉模式中的一個低功率消耗模式。
根據(jù)第一程序模式信號Pro和取/寫入信號RD/WR，輸入控制電路13產(chǎn)生一第一地址使能信號proaddz和一第一輸入信號proentz。然后，輸入控制電路13將第一地址使能信號proaddz和第一輸入信號proentz提供到這個模式設(shè)置地址緩沖器14和模式鎖存電路15。
更具體地，輸入控制電路13對第一程序模式信號Pro被輸入的次數(shù)進行計數(shù)，并且當這個計數(shù)值達到了一預定值時，產(chǎn)生第一地址使能信號proaddz和第一輸入信號proentz。當在計數(shù)值達到這個預定值以前，提供了讀取/寫入信號RD/WR，輸入控制電路13就清除這個計數(shù)值。所以，當?shù)谝怀绦蚰Ｊ叫盘朠ro被連續(xù)提供了一預定次數(shù)時(即，當命令解碼器11連續(xù)預定次數(shù)地接收了一個非法命令)，輸入控制電路13就產(chǎn)生第一地址使能信號proaddz和第一輸入信號proentz。輸入控制電路13避免因為噪聲或者類似的因素而錯誤地輸入了一個程序模式。
當命令解碼器11連續(xù)預定次數(shù)地接收了一個非法命令時，可以產(chǎn)生第一程序模式信號Pro。在這個情形下，輸入控制電路13根據(jù)這個第一程序模式信號Pro產(chǎn)生第一地址使能信號proaddz和第一輸入信號proentz。。
輸入控制電路13根據(jù)一第二程序模式信號/PE產(chǎn)生一第二地址使能信號peaddz和一第二輸入信號peentz，并且將第二地址使能信號peaddz和第二輸入信號peentz提供給模式設(shè)置地址緩沖器14和模式鎖存電路15。
更具體地，輸入控制電路15檢測第二程序模式信號/PE是否已經(jīng)根據(jù)一預定模式進行轉(zhuǎn)換，并且當已經(jīng)檢測到這樣的狀態(tài)切換時就產(chǎn)生第二地址使能信號peaddz和第二輸入信號peentz。在這個優(yōu)選實施方式中，第二程序模式信號/PE通常是高電平。當?shù)诙绦蚰Ｊ叫盘?PE從高電平切換到低電平并且然后又轉(zhuǎn)換到高電平時，就產(chǎn)生第二地址使能信號peaddz和第二輸入信號peentz。輸入控制電路13通過一個外部輸入信號使能進入到這個程序模式。
所以，DRAM 10根據(jù)來自一個外部終端101的一個外部命令或者一個外部信號而進入到程序模式PRO，PE。這樣的模式進入使這個用戶的需求能夠被滿足。
模式設(shè)置地址緩沖器14從一個外部設(shè)備接收一個地址信號ADD，并且對第一和第二地址使能信號proaddz，peaddz作出響應，向這個模式鎖存電路15提供由模式設(shè)置所需要的地址信號ADD的比特所形成的一個地址信號A<0∶3>(在這個情形下，是4個比特)。代碼A<0∶3>表示地址信號ADD的比特A0到A3。
模式鎖存電路15根據(jù)第一和第二地址使能信號proaddz，peaddz，和第一與第二輸入信號proentz，peentz來鎖存地址信號A<0∶3>，并且向刷新控制電路20提供一個刷新地址信號paz<0∶3>。刷新地址信號paz<0∶3>包括在S-Ref模式期間應被進行選擇性刷新的存儲器部分的信息。
進一步，模式鎖存電路15解碼刷新地址信號paz<0∶3>，并且產(chǎn)生一個刷新停止模式信號(Nap模式信號)napz，一個選擇性刷新模式信號(S-Ref模式信號)srefz，和一個睡眠模式信號sleepz。
更具體地，對第一和第二地址使能信號proaddz，peaddz作出響應，模式鎖存電路15將地址信號A<0∶3>作為一個代碼而鎖存。這個代碼包括輸入模式的信息和用于設(shè)置輸入模式工作的信息(在選擇性刷新模式期間的存儲器部分選擇信息)。
在這個優(yōu)選實施方式中，地址信號A0，A1是模式選擇信息，地址信號A2，A3是存儲器選擇信息。所以，在S-Ref模式中，DRAM 10將DRAM內(nèi)核劃分為4個存儲器部分，并且根據(jù)地址信號A2，A3選擇性地刷新存儲器部分中的一個。
根據(jù)被鎖存的代碼(模式選擇信息)，模式鎖存電路15促使Nap模式信號napz，S-Ref模式信號srefz，和一個睡眠模式信號sleepz中的一個為高電平。
模式鎖存電路15向刷新控制電路20提供Nap模式信號napz和S-Ref模式信號srefz，并且向內(nèi)部電源提供電路22提供睡眠模式信號sleepz。
緩沖器16對從一個外部設(shè)備接收的一第二芯片使能信號CE2進行放大，并且將這個被放大的第二芯片使能信號CE2提供到電源關(guān)閉模式判斷電路17。第二芯片使能信號CE2被用于在正常工作模式和電源關(guān)閉模式之間進行切換。電源關(guān)閉模式判斷電路17也接收從刷新工作判斷電路18輸出的一個刷新請求信號psrtz。
這個刷新工作判斷電路18根據(jù)從自刷新振蕩器19輸出的一個時鐘信號CLK而產(chǎn)生刷新請求信號psrtz。這個自刷新振蕩器19產(chǎn)生為一個預定頻率的一個時鐘信號CLK，并且將這個時鐘信號CLK提供到刷新工作判斷電路18。這個刷新工作判斷電路18對時鐘信號CLK進行除法運算或者進行計數(shù)，并且產(chǎn)生為一預定周期的刷新(REF)請求信號psrtz。這個刷新請求信號psrtz具有與刷新DRAM內(nèi)核23中所有存儲器單元的信息所需要的時間相應的一個周期。這個刷新工作判斷電路18向電源關(guān)閉模式判斷電路17和刷新控制電路20提供刷新請求信號psrtz。
在S-Ref模式中，刷新請求信號可以根據(jù)其中需要被執(zhí)行刷新的存儲器電單元部分的信息保持特征而進行改變。進一步，這個刷新請求信號在地址擾亂期間可以以相同的方式被改變，這在后面將要描述。
這個電源關(guān)閉模式判斷電路17根據(jù)第二芯片使能信號CE2判斷模式，并且與刷新請求信號psrtz同步，將一個電源關(guān)閉(PD)模式信號pdmodez切換到與判斷模式相應的一個電平。例如，當從正常工作模式切換到電源關(guān)閉模式時(當?shù)诙酒鼓苄盘朇E2變?yōu)榈碗娖綍r)，電源關(guān)閉模式判斷電路17促使PD模式信號pdmodez變?yōu)楦唠娖剑⑶易兓c刷新請求信號psrtz變?yōu)榈碗娖绞峭降?。當從電源關(guān)閉模式切換到正常工作模式時，電源關(guān)閉模式判斷電路17促使PD模式信號pdmodez變?yōu)榈碗娖?，并且變化與刷新請求信號psrtz變?yōu)榈碗娖绞峭降摹Ｍㄟ^使用這個方式來產(chǎn)生PD模式信號，正在被執(zhí)行的自刷新操作被禁止停止，并且避免由此而產(chǎn)生的對存儲器單元中信息的破壞，即使與一個外部設(shè)備異步的刷新請求信號psrtz被在DRAM 10中產(chǎn)生。
在正常工作模式中，對這個電源關(guān)閉模式信號pdmodez作出響應，刷新控制電路20產(chǎn)生一個刷新信號srtz，這個刷新信號的脈沖基本上是刷新請求信號psrtz相同的。
對從刷新控制電路20所提供的刷新信號srtz作出響應，行控制電路21激活被一個刷新地址計數(shù)器(沒有顯示)所選擇的DRAM內(nèi)核23的一個字線。使用這個方式，連接到被激活字線的存儲器單元的信息被進行刷新。
在電源關(guān)閉模式中，對這個電源關(guān)閉模式信號pdmodez作出響應，刷新控制電路20根據(jù)Nap模式信號napz，S-Ref模式信號srefz，和刷新地址信號paz<0∶3>從刷新請求信號psrtz產(chǎn)生一個刷新信號srtz。
更具體地，當Nap模式信號napz變?yōu)楦唠娖綍r，刷新控制電路20促使刷新信號srtz變?yōu)榈碗娖健Φ碗娖降乃⑿滦盘杝rtz作出響應，行控制電路21不激活字線。所以，在Nap模式信號napz為高電平的Nap模式中，就停止對DRAM內(nèi)核23進行刷新。
當S-Ref模式信號srefz變?yōu)楦唠娖綍r，刷新控制電路20根據(jù)刷新地址信號paz<0∶3>的存儲器部分信息，產(chǎn)生為脈沖的刷新信號srtz。更具體地，當刷新地址計數(shù)器的輸出(即DRAM內(nèi)核23的地址)與刷新地址信號paz<0∶3>的存儲器部分信息(地址信號A2，A3)匹配時，刷新控制電路20產(chǎn)生其脈沖基本上與刷新請求信號psrtz是相同的刷新信號srtz。對這個刷新信號srtz作出響應，行控制電路21激活字線。這對存儲器部分信息(地址信號A2，A3)所指定的存儲器部分的存儲器單元進行刷新。
內(nèi)部電源提供電路22控制對包括DRAM內(nèi)核23的電路進行供電。對從模式鎖存電路15所接收的睡眠模式信號sleepz作出響應，內(nèi)部電源提供電路22被激活和去激活。被激活的內(nèi)部電源提供電路22產(chǎn)生被提供到包括DRAM內(nèi)核23的電路的內(nèi)部電壓。去激活的內(nèi)部電壓提供電路22停止產(chǎn)生內(nèi)部電壓。
除了被睡眠模式信號sleepz所控制的內(nèi)部電源提供電路22外，DRAM10包括不被睡眠模式信號sleepz所控制的一個內(nèi)部電源提供電路。
圖4是包括了DRAM 10的一個蜂窩電話的一個示意圖框圖。這個蜂窩電話30包括一個CPU 31和一個MCP 31，其中每一個被排列在一個半導體電路的襯底上。MCP 32包括DRAM 10和一個閃存33。MCP是由多個具有類似于一個DRAM和一個閃存的不同功能的芯片所形成的一個多芯片組。
CPU 31控制了將數(shù)據(jù)寫入到DRAM 10和閃存33，并且控制了從DRAM 10和閃存33中對數(shù)據(jù)的讀取。DRAM 10被用作一個工作存儲器，而當蜂窩電話30的電源被關(guān)閉時或者當蜂窩電話30處于待機模式時，閃存33被用作一個備份存儲器。
圖5是顯示了蜂窩電話30的操作的一個流圖。
當關(guān)閉蜂窩電話30的電源時，CPU 31將必要的數(shù)據(jù)從DRAM 10轉(zhuǎn)移到閃存33。
當打開電源時，蜂窩電話30進入待機模式。在這個狀態(tài)下，CPU 31將DRAM 10設(shè)置在一個低電源消耗模式下。當DRAM 10處于睡眠模式時，DRAM 10所消耗的功率基本上與處于待機模式下的閃存33所消耗的功率相同。必要的數(shù)據(jù)被保存在閃存33中。
隨后，當蜂窩電話33從待機模式切換到一個通話模式時，CPU 31促使芯片使能信號CE2變?yōu)楦唠娖健Ｔ贒RAM 10進入了待機模式后(圖2)，CPU31轉(zhuǎn)移被保存在閃存33中的數(shù)據(jù)。通話包括對數(shù)據(jù)的轉(zhuǎn)移。
當從通話模式切換到待機模式時，CPU 31將DRAM 10的必要數(shù)據(jù)保存在閃存33中。然后，CPU 31促使這個芯片使能信號CE2變?yōu)榈碗娖?，并且將DRAM 10切換到電源關(guān)閉模式。當電源關(guān)閉模式被設(shè)置在睡眠模式或者Nap模式中時，DRAM 10不執(zhí)行刷新操作。這樣，就刪除了DRAM 10中的所有數(shù)據(jù)。當電源關(guān)閉模式被設(shè)置在S-Ref模式時，對被選擇的存儲器部分進行刷新操作。這樣，DRAM 10保持必要的數(shù)據(jù)并且刪除不必要的數(shù)據(jù)。這在蜂窩電話30處于待機模式時，減少了功率消耗。
當蜂窩電話30從待機模式切換為通話模式時，CPU 31促使這個芯片使能信號CE2變?yōu)楦唠娖?。結(jié)果，DRAM 10進入待機模式。在這個狀態(tài)下，當DRAM 10從睡眠模式切換到正常工作模式時，DRAM 10激活了內(nèi)部電源提供電路22，并且重新向DRAM內(nèi)核23進行供電。在啟動了電源提供后的時間t1后，CPU 31將被保存在閃存33中的數(shù)據(jù)傳送到DRAM 10。數(shù)據(jù)傳輸需要時間t2。所以，在睡眠模式下，需要時間t1+t2來激活通話。但是，在這個情形下，內(nèi)部電源提供電路22在睡眠模式中被去激活。這樣，功率消耗降低的效果就更顯著了。
當DRAM 10從Nap模式切換到正常工作模式時，內(nèi)部電源提供電路22已經(jīng)被激活了。這樣，CPU 31立即將被保存在閃存33中的數(shù)據(jù)傳送到DRAM 10。數(shù)據(jù)傳輸需要時間t2。所以，在Nap模式下所消耗的功率比當維持DRAM 10中的所有數(shù)據(jù)所消耗的功率小。因為時間t1是不必要的，與睡眠模式相比，就改進了蜂窩電話的性能。
當DRAM 10從S-Ref模式切換到正常工作模式時，僅維持DRAM 10中必要的數(shù)據(jù)。這樣，就立即使能通話。所以，在S-Ref模式中，蜂窩電話30的性能基本上保持相同，因為在待機模式和通話模式之間的等待時間基本上是零(或者基本上為零)。這樣，通過選擇合適的低功率消耗模式，就可以改進功率降低的效果和改進蜂窩電話30的性能。
一個專用存儲器控制器可以被用于替代CPU 31來控制DRAM 10和閃存33。進一步，數(shù)據(jù)的傳輸不局限于在待機模式和通話模式之間進行切換的時刻，并且當必要時，可以在一個通話期間執(zhí)行數(shù)據(jù)的傳輸。進一步，一個SRAM可以被用作數(shù)據(jù)備份存儲器，而不使用閃存33。進一步，在待機模式中，數(shù)據(jù)可以被保存在一個本地數(shù)據(jù)庫的一個服務器中，或者蜂窩電話30的類似數(shù)據(jù)庫中。
圖6是顯示模式切換的一個波形流圖。
DRAM 10根據(jù)被提供到模式端子的第二芯片使能信號CE2來控制在正常工作模式與電源關(guān)閉模式之間的模式切換。提供在正常工作模式期間，設(shè)置下一個電源關(guān)閉模式，就減少了從正常工作模式切換到電源關(guān)閉模式所需要的時間。
DRAM 10對刷新請求信號psrtz作出響應來決定模式。執(zhí)行決定是為了避免因為當?shù)诙酒鼓苄盘朇E2與刷新請求信號psrtz相互異步時所導致的錯誤刷新。即，如果當在正常工作模式期間，對刷新請求信號psrtz作出響應而正在刷新DRAM內(nèi)核23時，模式被切換到電源關(guān)閉模式，這個刷新就可能被中斷，并且可能刪除信息。
當退出電源關(guān)閉模式(電源關(guān)閉模式退出)時，DRAM 10保持模式設(shè)置信息。通過首先將模式設(shè)置在正常工作模式，模式設(shè)置信息的保持消除了重新設(shè)置模式的負擔。模式設(shè)置信息可以在電源關(guān)閉模式退出期間被自動地設(shè)置為一個缺省值。在這個情形下，缺省值可以是可變的。這樣的設(shè)置消除了當系統(tǒng)臨時改變低功率消耗模式時重新將模式設(shè)置為初始模式的負擔。
圖7是顯示模式設(shè)置周期的一個波形流圖。
DRAM 10通過一個模式設(shè)置外部終端101來接收電源關(guān)閉模式所需要的數(shù)據(jù)。通過使用這個方法來接收信息，就可以確保在正常工作模式期間進行安全的操作。
更具體地，當?shù)谝恍酒鼓苄盘?CE1為高電平時，DRAM 10不執(zhí)行正常工作。當?shù)谝恍酒鼓苄盘?CE1為高電平時，對被提供到專用終端101的第二程序模式信號/PE作出響應，根據(jù)這個地址信號ADD，DRAM 10獲得地址代碼。換句話說，當?shù)诙绦蚰Ｊ叫盘?PE變?yōu)榈碗娖綍r，DRAM 10激活地址代碼輸入電路，當?shù)诙绦蚰Ｊ叫盘?PE變?yōu)楦唠娖綍r，DRAM 10對地址代碼信息進行鎖存。
當?shù)谝恍酒鼓苄盘?CE1為低電平時，根據(jù)這個讀取命令，DRAM 10獲得地址信號ADD。
在圖7中，t1到t5是外部規(guī)定時間條件。
在圖7的時序中，當?shù)诙绦蚰Ｊ叫盘?PE變?yōu)榈碗娖綍r，連接到一個外部專用端的一個輸入電路(沒有顯示)被激活。這啟動了對地址信號的一個解碼過程。當?shù)诙绦蚰Ｊ叫盘?PE變?yōu)楦唠娖綍r，就決定解碼結(jié)果，并且去激活輸入電路。通過使用這個方法來選擇性地激活輸入電路，就減少了功率消耗。在模式設(shè)置周期中，第二程序模式信號的邏輯電平可以被反轉(zhuǎn)。進一步，地址代碼可以被提供到一個時間端子(DQ)。
圖8是一個命令表。命令C1到C6和C8到C10在正常工作模式期間被使用。命令C7，C11在正常工作模式期間沒有任何意義。在寫入(WR)操作期間，雖然使用了命令C7，但是信號/LB，/UB為高電平，并且這樣就不輸入數(shù)據(jù)(即，數(shù)據(jù)被進行掩碼)。命令C11在讀取(RD)操作期間被使用。但是，因為數(shù)據(jù)被信號/LB，/UB進行了掩碼，所以不輸出數(shù)據(jù)。
使用這個方法，通過獲得在正常工作模式期間不使用的命令(非法命令)來作為電源關(guān)閉模式所需要的信息，就不需要一個專用終端來設(shè)置模式信息。
圖9是顯示一個模式設(shè)置周期的一個波形流圖。圖9顯示了何時通過連續(xù)低輸入圖8的多個命令而獲得了作為一個地址代碼的、模式設(shè)置所需要的信息的一個示例。
對命令C11作出響應，DRAM 10獲得作為一個地址代碼的地址信號ADD。地址代碼的獲取被重復N次。當對第一命令到第N個命令作出響應而獲得的N個地址代碼中的每一個均匹配時，DRAM 10判斷這個地址代碼是有效的，并且設(shè)置這個模式。如果證實命令C11的N-1次地址代碼匹配時，也可以設(shè)置這個模式。進一步，用于獲得地址代碼所需要的次數(shù)也可以根據(jù)需要而改變(例如，一次)。
圖10A到10C是模式設(shè)置地址代碼表。地址信號A0到A3作為地址代碼而被獲取，并且根據(jù)這個地址代碼來設(shè)置模式。
DRAM 10根據(jù)用作地址代碼的地址信號A0，A1來設(shè)置低功率消耗模式，并且根據(jù)地址信號A2，A3(例如，在S-Ref模式中的刷新模塊選擇)設(shè)置模式的工作。
更具體地，當?shù)刂沸盘朅0，A1均為低電平(0)時，就設(shè)置Nap模式。當?shù)刂沸盘朅0是低電平，而地址信號A1是高電平(1)時，就設(shè)置S-Ref模式。當?shù)刂沸盘朅0，A1均是高電平時，就設(shè)置睡眠模式。進一步，當?shù)刂沸盘朅2，A3均是低電平時，就指定模塊選擇#00。當?shù)刂沸盘朅2是低電平，并且地址信號A3是高電平時，就指定模塊選擇#10。當?shù)刂沸盘朅2是高電平，地址信號A3是低電平時，就指定模塊選擇#01。當?shù)刂沸盘朅2，A3均是高電平時，就指定模塊選擇#11。
模塊選擇不是非分成4個，并且可以根據(jù)需要分成2個或者8個。進一步，可以同時指定多個存儲器部分。例如，當刷新存儲器部分的一半時，就可以指定兩個四分之一的存儲器部分。這可以使各種需求獲得滿足，并且改進了這個系統(tǒng)的性能。
現(xiàn)在參考圖11到圖23來討論輸入控制電路13，模式鎖存電路15，電源關(guān)閉模式判斷電路17，和刷新控制電路20。
圖11A是輸入控制電路13的一個示意圖框圖。輸入控制電路13包括一第一輸入電路13a和一第二輸入電路13b。第一輸入電路13a根據(jù)第一程序模式信號PRO和讀取/寫入信號RD/WR產(chǎn)生第一地址使能信號proaddz和第一輸入信號proentz。第二輸入電路13b根據(jù)第二程序模式信號/PE產(chǎn)生第二地址使能信號peaddz和第二輸入信號preentz。
第一輸入電路13a包括一個計數(shù)器電路41，一個脈沖產(chǎn)生電路42，多個反相器電路43，44，45，和一個或非門電路46。第一程序模式信號PRO被提供到計數(shù)器電路41和脈沖產(chǎn)生電路42。
如圖11B所顯示的，脈沖產(chǎn)生電路42包括一個反相器電路47和一個與非門電路48。第一程序模式信號PRO被提供到這個反相器電路47和與非電路48的一第一輸入端子。反相器電路47的輸出信號被提供到與非電路48的一第二輸入端子。反相器電路的數(shù)目除了必須是奇數(shù)外，沒有其它任何限制。
對第一程序模式信號PRO的上升沿作出響應，脈沖產(chǎn)生電路42產(chǎn)生一個單觸發(fā)脈沖，這個單觸發(fā)脈沖具有一預定脈沖寬度，并且為低電平。反相器電路43從這個脈沖產(chǎn)生電路42接收這個脈沖信號，并且向計數(shù)器電路41提供一個邏輯信號，該邏輯信號是這個脈沖信號的反相信號。
計數(shù)器電路41包括4個觸發(fā)器電路41a，41b，41c，和41d。觸發(fā)器電路41a到41c中的每一個的輸出端子被連接到相鄰觸發(fā)器電路41b-41d的數(shù)據(jù)輸入端子。第一級觸發(fā)器電路41a的數(shù)據(jù)輸入端子被提供了第一程序模式信號PRO。觸發(fā)器電路41a-41d中每一個的時鐘端子被提供了反相器電路43的輸出信號。第三級觸發(fā)器電路41c的輸出端子輸出第一地址使能信號proaddz，最后一級(第四級)觸發(fā)器電路41d的輸出端子輸出第一輸入信號proentz。
第一輸入信號proentz通過反相器電路44，45被提供到或非電路46的一第一輸入端子?；蚍请娐返囊坏诙斎攵俗颖惶峁┝艘粋€讀取/寫入信號RD/WR?；蚍请娐?6的輸出信號被提供到每一個觸發(fā)器電路41a-41d的復位端子。
第二輸入電路13b包括反相器電路51，52和一個脈沖產(chǎn)生電路53。外部信號輸入電路12給一個外部端子54提供了第二程序模式信號/PE，該信號被進一步提供到反相器電路51和脈沖產(chǎn)生電路53。
反相器電路51對第二程序模式信號/PE進行反相，并且產(chǎn)生第二地址使能信號peaddz。脈沖產(chǎn)生電路53具有與脈沖產(chǎn)生電路42相同的結(jié)構(gòu)，并且給反相器電路52提供了一個單觸發(fā)脈沖信號，該單觸發(fā)脈沖信號具有一預定脈沖寬度，當?shù)诙绦蚰Ｊ叫盘?PE變?yōu)楦唠娖綍r。反相器電路52對這個脈沖信號進行反相，并且產(chǎn)生第二輸入信號peentz。
圖15A和15B是顯示用作一個程序模式設(shè)置電路的輸入控制電路13的第一輸入電路13a的波形的圖。
參考圖15A，第一輸入電路13a促使第一地址使能信號proaddz在第三周期內(nèi)變?yōu)楦唠娖?，并且促使第一輸入信號proentz在第四周期內(nèi)變?yōu)楦唠娖?。第一輸入電?3a同時復位第一地址使能信號proaddz和第一輸入信號proentz。
參考圖15B，當接收到一個讀取命令RD(讀取/寫入信號RD/WR)時，第一輸入電路13a復位這個計數(shù)值，并且將第一地址使能信號proaddz和第一輸入信號proentz維持在一個低電平。
圖16是顯示用作一個程序模式設(shè)置電路的輸入控制電路13的第二輸入電路13b的波形的圖。
當?shù)诙斎肽Ｊ叫盘?PE變?yōu)榈碗娖綍r，第二輸入電路13b產(chǎn)生為一高電平的一第二地址使能信號peaddz。然后，當?shù)诙斎肽Ｊ叫盘?PE變?yōu)楦唠娖綍r，第二輸入電路13b產(chǎn)生為一高電平的一第二輸入信號peentz。
圖12是模式鎖存電路15的一個示意圖電路。這個模式鎖存電路15包括一個合成輸入信號產(chǎn)生電路15a，一個模式設(shè)置地址緩沖器15b，一個模式設(shè)置地址鎖存器15c，和一個模式設(shè)置解碼器15d。
這個合成輸入信號產(chǎn)生電路15a包括一個或非電路61和一個反相器電路62。或非電路61被提供了第一輸入信號proentz和一第二輸入信號peentz。或非電路61的輸出端子被連接到反相器電路62的輸入端子。反相器電路62輸出一個合成信號entz。
參考圖17A，合成輸入信號產(chǎn)生電路15a對這個第一輸入信號proentz作出響應，產(chǎn)生合成信號entz。進一步，參考圖17B，這個合成輸入信號產(chǎn)生電路15a對第二輸入信號peentz作出響應，產(chǎn)生合成信號entz。
返回到圖12，這個模式設(shè)置地址緩沖器15b包括3個與非電路63，64，65。第一與非電路63被提供了第一地址使能信號proaddz和地址信號A<0∶3>，這個信號被一個外部端子66所接收。第二與非電路64被提供了地址信號A<0∶3>和第二地址使能信號peaddz。第一和第二與非電路63，64的輸出信號被提供到第三與非電路65。第三與非電路65輸出一個地址信號az<0∶3>。這個模式設(shè)置地址緩沖器15b與圖1的模式設(shè)置地址緩沖器14相應。
圖18是顯示這個模式設(shè)置地址緩沖器15b的工作的一個波形圖。地址緩沖器15b激活這個輸入電路，當?shù)诙刂肥鼓苄盘杙eaddz變?yōu)楦唠娖綍r，并且輸出地址信號az<0∶3>。進一步，地址緩沖器15b對第一地址使能信號proaddz作出響應，以相同的方式輸出這個地址信號az<0∶3>。
返回到圖12，這個模式設(shè)置地址鎖存器15c包括觸發(fā)器電路67(在這個圖中僅顯示了一個觸發(fā)器電路)，觸發(fā)器的數(shù)目與這個地址信號az<0∶3>的比特數(shù)目相應。這個觸發(fā)器電路64具有其上提供了這個地址信號az<0∶3>的一個數(shù)據(jù)端子，其上提供了合成信號entz的一個時鐘端子，和其上提供了一個清除信號pcrz的一個復位端子。所以，觸發(fā)器電路67對這個合成信號entz作出響應而鎖存這個地址信號az<0∶3>，并且輸出一個刷新地址信號paz<0∶3>。
圖19是顯示模式設(shè)置地址鎖存器15c的工作的一個波形圖。對這個合成信號entz作出響應，地址鎖存器15c將這個地址信號az<0∶3>作為一個代碼而進行鎖存，并且將被鎖存的代碼作為一個刷新地址信號paz<0∶3>而進行輸出。地址鎖存器15c對第一地址使能信號proaddz作出響應，以相同的方式輸出這個刷新地址信號paz<0∶3>。
返回到圖12，模式設(shè)置解碼器15d對這個刷新地址信號paz<0∶3>進行解碼，并且輸出Nap模式信號napz，S-Ref模式信號srefz，和睡眠模式信號sleepz。
圖20是顯示模式設(shè)置解碼器15d的工作的一個波形圖。這個解碼器15d對這個刷新地址信號paz<0∶3>進行解碼，選擇模式信號napz，srefz，和sleepz中的一個(在圖20中，是睡眠模式信號sleepz)，并且產(chǎn)生一個高電平的模式信號。
圖13是電源關(guān)閉模式判斷電路17的一個示意圖電路。這個電源關(guān)閉模式判斷電路17包括一個脈沖產(chǎn)生電路71和一個觸發(fā)器電路72。這個脈沖產(chǎn)生電路71具有與脈沖產(chǎn)生電路42的結(jié)構(gòu)相同的結(jié)構(gòu)，并且對刷新請求信號psrtz的下降沿作出響應，產(chǎn)生高電平的、具有預定脈沖寬度的一個單觸發(fā)脈沖信號。
圖1的緩沖器電路16通過一個外部端子73，給觸發(fā)器電路72的數(shù)據(jù)輸入端子提供第二芯片使能信號CE2。這個觸發(fā)器電路72對來自脈沖產(chǎn)生電路71的脈沖信號作出響應，鎖存第二芯片使能信號CE2，并且產(chǎn)生電源關(guān)閉模式信號pdmodez。
圖21是顯示電源關(guān)閉模式判斷電路17的工作的一個波形圖。當這個刷新請求信號psrtz變?yōu)榈碗娖綍r這個電源關(guān)閉模式判斷電路17鎖存第二芯片使能信號CE2，并且產(chǎn)生這個電源關(guān)閉模式信號pdmodez。
圖14是刷新控制電路20的一個示意圖電路。刷新控制電路20包括異或電路81，82，一個或非電路83，一個與非電路84，反相器電路85，86，和一個選擇器87。這個異或電路被提供了一個刷新地址信號paz<1>和一個刷新地址計數(shù)器信號rfaz<1>，并且異或電路82被提供了一個刷新地址信號paz<0>和一個刷新地址計數(shù)器信號rfaz<0>。異或電路81，82的兩個輸出端子中的每一個均被連接到或非電路83的兩個輸入端子。當刷新地址信號paz<1>和刷新地址計數(shù)器信號rfaz<1>匹配時，異或電路81產(chǎn)生一個高電平的判斷信號。當刷新地址信號paz<0>和刷新地址計數(shù)器信號rfaz<0>匹配時，異或電路82產(chǎn)生一個高電平的判斷信號。
或非電路83的輸出端子被連接到與非電路84的一第一輸入端子。與非電路84的一第二輸入端子和一第三輸入端子分別被提供了刷新請求信號psrtz和S-Ref信號srefz。與非電路84的輸出端子通過一個反相器電路85被連接到選擇器87的一個輸入端子B。選擇器87的一個輸入端子A被提供了刷新請求信號psrtz。選擇器87對一個選擇端子所接收的電源關(guān)閉模式信號pdmodez作出響應，對刷新請求信號psrtz或者反相器電路85的輸出信號進行反相。然后，選擇器87將被反相的輸出信號提供到反相器電路86。反相器電路86進一步對被反相的輸出信號進行反相，并且產(chǎn)生刷新信號srtz。
圖22是顯示刷新控制電路20的工作的一個波形圖。當被提供到DRAM10的第二芯片使能信號CE2變?yōu)楦唠娖綍r，電源關(guān)閉模式信號pdmodez變?yōu)榈碗娖?。對這個低電平的電源關(guān)閉模式信號pdmodez作出響應，這個刷新控制電路20產(chǎn)生其波形與刷新請求信號psrtz的波形相同的刷新信號srtz。這個刷新信號srtz對DRAM內(nèi)核23的每一個存儲器單元進行刷新。
當被提供到DRAM10的第二芯片使能信號CE2變?yōu)榈碗娖綍r，電源關(guān)閉模式信號pdmodez變?yōu)楦唠娖?。如果選擇了這個睡眠模式，這個刷新控制電路20就產(chǎn)生一個低電平的刷新信號srtz(Sleep)。在這個情形下，DRAM內(nèi)核23的存儲器單元不被全部刷新。在這個睡眠模式下，內(nèi)部電源提供電路22被去激活。所以，當DRAM 10從睡眠模式切換到正常工作模式時，這個內(nèi)部電源提供電路22首先產(chǎn)生一個預定電壓，并且然后重新啟動存儲器的刷新。
在Nap模式中，刷新控制電路20產(chǎn)生一個低電平的刷新信號srtz(Nap)。在這個情形下，DRAM內(nèi)核23的存儲器單元不被全部刷新。在這個Nap模式下，內(nèi)部電源提供電路22被激活。所以，當DRAM 10從Nap模式切換到正常工作模式時，就立即啟動存儲器的刷新。
在S-Ref模式中，這個刷新控制電路20將刷新地址計數(shù)信號rfaz<0∶1>和刷新地址信號paz<0∶1>進行比較。參考圖23，僅當這個刷新地址計數(shù)信號rfaz<0∶1>和刷新地址信號paz<0∶1>匹配時，刷新控制電路20才輸出其波形與這個刷新請求信號psrtz的波形相同的一個刷新信號srtz(S-Ref)。這個刷新信號srtz(S-Ref)對DRAM內(nèi)核23中的預定存儲器部分的存儲器單元進行刷新。
這個優(yōu)選實施方式的DRAM 10具有如下面所討論的優(yōu)點。
(1)在這個電源關(guān)閉模式下，DRAM 10工作在睡眠模式，刷新停止模式(Nap模式)，或者部分自刷新模式(S-Ref模式)，這些模式是通過組合對提供到包括存儲器單元的存儲器內(nèi)核的電壓進行控制和對刷新存儲器內(nèi)核進行控制而設(shè)置的。提供選擇一個合適的模式，就降低了電源消耗，并且以一個靈活的方式改進了性能。
(2)在正常工作模式中，可以選擇睡眠模式，Nap模式，或者S-Ref模式。對第二芯片使能信號CE2的電平改變作出響應，DRAM 10立即從正常工作模式切換到被選擇的模式。這樣，所進入的模式不需要在模式切換時間時來決定。這減少了模式切換所需要的時間長度。
(3)根據(jù)一個外部命令或者第二程序模式信號/PE來選擇睡眠模式，Nap模式，或者S-Ref模式。結(jié)果，以一個靈活的方式來滿足了這個用戶的要求(命令，信號改變)。
(4)通過連續(xù)地輸入多個非法命令，DRAM 10切換到程序模式PRO，它選擇睡眠模式，Nap模式，或者S-Ref模式。這避免了DRAM 10錯誤地切換到這個程序模式。
(5)DRAM 10在這個正常工作模式下執(zhí)行自刷新。所以，可以使用DRAM 10來替代一個SRAM，而不需要增加一個用于執(zhí)行刷新的電路。這減少了因為電路改變(設(shè)計改變)時而需要的負荷和成本。
該領(lǐng)域內(nèi)的技術(shù)人員很清楚，可以使用很多其它專用的形式來實現(xiàn)本發(fā)明，而不會偏離本發(fā)明的精神或者范圍。特別地，應理解，可以使用下面的形式來實現(xiàn)本發(fā)明。
在S-Ref模式中不是設(shè)置一特定刷新部分，而是可以根據(jù)外部規(guī)定來固定刷新部分。在這個情形下，優(yōu)選選擇具有令人滿意的刷新特性(存儲器單元的電荷漏電較少)的一個存儲器模塊。選擇這樣的存儲器模塊使刷新間隔變長了，并且進一步降低了S-Ref模式中的功率消耗。
優(yōu)選地，執(zhí)行地址擾亂來決定具有令人滿意刷新特性的刷新部分。圖24是顯示了一個地址擾亂電路90的一個示例的一個示意圖框圖。這個地址擾亂電路90被連接在一個地址緩沖器91和一個地址解碼器92之間。這個地址緩沖器91具有一個用于放大一個地址信號A0的地址緩沖器91a，和用于放大一個地址信號A1的地址緩沖器91b。
這個地址擾亂電路90包括反相器電路93，94，四個異或非門電路95-98，和一個保險絲電路99。地址緩沖器91a的輸出信號被提供到異或非門電路96的一第一輸入端子。地址緩沖器91b的輸出信號被提供到這個反相器電路94和異或非門電路97的一第一輸入端子。反相器電路94的輸出信號被提供到異或非門電路98的一第一輸入端子。
保險絲電路99向異或非門電路95，96的第二輸入端子提供了一個保險絲信號f<0>，向異或非門電路97，98的第二輸入端子提供了一個保險絲信號f<1>。異或非電路95-98的輸出信號被提供到解碼器92。解碼器92輸出對一個DRAM內(nèi)核的存儲器塊的選擇信號(#00-#11)。
保險絲電路99包括一個非揮發(fā)性元件(例如，可以被一個激光或者類似的所打破的一個保險絲)。這個保險絲電路99可能包括一個非揮發(fā)性元件，例如一個PROM。
保險絲電路99保存預先通過一個測試電路100對存儲器進行的特性試驗而獲得的保險絲信息。根據(jù)這個信息，保險絲電路99輸出保險絲信號f<0∶1>。
這個地址擾亂電路90使用保險絲信號f<0∶1>和地址信號A0，A1來執(zhí)行一個異或邏輯操作。然后，這個地址擾亂電路90使用與這個保險絲信號f<0∶1>相應的存儲器模塊號替代與地址信號A0，A1相應的存儲器模塊號。圖25是顯示了在這個保險絲信號f<0∶1>和地址信號A0，A1之間的關(guān)系的一個表。
當這個保險絲信號f<0∶1>變?yōu)榈碗娖綍r，根據(jù)這個地址信號A0，A1來選擇一個存儲器塊。例如，當?shù)刂沸盘朅0，A1均是低電平時，就選擇存儲器塊#00。
當至少一個保險絲信號f<0∶1>為高電平時，就根據(jù)這個保險絲信號f<0∶1>和地址信號A0，A1來選擇一個存儲器塊。例如，當這個保險絲信號f<0∶1>分別是低電平和高電平，并且地址信號A0，A1均是低電平時，就選擇一個存儲器塊#01。
被保存在這個保險絲電路99中的保險絲信息的讀取信號S1或者擾亂地址信息(信號S2)可以別提供到這個外部測試電路100。這使一個外部設(shè)備能夠證實存儲器區(qū)域的替代。
圖26是顯示地址擾亂的一個圖。一個存儲器陣列110包括4個子陣列111，112，113，114。外部地址定義了與每一個子陣列相應的塊#00，#01，#10，#11。根據(jù)一個特性試驗的結(jié)果，可以認為塊#00，-#11分別具有400毫秒，800毫秒，1.2秒和600毫秒的特性。根據(jù)這個特性，可以根據(jù)塊#00的刷新特性而將在正常工作模式中的存儲器陣列自刷新周期設(shè)置為400毫秒。所以，在S-Ref模式中，DRAM的刷新部分被設(shè)置到#00。但是，塊#10的刷新特性比塊#00的刷新特性好。所以，地址擾亂根據(jù)這個外部規(guī)定，使用物理的S-Ref部分來替代邏輯的S-Ref部分。因為這樣進行了地址擾亂，已經(jīng)被替代的塊#10的刷新間隔是S-Ref模式中塊#00的刷新間隔的3倍。當執(zhí)行了地址擾亂時，在S-Ref模式中所消耗的功率比當不執(zhí)行地址擾亂時消耗的功率少，并且用于刷新整個存儲器陣列110所需要的功率消耗是4分之一或者更少。
在S-Ref模式中，DRAM內(nèi)核23被劃分的存儲器部分的數(shù)目可以根據(jù)需要而進行改變。進一步，與劃分部分數(shù)目改變相關(guān)的信息可以被增加到作為一個代碼而被接收的地址信號中。
不是根據(jù)一個程序周期和一個外部專用端子而進入電源模式的一個半導體存儲器器件，本發(fā)明可以被實現(xiàn)在根據(jù)一個程序周期或者根據(jù)一個外部專用端子而進入電源關(guān)閉模式的一個半導體存儲器器件中。
本發(fā)明可以被用于一個半導體存儲器器件，例如一個快速周期的RAM(FCRAM)。
用于制造DRAM 10的過程不局限于CMOS過程，而且可以使用一個Bi-CMOS的處理過程。
本發(fā)明的示例和實施方式僅僅是用于進行說明的，而不具有任何限制性，并且本發(fā)明不局限于這里所給出的細節(jié)，而是可以在后附書的范圍和等價范圍內(nèi)進行修改。
權(quán)利要求
1.一個半導體存儲器器件，包括必須進行刷新來維持數(shù)據(jù)的多個存儲器單元(23a)，其中這個半導體存儲器器件包括對存儲器單元執(zhí)行正常操作的一個正常操作模式，和當這個半導體存儲器件處于一個待機狀態(tài)下時，用于降低功率消耗的多個低功率消耗模式，這個半導體存儲器件的特征是用于設(shè)置這多個低功率消耗模式中的一個模式的一個模式設(shè)置電路(15)。
2.如權(quán)利要求1的這個半導體存儲器器件，其中這個半導體存儲器器件在正常工作模式下，周期性地自刷新所有的存儲器單元。
3.如權(quán)利要求1或者2的這個半導體存儲器器件，其特征是一個判斷電路(17)，用于根據(jù)一個外部信號和這個半導體存儲器器件的一個外部信號來判斷這個模式是正常工作模式或者是包括低功率消耗模式的一個電源關(guān)閉模式。
4.如權(quán)利要求1或者2的這個半導體存儲器器件，其中這個判斷電路對這個內(nèi)部信號作出響應而接收這個外部信號，并且產(chǎn)生這個電源關(guān)閉模式信號，這個半導體存儲器器件的特征是一個刷新控制電路(20)，被連接到這個模式設(shè)置電路和判斷電路，用于產(chǎn)生與對這個電源關(guān)閉模式信號作出響應而被這個模式設(shè)置電路所設(shè)置的一個低功率消耗模式相應的一個刷新信號。
5.如權(quán)利要求1或者2的這個半導體存儲器器件，進一步包括用于接收這個外部信號的一個外部端子。
6.一個半導體存儲器器件，包括含多個存儲器單元的一個存儲器內(nèi)核(23)，其中對存儲器單元進行刷新來保持數(shù)據(jù)，其中這個半導體存儲器件包括對存儲器單元執(zhí)行正常操作的一個正常操作模式，和當這個半導體存儲器件處于一個待機狀態(tài)下時，用于降低功率消耗的多個低功率消耗模式；一個內(nèi)部電源提供電路(22)，被連接到這個存儲器內(nèi)核，以向這個存儲器內(nèi)核提供工作電壓，其中這多個低功率消耗模式包括一第一低功率消耗模式，一第二低功率消耗模式，和一第三低功率消耗模式中的一個。這第一低功率消耗模式停止對所有存儲器單元進行刷新并且停止內(nèi)部電源提供電路的工作。這第二低功率消耗模式停止對所有存儲器單元進行刷新，而繼續(xù)內(nèi)部電源提供電路的工作；和這第三低功率消耗模式對部分存儲器單元進行刷新，并且繼續(xù)內(nèi)部電源提供電路的工作；這個半導體存儲器件的特征是用于設(shè)置這多個低功率消耗模式中的一個模式的一個模式設(shè)置電路(15)。
7.如權(quán)利要求6的這個半導體存儲器器件，其中這個正常工作模式包括一個待機模式和從待機模式進入的一個程序模式，并且其中這個模式設(shè)置電路在這個程序模式期間，設(shè)置在第三低功率消耗模式下需要被刷新的一部分存儲器單元。
8.如權(quán)利要求6的這個半導體存儲器器件，其中這個正常工作模式包括一個待機模式和從待機模式進入的一個程序模式，并且其中這個模式設(shè)置電路在這個程序模式期間，設(shè)置多個低功率消耗模式中的一個。
9.如權(quán)利要求8的這個半導體存儲器器件，其中根據(jù)一個命令或者一個外部信號，這個半導體存儲器器件從這個待機模式切換到程序模式。
10.如權(quán)利要求9的這個半導體存儲器器件，其中這個命令包括在正常工作模式期間不使用的一個非法命令。
11.如權(quán)利要求10的這個半導體存儲器器件，其特征是一個命令解碼器(11)，用于接收這個非法命令，其中當連續(xù)地接收到多個非法命令時，這個命令解碼器決定切換到這個程序模式。
12.如權(quán)利要求11的這個半導體存儲器器件，其中當在接收到這個非法命令后，這個命令解碼器接收到與這個非法命令不同的一個命令時，這個命令解碼器就停止切換到這個程序模式。
13.如權(quán)利要求9的這個半導體存儲器器件，其中這個模式設(shè)置電路接收用于設(shè)置第三低功率消耗模式的信息，并且在這個程序模式期間根據(jù)這個信息設(shè)置在第三低功率消耗模式下需要被刷新的一部分存儲器單元。
14.如權(quán)利要求9的這個半導體存儲器器件，其中這個外部信號包括一個程序模式信號。
15.如權(quán)利要求14的這個半導體存儲器器件，其中這個半導體存儲器器件接收一個程序模式信號，并且根據(jù)這個程序模式信號的模板變化來決定是否需要切換到這個程序模式。
16.如權(quán)利要求6的這個半導體存儲器器件，其中多個存儲器單元被安排在多個塊部分中，并且其中在第三工作模式下可以選擇一個任意的塊部分。
17.如權(quán)利要求6的這個半導體存儲器器件，其中多個存儲器單元被安排在多個塊部分中，并且其中在第三工作模式下可以選擇一個任意數(shù)目的塊部分。
18.如權(quán)利要求6的這個半導體存儲器器件，其中多個存儲器單元被安排在多個塊部分中，每一個塊部分均具有不同的刷新特性，并且其中具有最佳刷新特性的塊部分被選擇作為在第三工作模式期間需要被刷新的部分。
19.一個半導體存儲器器件，包括被組織成在多個存儲器部分中的多個存儲器單元(23a)，其中對存儲器單元進行刷新來保持數(shù)據(jù)，并且其中這個半導體存儲器件包括用于對至少一個存儲器部分中的存儲器單元進行刷新的一個刷新模式，每一個存儲器部分具有一個內(nèi)在的刷新特性，這個半導體存儲器器件的特征是一個選擇電路(90)，用于選擇具有最佳刷新特性的至少一個存儲器部分。
20.如權(quán)利要求19的這個半導體存儲器器件，其中多個存儲器部分包括前面設(shè)置成用于刷新的一第一存儲器部分和具有最佳刷新特性的一第二存儲器部分，其中這個選擇電路包括一個地址擾亂電路(90)，這個地址擾亂電路90用于接收指定第一存儲器部分的第一地址信息，并且用于將這個第一地址信息轉(zhuǎn)換成指定第二存儲器部分的第二地址信息。
21.如權(quán)利要求20的這個半導體存儲器器件，其中這個地址擾亂電路(90)包括用于保存轉(zhuǎn)換信息的一個非揮發(fā)性元件(99)，這個非揮發(fā)性元件99用于將第一地址信息轉(zhuǎn)換為第二地址信息。
22.如權(quán)利要求21的這個半導體存儲器器件，進一步包括用于輸出第二地址信息的一個電路(100)。
23.包括一第一半導體存儲器器件(33)的一個半導體器件，它不需要維持數(shù)據(jù)；一第二半導體器件(10)，連接到第一半導體存儲器器件，其中這第二半導體存儲器器件包括必須進行刷新來維持數(shù)據(jù)的多個存儲器單元(23a)，其中這個半導體存儲器器件包括對存儲器單元執(zhí)行正常操作的一個正常操作模式，和當這個半導體存儲器件處于一個待機狀態(tài)下時，用于降低功率消耗的多個低功率消耗模式，這個半導體存儲器件的特征是用于設(shè)置這多個低功率消耗模式中的一個模式的一個模式設(shè)置電路(15)。
24.一個半導體存儲器器件，包括必須進行刷新來維持數(shù)據(jù)的多個存儲器單元(23a)，其中這個半導體存儲器器件包括對存儲器單元執(zhí)行正常操作的一個正常操作模式，和當這個半導體存儲器件處于一個待機狀態(tài)下時，用于降低功率消耗的多個低功率消耗模式，一個命令解碼器(11)用于接收一個命令并且根據(jù)這個命令來產(chǎn)生一第一程序模式信號和一個正常工作模式信號，這個半導體存儲器件的特征是一個輸入控制電路(13)，連接到這個命令解碼器，用于從這個命令解碼器接收第一程序模式信號并且用于根據(jù)這個第一程序模式信號來產(chǎn)生一個程序模式輸入信號；和一個模式設(shè)置電路(15)，被連接到輸入控制電路，用于對這個程序模式輸入信號作出響應，設(shè)置這多個低功率消耗模式中的一個模式。
25.如權(quán)利要求24的半導體存儲器器件，其中當在第一程序模式信號后被提供了一個正常工作模式信號時，這個輸入控制電路停止產(chǎn)生這個程序模式輸入信號。
26.如權(quán)利要求24的半導體存儲器器件，其特征是一個外部信號輸入電路(12)，被連接到這個輸入控制電路，用于接收一第二程序模式信號并且將這個第二程序模式信號提供到輸入控制電路。
27.如權(quán)利要求24的半導體存儲器器件，其特征是一個刷新控制電路(20)，被連接到這個模式設(shè)置電路，用于產(chǎn)生與被這個模式設(shè)置電路所設(shè)置的一個低功率消耗模式相應的一個刷新信號。
28.如權(quán)利要求27的半導體存儲器器件，其特征是一個判斷電路(17)，被連接到這個刷新控制電路，用于根據(jù)一個外部信號和這個半導體存儲器器件的一個內(nèi)部信號來判斷這個模式是否是正常工作模式或者是包括多個低功率消耗模式的一個電源關(guān)閉模式，其中當這個模式是電源關(guān)閉模式時，這個判斷電路將這個電源關(guān)閉模式信號提供到這個刷新控制電路。
29.如權(quán)利要求28的半導體存儲器器件，其中這個外部信號是一個芯片使能信號，并且這個內(nèi)部信號是一個刷新請求信號，這個半導體存儲器器件的特征是一個刷新操作判斷電路(18)，被連接到這個判斷電路，用于產(chǎn)生這個刷新請求信號。
30.一個半導體存儲器器件，包括必須進行刷新來維持數(shù)據(jù)的多個存儲器單元(23a)，其中這個半導體存儲器器件包括對存儲器單元執(zhí)行正常操作的一個正常操作模式，和當這個半導體存儲器件處于一個待機狀態(tài)下時，用于降低功率消耗的多個低功率消耗模式，這個半導體存儲器件的特征是用于對一個低功率消耗模式作出響應，產(chǎn)生一個刷新操作模式信號的一個模式設(shè)置電路(15)；和一個刷新控制電路(20)，被連接到這個模式設(shè)置電路，用于對這個刷新操作命令信號作出響應，將需要被刷新的存儲器單元的一個設(shè)置地址與一個刷新計數(shù)器地址進行比較，并且當這個設(shè)置地址和這個刷新計數(shù)器地址匹配時產(chǎn)生這個刷新信號。
全文摘要
一個半導體存儲器器件,用于降低功率消耗和增加性能。這個半導體存儲器器件包括必須進行刷新來維持數(shù)據(jù)的多個存儲器單元。這個半導體存儲器器件包括對存儲器單元執(zhí)行正常操作的一個正常操作模式,和當這個半導體存儲器件處于一個待機狀態(tài)下時,用于降低功率消耗的多個低功率消耗模式。這個半導體存儲器件包括用于設(shè)置這多個低功率消耗模式中的一個模式的一個模式設(shè)置電路。
文檔編號G11C29/04GK1355536SQ0114121
公開日2002年6月26日 申請日期2001年9月28日 優(yōu)先權(quán)日2000年11月30日
發(fā)明者佐藤一, 佐藤光德, 川本悟 申請人:富士通株式會社