專利名稱：高密度或非型快擦寫存儲器件及其編程方法
技術(shù)領(lǐng)域：
本發(fā)明涉及快擦寫存儲器件，特別涉及以很低電源電壓工作的高密度NOR(或非)型快擦寫存儲器件，及編程該存儲器件的方法。
快擦寫存儲器一般用于各種計算機(jī)系統(tǒng)，提供非易失信息存儲。常規(guī)的快擦寫存儲器一般包括將信息編程到快擦寫存儲單元中的編程電路及擦除存儲單元的擦除電路。然而，這種編程和擦除電路需要的電壓電平不同于一般可從計算機(jī)系統(tǒng)電源電壓得到的電源電壓電平。
某些快擦寫存儲器需要多個電壓供應(yīng)，以配合編程和擦除電路。例如，任何快擦寫存儲器都需要電源電壓和用于編程電路的分離高壓。不幸的是，雙電壓供應(yīng)的這種需求一般會增加使用這種雙電源快擦寫存儲器的計算機(jī)系統(tǒng)的電源系統(tǒng)設(shè)計的復(fù)雜性，而且會提高這種系統(tǒng)的整體成本。
另一方面，單電源快擦寫存儲器一般含有產(chǎn)生編程和擦除各快擦寫存儲單元需要的合適電壓電平和電流電平的專用電路。例如，這種快擦寫存儲器一般包括電荷激勵電路，用于將單個電源電壓轉(zhuǎn)換成驅(qū)動編程期間輸入到快擦寫存儲單元的需要的合適電壓電平。
例如便攜式計算機(jī)等最新的計算機(jī)系統(tǒng)使用了與早期系統(tǒng)相比較低的電源電壓電平工作的集成電路和其它器件。例如，使用5V電源電壓的常規(guī)筆記本計算機(jī)系統(tǒng)現(xiàn)已向3V或更低的電源電壓(例如2V或1.5V)發(fā)展。
不幸的是，這種低電源電壓電平實際上限制了可以由電荷激勵電路在快擦寫存儲器上產(chǎn)生電編程電流的量。由于限制了能夠同時編程的快速單元的數(shù)量，所以對有效編程電流的這種限制會降低這種快擦寫存儲器的整體速度。
理論上說，更大和更復(fù)雜的電荷激勵電路將提供同時編程快擦寫存儲單元的所有字節(jié)或字所需要的基本電流。如果電源電壓的電壓電平進(jìn)一步降低，例如，降低到2V以下，則電荷激勵電路會變得更復(fù)雜和更大。致使這種更大更復(fù)雜電荷激勵電路占用更大的集成電路管芯面積。專用于電荷激勵電路的這種大集成電路管芯空間一般會降低快擦寫存儲單元和相關(guān)的存取電路的有效性，因而會限制這種快擦寫存儲器的整個存儲容量。另一方面，這種大管芯空間可能需要相當(dāng)大地增加集成電路管芯的整體尺寸，致使增大了制造成本。
因此，本發(fā)明的目的是提供一種高密度NOR型快擦寫存儲器件，能夠通過使編程期間消耗的最大工作電流最小來減小電荷激勵電路的尺寸，還提供其編程的方法。
本發(fā)明另一目的是提供一種能夠縮短編程時間的高密度NOR型快擦寫存儲器件，還提供其編程方法。
為了達(dá)到本發(fā)明的目的，根據(jù)本發(fā)明的一個方面，提供一種NOR型快擦寫存儲器件的編程方法。根據(jù)該編程方法，由行和列選擇電路選擇設(shè)置于存儲器件中的存儲單元中的至少兩個。然后，所選存儲單元依次由包括激勵電路、寫驅(qū)動器、選擇電路、和編程周期控制電路的裝置編程。在該實施例中，所選存儲單元中的一個開始編程，且第一時間周期過去后，所選存儲單元的另一個開始編程。第一時間周期對應(yīng)于編程各所選存儲單元至高達(dá)低于目標(biāo)閾值電壓的預(yù)定閾值電壓需要的時間，并設(shè)定為短于編程各所選存儲單元至高達(dá)目標(biāo)閾值電壓所需要的第二時間周期。
下面參考附圖、結(jié)合非限制性的實施例詳細(xì)說明本發(fā)明，附圖中類似的參考標(biāo)記表示類似的元件，其中

圖1是展示常規(guī)快擦寫存儲單元的剖面示圖；圖2是展示同時編程兩個數(shù)據(jù)位時單元電流和編程時間間關(guān)系的示圖；圖3是展示編程期間快擦寫存儲單元的閾值電壓和編程時間的關(guān)系的示圖；圖4是閾值電壓和單元電流隨編程時間變化的示圖；圖5是展示本發(fā)明優(yōu)選實施例的快擦寫存儲器件的框圖；圖6是展示本發(fā)明編程方法的單元電流和編程時間的關(guān)系的示圖。
下面結(jié)合各附圖更詳細(xì)地說明本發(fā)明的優(yōu)選實施例。
參見圖1，該圖是快擦寫存儲單元的剖面圖，該快擦寫存儲單元具有形成于P型襯底2中的N+型源3和漏4，形成于溝道上的浮柵6，溝道和浮柵間夾有小于100埃的薄絕緣層5，及形成于浮柵6上的控制柵8，浮柵和控制柵間夾有另一絕緣層7。
通過將襯底2和源區(qū)3接地，并給控制柵8加約+10V的高壓Vg，給漏4加約+5-+6V的正電壓Vd，給圖1的快擦寫存儲單元編程。如果這種偏置條件下預(yù)定時間過去后，大量負(fù)電荷從與漏4相鄰的溝道注入到浮柵6。此時，浮柵6為負(fù)電位。這樣增大了讀操作期間快擦寫存儲單元的閾值電壓。這種快擦寫存儲單元的狀態(tài)稱作“截止單元(off cell)”。在給截止單元的漏4加約+5V-+6V的正電壓Vd時，從漏4到接地源3沒有單元電流流動。擦除狀態(tài)即未編程的快擦寫存儲單元稱作“導(dǎo)通單元(oncell)”。在給導(dǎo)通單元的漏4加約+5V-+6V的正電壓時，約200微安的單元電流通過溝道從漏4流到源3。
正如所屬領(lǐng)域公知的，快擦寫存儲器件例如NOR型快擦寫存儲器件的所選存儲單元按字節(jié)單元(由8個數(shù)據(jù)位構(gòu)成)或字單元(由16個數(shù)據(jù)位構(gòu)成)編程。在字節(jié)/字單元的所有數(shù)據(jù)位同時編程時，在按字節(jié)單元編程時，需要1.6mA(200微安*8)的最大電流，在按字單元編程時，需要3.2mA(200微安*16)的最大電流。為了產(chǎn)生約+5V-+6V的電壓Vd加于快擦寫存儲單元的漏4上，同時提供大電流量(即1.6mA或3.2mA)，需要很大的電荷激勵電路。如上所述，致使這種電荷激勵電路占用很大集成電路管芯面積。專用于電荷激勵電路的這種大集成電路管芯空間一般會降低快擦寫存儲單元和有關(guān)的存取電路的有效性，因而會限制這種快擦寫存儲器的整體存儲容量(是指集成電路管芯尺寸增大)。另外，在總是耗用這種大電流量時，會發(fā)生電源噪聲，進(jìn)而導(dǎo)致如下將詳細(xì)說明的快擦寫存儲器件故障。在NOR型快擦寫存儲器件所用電源電壓電平降得越來越低時，這種問題會變得越來越嚴(yán)重。
根據(jù)減小電荷激勵電路所用面積的常規(guī)編程方法，首先，把要編程的多個數(shù)據(jù)位分成多組。然后，在單元編程時間T周期(相當(dāng)于充分編程到高達(dá)快擦寫存儲單元的目標(biāo)閾值電壓)內(nèi)，同時編程多組中每組的數(shù)據(jù)位。例如，在每組由兩個數(shù)據(jù)位構(gòu)成的情況下，如圖2所示，與上述編程方法(所有字單元的數(shù)據(jù)位同時編程的方法)相比，單元編程時間T周期期間消耗的最大電流減小1/8，即約400微安。因此，可以與這樣減小的最大電流成比例地減小電荷激勵電路的尺寸。這里，假定快擦寫存儲單元的峰值電流由I峰值表示，如圖2所示，各單元編程時間T周期的最大電流相當(dāng)于峰值電流的兩倍(2I峰值)。另一方面，可以知道，總的編程時間T編程變?yōu)樯鲜鼍幊谭椒ǖ陌吮?在T周期＝1微秒，T編程＝1微秒* 8＝8微秒)。
在NOR型快擦寫存儲器件在很低電源電壓(例如低于2.0V)下工作的情況下，產(chǎn)生編程期間提供給快擦寫存儲單元的漏的電流電平和電壓電平所需要的時間變得更長。另一方面，要減少總編程時間，電荷激勵電路尺寸會增大。這種情況下，在快擦寫存儲器件的集成度很高時，電荷激勵電路占用集成電路管芯較大面積。意味著專用于電荷激勵電路的這種大集成電路管芯空間一般會降低快擦寫存儲單元和相關(guān)的存取電路的有效性，進(jìn)而限制這種快擦寫存儲器的總存儲容量。
參見圖3，該圖是展示編程時間與單元的閾值電壓間關(guān)系的示圖，圖3中，垂直軸表示快擦寫存儲單元的閾值電壓，水平軸表示其編程時間，由對數(shù)比表示。假定要編程單元的目標(biāo)閾值電壓Vth_pgm為8V，編程該單元需要的單元編程時間T周期為1微秒。這種條件下，從圖3可以看出，該單元的閾值電壓Vth在為單元編程時間T周期一半的0.5微秒內(nèi)增大到高達(dá)約7V(接近85％)。
如圖4所示，該圖展示了閾值電壓和單元電流隨編程時間的變化，單元的閾值電壓Vth在時間0-T1期間急劇增加到高達(dá)Vth1，而流過編程單元的單元電流在第一編程時間內(nèi)從I峰值急劇降低到It1。然后，在時間T1-T周期期間，該單元的閾值電壓Vth從Vth1慢慢增大到Vth_pgm，消耗很少單元電流量。
從圖3和4可以看出，在快擦寫存儲單元的閾值電壓Vth在單元編程時間T周期的開始階段急劇增大時，通過溝道從漏流到源的單元電流急劇下降。這里，對于所屬領(lǐng)域的技術(shù)人員來說很顯然，閾值電壓Vth隨快擦寫存儲單元的特性而增大的斜率可以改變。意味著時間0-T1根據(jù)單元特性或者變短或者變長。
圖5是展示本優(yōu)選實施例的NOR型快擦寫存儲器件的框圖。NOR型快擦寫存儲器件100包括存儲單元陣列110，盡管圖中未示出，但該陣列由沿行延伸的多個字線、沿列延伸的多個位線及每個設(shè)置于字線和位線交叉處的多個快擦寫存儲單元(或EEPROM)構(gòu)成。行譯碼電路120根據(jù)行地址選擇一個字線，列譯碼電路130和列選通門電路140根據(jù)列地址選擇位線的一部分。例如，在存儲單元按字節(jié)單元編程時，由列譯碼電路130和列選通門140選擇8個位線。在存儲單元按字單元編程時，由列譯碼電路130和列選通門電路140選擇16個位線。即，分別選擇8/16個設(shè)置在所選字線和所選位線的交叉點處的快擦寫存儲單元。
在該快擦寫存儲器件100中，還提供編程周期控制電路150、數(shù)據(jù)輸入緩沖電路160、選擇電路170、激勵電路180及寫驅(qū)動電路190。要編程的‘0’或‘1的數(shù)據(jù)位’根據(jù)字節(jié)/字單元暫時存儲在數(shù)據(jù)輸入緩沖電路160中。在進(jìn)行所選存儲單元的編程操作時，編程周期控制電路150產(chǎn)生脈沖形編程周期信號PGM_BLi。產(chǎn)生編程周期信號PGM_BLi為的是相鄰編程周期信號的激活周期彼此重疊，如圖6所示，以下將更具體介紹。編程周期信號PGM_BLi分別對應(yīng)于將要編程的數(shù)據(jù)位Din_i(i＝0-15)。該例中，編程周期控制電路150例如包括計數(shù)器。
然后，選擇電路170接收這樣產(chǎn)生的編程周期信號PGM_BLi和數(shù)據(jù)位Din_i(i＝0-15)，然后產(chǎn)生分別對應(yīng)于所選位線的數(shù)據(jù)線選擇信號DLSELi(i＝0-15)。例如，在激活編程周期信號PGM_BL0和數(shù)據(jù)位Din_0將被編程(例如，邏輯‘0’)時，數(shù)據(jù)線選擇信號DLSEL0被激活。另一方面，在激活編程周期信號PGM_BL0，和數(shù)據(jù)位Din_0將被禁止編程(例如，邏輯‘1’)時，數(shù)據(jù)線選擇信號DLSEL0不被激活。其它的數(shù)據(jù)線選擇信號DLSEL1到DLSEL15根據(jù)上述方式激活或不被激活。
激勵電路180給寫驅(qū)動電路190提供漏電壓Vd(例如5V)，并提供將傳遞給所選位線的電流。寫驅(qū)動電路190響應(yīng)數(shù)據(jù)線選擇信號DLSELi從激勵電路180給所選位線提供漏電壓Vd和電流。與編程周期信號類似，選擇信號DLSELi中的相鄰信號的激活周期也彼此重疊。結(jié)果，所選存儲單元的編程周期重疊。
題為“AUTO-PROGAM CIRCUIT IN A NONVOLATILESEMICONDUCTOR MEMOEY DEVICE”(在非易失半導(dǎo)體存儲器件中的自編程電路)的美國專利5,642,309中公開了激勵電路180的例子，這里引用該文獻(xiàn)。
假定上述NOR型快擦寫存儲器件100的單元按字單元編程，下面更詳細(xì)說明本發(fā)明的編程操作。然而，顯然，本發(fā)明的編程方法可應(yīng)用于根據(jù)字節(jié)單元編程的快擦寫存儲器件。并且該NOR型快擦寫存儲器件100支持讀同時寫(RWW)操作模式，其中編程操作和讀操作同時進(jìn)行。題為“BANKARCHITECTURE FOR A NON-VOLATILE MEMORY ENABLINGSIMULTANEOUS REASING AND WRITING”(具有同時讀和寫功能的非易失存儲器的存儲結(jié)構(gòu))的美國專利5867430中公開了RWW模式操作的存儲器件，這里引用該文獻(xiàn)。
圖6是展示本發(fā)明優(yōu)選實施例的編程方法的單元電流和編程時間的關(guān)系的示圖。在說明本發(fā)明的編程方法之前，將第一編程時間T1定義為快擦寫存儲單元的閾值電壓Vth達(dá)到低于目標(biāo)閾值電壓Vth_pgm的閾值電壓(例如，6V-7V)Vth1時的時間，和第二編程時間T2定義為充分編程快擦寫存儲單元到高達(dá)目標(biāo)閾值電壓Vth_pgm需要的時間。這里，第二時間T2對應(yīng)于快擦寫存儲單元的單元編程時間T周期。可以根據(jù)電荷激勵電路的大小和峰值電流之間的關(guān)系，設(shè)定低于目標(biāo)閾值電壓Vth_pgm的閾值電壓。
在編程操作開始時，行譯碼電路120選擇存儲單元陣列110的一個字線，列譯碼電路130和列選通門電路140選擇16個位線(字單元中的)。上述操作的結(jié)果是分別選擇16個設(shè)置于所選字線和所選位線交叉點上的快擦寫存儲單元。盡管圖中示出，但例如從已知的字線電壓發(fā)生電路激勵的約10V高電壓可加于所選字線上，該字線一般耦合到所選單元的控制柵上。
然后，在用編程周期控制電路150強(qiáng)激活第一編程周期信號PGM_BL0時，選擇電路170接收第一編程周期信號PGM_BL0和第一數(shù)據(jù)位Din_0(例如邏輯‘0’)，然后，響應(yīng)于此激活第一數(shù)據(jù)線選擇信號DLSEL0。第一數(shù)據(jù)位Din_0是存儲于數(shù)據(jù)輸入緩沖電路160中并被編程的數(shù)據(jù)位Din_0到Din_15中的一個。于是通過寫驅(qū)動電路190和列選通門電路140，將來自激勵電路180的漏電壓Vd和電流供應(yīng)給對應(yīng)于第一數(shù)據(jù)位Din_0的第一位線(或第一數(shù)據(jù)線選擇信號DLSEL0)。因此，耦合到第一位線的第一快擦寫存儲單元開始被編程。此時，如上所述，流過所選第一快擦寫存儲單元的單元電流相當(dāng)于約200微安的最大電流I峰值。
第一快擦寫存儲單元的第一編程時間T1過去后，如圖6所示，在激活第一編程周期信號PGM_BL0時(即，在第一快擦寫存儲單元的編程操作結(jié)束前)，強(qiáng)激活第二編程周期信號PGM_BL0。然后，選擇電路170接收第二編程周期PGM_BL1和第二數(shù)據(jù)位Din_1(例如邏輯‘0’)，然后，響應(yīng)于此激活第二數(shù)據(jù)線選擇信號DLSEL1。來自激勵電路180的漏電壓Vd和電流，通過寫驅(qū)動電路190和列選通門電路140，提供給對應(yīng)于第二數(shù)據(jù)位Din_1的第二位線。因此，耦合到第二位線的第二快擦寫存儲單元開始被編程。
從上述說明和圖6可知，由于數(shù)據(jù)線選擇信號DLSEL0和DLSEL1(或編程周期信號PGM_BL0和PGM_BL1)的激活周期的緣故，第一和第二單元同時編程。此時，第二單元編程時消耗的最大電流相當(dāng)于在第一單元的第一編程時間T1過去的時間點流過第一單元的電流I1和流過第二單元的電流I峰值的總和。
然后，如圖6所示，在第二快擦寫存儲單元的第一編程時間T1過去后，在第一和第二編程周期信號PGM_BL0和PGM_BL1激活的同時，強(qiáng)激活第三編程周期信號PGM_BL2。這是由于第一編程時間T1設(shè)定為比第二編程時間T2短一半。然后，按如上所述的相同方法第三快擦寫存儲單元開始被編程。因此，第一、第二和第三存儲單元同時被編程。在第二存儲單元的第一編程時間T1過去的時間點，第三存儲單元編程時消耗的最大電流相當(dāng)于流過第一單元的電流I2、流過第二單元的電流I1和流過第三單元的電流I峰值的總和。存儲在數(shù)據(jù)輸入緩沖電路160中的其它數(shù)據(jù)位Din_3-Din_5按如上所述相同的方式依次被編程。
這里，在第二編程時間T2過去后，與數(shù)據(jù)位相關(guān)的每個快擦寫存儲單元的編程操作自動結(jié)束。
根據(jù)第一實施例的編程方法，總編程時間T編程如下T編程＝T1×N(T2-T1)這里，符號N表示將要編程的數(shù)據(jù)位數(shù)(在字節(jié)單元情況下，N＝8，在字單元情況下，N＝16)。例如，在N＝16，T2＝1微秒，T1＝0.5微秒時，字單元的總編程時間T編程為8.5微秒(0.5微秒*16+0.5微秒)。在N＝8，T2＝1微秒和T1＝0.5微秒時，字節(jié)單元的總編程時間T編程為4.5微秒(0.5微秒*8+0.5微秒)。從上述說明和圖6可知，單元編程時間T編程內(nèi)消耗的最大電流為I’峰值(I峰值+I1+I2)，小于常規(guī)編程方法(兩個數(shù)據(jù)位同時編程到高達(dá)目標(biāo)閾值電壓)消耗的最大電流。即，與常規(guī)編程方法相比，編程時的最大電流降低。
因此，根據(jù)本發(fā)明的優(yōu)選實施例，盡管NOR型快擦寫存儲器件的集成度提高，存儲器件所用電源電壓電平降低(例如低于2.0V)，但由于激勵電路180的緣故，可以在不增大集成電路管芯尺寸的情況下，提供編程所需要的相當(dāng)大電流量。
如果T1＜0.5*T2，和N＝16，可以減少總編程時間T編程，同時單元編程時間T周期內(nèi)消耗的最電流可以增大一點。
在第一編程時間T1比第二編程時間T2短一半(即，單元編程時間)的條件下，說明了本本發(fā)明的編程方法。然而，第二編程時間T2期間同時編程數(shù)據(jù)位的個數(shù)可以根據(jù)第一和第二編程時間T1和T2的關(guān)系確定。例如，在T1＝0.5*T2時，第二編程時間T2期間同時編程數(shù)據(jù)位的個數(shù)為2。在T1＜0.5*T2時，第二編程時間T2期間同時編程數(shù)據(jù)位的數(shù)為3或更大。
從上述說明的編程算法可知，該實施例的編程操作期間消耗的最大電流小于常規(guī)編程方法。因此，與同時編程兩個數(shù)據(jù)位的常規(guī)方法相比，根據(jù)優(yōu)選實施例的編程方法設(shè)計的激勵電路180的尺寸極大減小。因此，根據(jù)本發(fā)明的優(yōu)選實施例，盡管NOR型快擦寫存儲器件的集成度提高，存儲器件使用的電源電壓電平降低(例如，低于2.0V)，但由于激勵電路180的緣故，可以在不增大集成電路尺寸的情況下提供編程所需要的相當(dāng)大電流量。
另外，如上所述，由于NOR型快擦寫存儲器件具有RWW操作模式，進(jìn)行一存儲體(bank)的編程操作，并進(jìn)行另一存儲體的讀操作。對于所屬領(lǐng)域的技術(shù)人員很顯然，在從激勵電路產(chǎn)生高電壓Vd和漏電流時，會引起電源噪聲。編程期間引起的電源噪聲會影響另一存儲體的讀操作。因此，希望引起電源噪聲的漏電流最大值較小。結(jié)果，由于進(jìn)行編程操作期間引起的最大電流分散，所以可以最小化。
以上利用例示的優(yōu)選實施例說明了本發(fā)明。然而，應(yīng)理解，本發(fā)明的范圍不限于所公開的實施例。相反，應(yīng)覆蓋各種改進(jìn)及類似的設(shè)計。因此，本發(fā)明的保護(hù)范圍應(yīng)與最廣泛解釋相一致，以包括所有這種改進(jìn)和類似設(shè)計。
權(quán)利要求
1.一種用于具有按行和列設(shè)置的存儲單元陣列的快擦寫存儲器件的編程方法，其特征是該方法包括以下步驟選擇存儲單元中的至少兩個存儲單元；及依次編程所選存儲單元，以使所選存儲單元的編程周期重疊。
2.根據(jù)權(quán)利要求1所述的方法，其特征是一個所選存儲單元開始被編程，且第一時間過去后，另一所選存儲單元開始被編程。
3.根據(jù)權(quán)利要求2所述的方法，其特征是第一時間相當(dāng)于編程各所選存儲單元到高達(dá)低于目標(biāo)閾值電壓的預(yù)定閾值電壓所需要的時間。
4.根據(jù)權(quán)利要3所述的方法，其特征是第一時間設(shè)定為比編程各所選存儲單元到高達(dá)目標(biāo)閾值所需要的第二時間短。
5.根據(jù)權(quán)利要1所述的方法，其特征是快擦寫存儲器件包括NOR型快擦寫存儲器件。
6.一種用于具有按行和列設(shè)置的存儲單元陣列的NOR型快擦寫存儲器件的編程方法，其特征是該方法包括以下步驟選擇存儲單元中的多個存儲單元；及依次編程所選存儲單元，其中將編程各所選存儲單元到高達(dá)低于目標(biāo)閾值電壓的預(yù)定閾值電壓需要的第一時間，設(shè)計為比編程各所選存儲單元到高達(dá)目標(biāo)閾值所需要的第二時間短。
7.一種用于具有按行和列設(shè)置的存儲單元陣列的NOR型快擦寫存儲器件的編程方法，其特征是該方法包括以下步驟選擇存儲單元中的多個存儲單元；及對一個所選存儲單元進(jìn)行編程操作；及在先前的編程操作完成前，進(jìn)行下一個所選存儲單元的編程操作。
8.一種NOR型快擦寫存儲器件，其特征是該存儲器件包括按行和列設(shè)置的多個存儲單元的陣列；選擇各行中一行的行選擇電路；選擇各列中一個組的列選擇電路；激勵電路，用于產(chǎn)生在編程操作期間提供給所選列的漏電壓；編程周期控制電路，用于依次產(chǎn)生表示由所選行和列指定的存儲單元編程周期的編程周期信號；選擇電路，用于響應(yīng)于編程周期信號和要編程到指定存儲單元的數(shù)據(jù)位，分別產(chǎn)生指定所選列的選擇信號；及寫驅(qū)動電路，用于響應(yīng)于該選擇信號，用來自激勵電路的漏電壓驅(qū)動所選列，其中編程周期控制電路產(chǎn)生編程周期信號，以使指定存儲單元的編程周期重疊。
9.根據(jù)權(quán)利要求8所述的存儲器件，其特征是指定存儲單元中的一個開始被編程，且第一時間過去后，下一個指定的存儲單元開始被編程。
10.根據(jù)權(quán)利要求9所述的存儲器件，其特征是第一時間對應(yīng)于編程各指定存儲單元到高達(dá)低于目標(biāo)閾值電壓的預(yù)定閾值電壓需要的時間。
11.根據(jù)權(quán)利要求10所述的存儲器件，其特征是第一時間設(shè)定為比編程各指定存儲單元到高達(dá)目標(biāo)閾值所需要的第二時間短。
12.根據(jù)權(quán)利要求8所述的存儲器件，其特征是快擦寫存儲器件包括NOR型快擦寫存儲器件。
13.根據(jù)權(quán)利要求8所述的存儲器件，其特征是編程周期控制電路包括計數(shù)器。
全文摘要
一種用于快擦寫存儲器件的編程方法。根據(jù)該編程方法,要編程的數(shù)據(jù)位中的一個開始被編程到相應(yīng)的存儲單元中。然后,在先前的編程操作結(jié)束前,開始下一個數(shù)據(jù)位的編程。利用這種編程算法,盡管快擦寫存儲器件的集成度提高,但由于電荷激勵電路的緣故,仍可以在不增大集成電路管芯尺寸的情況下,提供編程需要的相當(dāng)大電流量。
文檔編號G11C16/04GK1278102SQ0010520
公開日2000年12月27日 申請日期2000年3月29日 優(yōu)先權(quán)日1999年6月22日
發(fā)明者李炳勛, 林瀛湖 申請人:三星電子株式會社