基于vim接口的dsp處理器系統(tǒng)的制作方法
【專利摘要】本實用新型公開了一種基于VIM接口的DSP處理器系統(tǒng)。其包括：母板電路，其為DSP處理器與VIM接口的公頭或母頭電連接；子板電路，其為DSP外圍電路與所述VIM接口的相對應(yīng)的母頭或公頭電連接；所述母板電路通過VIM接口的公頭或母頭與子板電路的VIM接口的相對應(yīng)的母頭或公頭對應(yīng)電連接，以實現(xiàn)母板與子板之間的數(shù)據(jù)傳輸。本實用新型采用子母板結(jié)構(gòu)，使用靈活，數(shù)據(jù)傳輸速度快，母板和子板有著統(tǒng)一的VIM接口，能保持接口的兼容性，并且在母板卡上可更換多種不同處理速度的DSP處理器，為設(shè)計者提供高性能處理能力的同時，能大大減少硬件設(shè)計的工作量而加快課題的研制進度，并且促進了VIM總線系統(tǒng)的應(yīng)用。
【專利說明】
基于VIM接口的DSP處理器系統(tǒng)
技術(shù)領(lǐng)域
[0001]本實用新型涉及DSP處理器開發(fā)領(lǐng)域，更具體地說，本實用新型涉及一種基于VM接口的DSP處理器系統(tǒng)。
【背景技術(shù)】
[0002]DSP芯片，也稱數(shù)字信號處理器，DSP處理器，是一種特別適合于進行數(shù)字信號處理運算的微處理器，DSP處理器是專門適用高速、實時、密集的數(shù)字信號處理運算而發(fā)展起來的，近些年來，DSP在通信、軍事、圖像/語音信號處理、高性能計算、高精度伺服控制、醫(yī)療器械等方面的運用日益增長。
[0003]TMS320C6000系列DSP是德州儀器公司推出的定點、浮點系列DSP，是目前國際上性能最高的DSP之一，其卓越的性能使得它在傳統(tǒng)的DSP領(lǐng)域、雷達、無線電基站等高端領(lǐng)域，以及寬帶媒體、身份識別等新興領(lǐng)域都有很好的應(yīng)用前景。但是，隨著DSP性能和功能的不斷增強，應(yīng)用系統(tǒng)的設(shè)計越來越復雜。C6000系列的DSP芯片幾乎都是BGA封裝，硬件開發(fā)難度大，尤其是進行PCB設(shè)計時費時費力，并且，DSP系統(tǒng)外圍單元(例如數(shù)據(jù)采集模塊、數(shù)據(jù)還原模塊等)傳輸數(shù)據(jù)的速度與DSP芯片本身的處理速度已經(jīng)越來越成為設(shè)計一個高速實時數(shù)字信號處理系統(tǒng)的瓶頸。要將DSP的性能充分釋放出來，合理的板級設(shè)計是DSP系統(tǒng)開發(fā)人員面臨的一個關(guān)鍵性的問題。
[0004]如何把TI公司的C6000系列DSP芯片快速地運用到產(chǎn)品中是我們不得不面臨的問題。為了解決這一難題，本專利引入了 PENTEK公司定義的V頂總線接口規(guī)范，設(shè)計了一種滿足32位數(shù)據(jù)寬度的通用DSP系統(tǒng)板卡;并且，為了能夠使用C6000中的64位數(shù)據(jù)寬度的高性能DSP處理器(例如C64XX系列)，我們對32位VIM總線規(guī)范進行了修改擴充，我們把它稱為“64位V頂總線”。
【實用新型內(nèi)容】
[0005]本實用新型的一個目的是解決至少上述問題和/或缺陷，并提供至少后面將說明的優(yōu)點。
[0006]本實用新型另一個目的就是提供一種基于VM接口的DSP處理器系統(tǒng)，其采用子母板結(jié)構(gòu)，使用靈活，數(shù)據(jù)傳輸速度快，母板和子板有著統(tǒng)一的VIM接口，也可以根據(jù)需要設(shè)定一致的外形尺寸，能保持接口的兼容性，并且在母板卡上可更換多種不同處理速度的DSP處理器，從而可以針對不同的應(yīng)用方向，在為設(shè)計者提供高性能處理能力的同時，能大大減少硬件設(shè)計的工作量而加快課題的研制進度，并且促進了 V頂總線系統(tǒng)的應(yīng)用。
[0007]為了實現(xiàn)本實用新型的這些目的和其他優(yōu)點，一種基于V頂接口的DSP處理器系統(tǒng)包括:
[0008]母板電路，其為DSP處理器與V頂接口的公頭或母頭電連接；
[0009]子板電路，其為DSP外圍電路與所述V頂接口的相對應(yīng)的母頭或公頭電連接；
[0010]所述母板電路通過VIM接口的公頭或母頭與子板電路的VIM接口的相對應(yīng)的母頭或公頭對應(yīng)電連接，以實現(xiàn)母板與子板之間的數(shù)據(jù)傳輸。
[0011]優(yōu)選的是，所述DSP外圍電路為ADC電路、DAC電路或音視頻處理電路的一種或兩種以上并聯(lián)組合。
[0012]優(yōu)選的是，所述DSP外圍電路與FPGA、FIF0存儲器或隨機存儲器的一種或兩種以上電連接。
[0013]優(yōu)選的是，所述DSP外圍電路為兩并聯(lián)電路與所述VIM接口的相對應(yīng)的母頭或公頭電連接，其中一路為第一 DSP外圍電路經(jīng)過第一 FPGA和FIFO存儲器與所述V頂接口的相對應(yīng)的母頭或公頭電連接，另一路為第二 DSP外圍電路經(jīng)過第二 FPGA和隨機存儲器與所述V頂接口的相對應(yīng)的母頭或公頭電連接。
[0014]優(yōu)選的是，所述第一 DSP外圍電路為ADC電路，所述第二 DSP外圍電路為DAC電路。
[0015]優(yōu)選的是，所述母板電路上的DSP處理器和V頂接口的公頭或母頭的數(shù)目都為n，所述子板電路上的V頂接口的相對應(yīng)的母頭或公頭的數(shù)目為m，其中η 2 m，n和m為自然數(shù)。
[0016]優(yōu)選的是，所述n=m = 2。
[0017]優(yōu)選的是，所述V頂接口為32位V頂總線接口或64位V頂總線接口。
[0018]優(yōu)選的是，所述32位V頂總線接口的隨機存儲器接口給DSP處理器提供32位數(shù)據(jù)寬度和16位地址，采用異步讀/寫模式;所述32位V頂總線接口的FIFO存儲器接口給DSP處理器提供32位數(shù)據(jù)寬度和狀態(tài)控制線，采用異步讀/寫模式。
[0019]優(yōu)選的是，所述64位VIM總線接口是在所述32位VIM總線接口的基礎(chǔ)上，將所述FIFO接口的32位數(shù)據(jù)線擴展了所述64位VM總線接口的高32位數(shù)據(jù)線，將所述FIFO存儲器接口的讀/寫和狀態(tài)控制線用來擴展高4位地址線和/CE2、/CE3片選控制信號和備用1/0，給DSP處理器提供64位數(shù)據(jù)寬度和20位地址。
[0020]本實用新型至少包括以下有益效果:本實用新型通過采用子母板結(jié)構(gòu)，使用靈活，數(shù)據(jù)傳輸速度快，母板和子板有著統(tǒng)一的VM接口，能保持接口的兼容性，并且在母板卡上可更換多種不同處理速度的DSP處理器，從而可以針對不同的應(yīng)用方向，在為設(shè)計者提供高性能處理能力的同時，能大大減少硬件設(shè)計的工作量而加快課題的研制進度，使VIM總線規(guī)范從理論真正應(yīng)用到了實際，而且這種板卡結(jié)構(gòu)可以大大節(jié)約開發(fā)DSP系統(tǒng)的時間尤其是畫PCB的時間，并且促進了V頂總線系統(tǒng)的應(yīng)用，子母板可以根據(jù)需要設(shè)定一致的外形尺寸，例如做成6U尺寸的CPCI板卡等。本系統(tǒng)引入了 FPGA使電路更靈活，更能應(yīng)用于多種不同場合，第一FPGA與第二FPGA都使用外部的控制信號(外部時鐘、外部觸發(fā)等等)，因此整個模塊有較好的靈活性，使這種結(jié)構(gòu)可以應(yīng)用于不同的場合。母板卡上的DSP芯片同時也可以經(jīng)過對應(yīng)的V頂接口對FPGA中的寄存器進行訪問，而通過這些寄存器，DSP可以實現(xiàn)對FPGA以及整個子板的控制和通信。并且還對32位V頂總線規(guī)范做了補充擴展，使其能夠適用于TI公司C6000系列具有64位數(shù)據(jù)處理能力的DSP芯片。
【附圖說明】
[0021 ]圖1為本實用新型的一種實現(xiàn)形式的子母板示意圖；
[0022]圖2為本實用新型的另一種實現(xiàn)形式的子母板示意圖；
[0023]圖3為本實用新型的一種實現(xiàn)形式的信號流程圖；
[0024]圖4為本實用新型的另一種實現(xiàn)形式的信號流程圖；
[0025]圖5為本實用新型的的32位V頂總線接口示意圖；
[0026]圖6為本實用新型的的64位V頂總線接口示意圖。
【具體實施方式】
[0027]下面結(jié)合附圖對本實用新型做進一步的詳細說明，以令本領(lǐng)域技術(shù)人員參照說明書文字能夠據(jù)以實施。
[0028]圖1為本實用新型一種基于V頂接口的DSP處理器系統(tǒng)的一種實現(xiàn)形式，其包括:
[0029]母板電路，其為DSP處理器與V頂接口的公頭或母頭電連接；
[0030]子板電路，其為DSP外圍電路與所述VIM接口的相對應(yīng)的母頭或公頭電連接；
[0031]所述母板電路通過VIM接口的公頭或母頭與子板電路的VIM接口的相對應(yīng)的母頭或公頭對應(yīng)電連接，以實現(xiàn)母板與子板之間的數(shù)據(jù)傳輸。本實現(xiàn)方式的所述母板電路上的DSP處理器和V頂接口的公頭或母頭的數(shù)目都為2，所述子板電路上的V頂接口的相對應(yīng)的母頭或公頭的數(shù)目也為2。
[0032 ]特別的是，所述DSP外圍電路可以是ADC電路、DAC電路或音視頻處理電路的一種，或者是ADC電路與DAC電路并聯(lián)、ADC電路與音視頻處理電路并聯(lián)、ADC電路與DAC電路與音視頻處理電路并聯(lián)、DAC電路與音視頻處理電路并聯(lián)等組合，以實現(xiàn)DSP外圍電路給DSP處理器傳輸數(shù)據(jù)進行所需的處理，或者DSP外圍電路給DSP處理器傳輸數(shù)據(jù)進行所需的處理后給予DSP外圍電路相應(yīng)的輸出，還能將經(jīng)過處理后的數(shù)據(jù)再進一步所需處理等。
[0033]特別的是，所述DSP外圍電路與FPGA、FIF0存儲器或隨機存儲器的一種或兩種以上電連接，比如說是DAC電路與FPGA電連接后與V頂接口的相對應(yīng)的母頭或公頭電連接;DAC電路與FPGA和FIFO存儲器依次電連接后與V頂接口的相對應(yīng)的母頭或公頭電連接;ADC電路與FPGA和隨機存儲器依次電連接后與VM接口的相對應(yīng)的母頭或公頭電連接;ADC電路與FPGA電連接后與V頂接口的相對應(yīng)的母頭或公頭電連接;或者DAC電路與FPGA和FIFO存儲器依次電連接得電路一，ADC電路與FPGA和隨機存儲器依次電連接得電路二，然后將電路一與電路二并聯(lián)后與VIM接口的相對應(yīng)的母頭或公頭電連接。
[0034]圖3和圖4為本實用新型一種基于V頂接口的DSP處理器系統(tǒng)的兩種實現(xiàn)形式，相似的是所述DSP外圍電路為兩并聯(lián)電路與所述VIM接口的相對應(yīng)的母頭或公頭電連接，其中一路為第一 DSP外圍電路經(jīng)過第一 FPGA和FIFO存儲器與所述V頂接口的相對應(yīng)的母頭或公頭電連接，另一路為第二 DSP外圍電路經(jīng)過第二 FPGA和隨機存儲器與所述VM接口的相對應(yīng)的母頭或公頭電連接。
[0035]圖3為本實用新型的一種實現(xiàn)方式的信號流程圖，所述第一DSP外圍電路選擇為ADC電路，所述第二 DSP外圍電路選擇為DAC電路。ADCl和ADC2產(chǎn)生的數(shù)據(jù)經(jīng)過第一 FPGA分別送至FIFO存儲器I和FIFO存儲器2進行緩存(正是由于FIFO的存在或者說這個系統(tǒng)中引入了FIFO，解決了DSP本身的處理速度與DSP外圍電路傳輸數(shù)據(jù)的速度不匹配的問題)，這2路FIFO的數(shù)據(jù)來自同一總線，但是寫入信號、復位信號等控制信號都是獨立的，由第一FPGA提供，因此可以靈活控制寫入FIFO的數(shù)據(jù)。
[0036]2路FIFO存儲器I和FIFO存儲器2均通過對應(yīng)的VM接口的FIFO存儲器接口給母板卡上對應(yīng)的DSP處理器I和DSP處理器2提供數(shù)據(jù)，每個V頂接口總線上除了FIFO存儲器接口，還有分別有對應(yīng)的隨機存儲器接口與雙口 RAMl和雙口 RAM2連接，使得經(jīng)過DSP處理器I和DSP處理器2處理后的數(shù)據(jù)可以通過雙口 RAMl和雙口 RAM2輸出到第二FPGA，由第二FPGA將雙口 RAMl和雙口 RAM2的數(shù)據(jù)以一定的方式送至對應(yīng)的DACl和DAC2電路實現(xiàn)數(shù)據(jù)的還原。
[0037]圖4為本實用新型的另一種實現(xiàn)方式的信號流程圖，所述第一DSP外圍電路選擇為ADC電路，所述第二 DSP外圍電路選擇為DAC電路。ADC產(chǎn)生的數(shù)據(jù)經(jīng)過第一 FPGA分別送至FIFO進行緩存(正是由于FIFO的存在或者說這個系統(tǒng)中引入了FIFO，解決了DSP本身的處理速度與DSP外圍電路傳輸數(shù)據(jù)的速度不匹配的問題)，這FIFO的數(shù)據(jù)來自同一總線，但是寫入信號、復位信號等控制信號都是獨立的，由第一FPGA提供，因此可以靈活控制寫入FIFO的數(shù)據(jù)。FIFO均通過V頂接口 D的FIFO存儲器接口給母板卡上的DSP處理器提供數(shù)據(jù)，每個VM接口總線上除了FIFO存儲器接口外，還有分別有隨機存儲器接口與雙口 RAM連接，使得經(jīng)過DSP處理后的數(shù)據(jù)通過雙口 RAM輸出到第二FPGA，由第二FPGA將雙口 RAM的數(shù)據(jù)以一定的方式送至DAC電路實現(xiàn)數(shù)據(jù)的還原。
[0038]圖3，圖4中使用的雙口RAM，可以選用SRAM、DMA存儲控制器等等不同類型的隨機存儲器替換。第一 FPGA與第二 FPGA都使用外部的控制信號，例如外部時鐘、外部觸發(fā)等(圖中未畫出)，因此整個模塊有較好的靈活性，使這種結(jié)構(gòu)可以應(yīng)用于不同的場合。母板卡上的DSP芯片同時也可以經(jīng)過對應(yīng)的V頂接口對FPGA中的寄存器進行訪問，而通過這些寄存器，DSP可以實現(xiàn)對FPGA以及整個子板的控制和通信。
[0039]圖2中所述母板電路上的DSP處理器和V頂接口的公頭或母頭的數(shù)目都為n，所述子板電路上的V頂接口的相對應(yīng)的母頭或公頭的數(shù)目為m，其中η > m，n和m為自然數(shù)。圖1和圖3中選擇n=m = 2，圖4中選擇n=m = I，視情況而定，母板上的VIM接口可以留空，有剩余。
[0040]圖5中示出了所述VM接口為32位VM總線接口，圖6中示出了所述VM接口為64位VIM總線接口。
[0041 ]圖5中所述32位V頂總線接口的隨機存儲器接口給DSP處理器提供32位數(shù)據(jù)寬度和16位地址，采用異步讀/寫模式;所述32位VM總線接口的FIFO存儲器接口給DSP處理器提供32位數(shù)據(jù)寬度和狀態(tài)控制線，采用異步讀/寫模式。具體來說，32位VIM總線接口包括:隨機存儲數(shù)據(jù)接口，F(xiàn)IF0存儲器接口和高速同步串行接口。隨機存儲數(shù)據(jù)接口(Random AccessInterface)與TI公司C6000系列DSP的EMIF(External Memory Interface)總線可以直接連接，可以提供32位數(shù)據(jù)寬度和16位地址，采用異步讀/寫模式。FIFO存儲器接口可以是雙向FIFO存儲器接口(B1-Direct1nal FIFO Interface)，其實現(xiàn)將一個同步雙向FIFO存儲器(例如:IDT72V3644)與TI公司C6000系列DSP連接，DSP可以用HP1、XBUS或EMIF總線與FIFO存儲器接口連接。高速同步串行接口(Serial Port)可以與TI公司C6000系列DSP的McBSPs(Multichannel Buffered Serial Ports)直接連接。所有的接口按具體的使用要求與不同的應(yīng)用場合可進行減裁。
[0042]圖6中所述64位VM總線接口是在所述32位VM總線接口的基礎(chǔ)上，將所述FIFO接口的32位數(shù)據(jù)線擴展了所述64位VM總線接口的高32位數(shù)據(jù)線，將所述FIFO存儲器接口的讀/寫和狀態(tài)控制線用來擴展高4位地址線和/CE2、/CE3片選控制信號和備用1/0，給DSP處理器提供64位數(shù)據(jù)寬度和20位地址。具體來說，64位VM總線接口包括:隨機存儲數(shù)據(jù)接口和高速同步串行接口。其把原來32位VM總線的FIFO存儲器接口去掉，使用FIFO存儲器接口的32位數(shù)據(jù)線擴展了C64XX的高32位數(shù)據(jù)線。FIFO存儲器接口的讀/寫和狀態(tài)控制信號用來擴展高4位地址線和/CE2、/CE3片選控制信號和備用1/0。64位V頂總線有64位數(shù)據(jù)寬度和20位地址，存儲器尋址空間高達64M位，可使用同步/異步存儲器接口，并且這種修改沒有改變VM總線的兼容性。
[0043]盡管本實用新型的實施方案已公開如上，但其并不僅僅限于說明書和實施方式中所列運用，它完全可以被適用于各種適合本實用新型的領(lǐng)域，對于熟悉本領(lǐng)域的人員而言，可容易地實現(xiàn)另外的修改，因此在不背離權(quán)利要求及等同范圍所限定的一般概念下，本實用新型并不限于特定的細節(jié)和這里示出與描述的圖例。
【主權(quán)項】
1.一種基于V頂接口的DSP處理器系統(tǒng)，其特征在于，包括: 母板電路，其為DSP處理器與V頂接口的公頭或母頭電連接； 子板電路，其為DSP外圍電路與所述VIM接口的相對應(yīng)的母頭或公頭電連接； 所述母板電路通過VIM接口的公頭或母頭與子板電路的VIM接口的相對應(yīng)的母頭或公頭對應(yīng)電連接，以實現(xiàn)母板與子板之間的數(shù)據(jù)傳輸。2.根據(jù)權(quán)利要求1所述的基于VM接口的DSP處理器系統(tǒng)，其特征在于，所述DSP外圍電路為ADC電路、DAC電路或音視頻處理電路的一種或兩種以上并聯(lián)組合。3.根據(jù)權(quán)利要求2所述的基于VM接口的DSP處理器系統(tǒng)，其特征在于，所述DSP外圍電路與FPGA、FIFO存儲器或隨機存儲器的一種或兩種以上電連接。4.根據(jù)權(quán)利要求3所述的基于VM接口的DSP處理器系統(tǒng)，其特征在于，所述DSP外圍電路為兩并聯(lián)電路與所述V頂接口的相對應(yīng)的母頭或公頭電連接，其中一路為第一 DSP外圍電路經(jīng)過第一 FPGA和FIFO存儲器與所述VM接口的相對應(yīng)的母頭或公頭電連接，另一路為第二 DSP外圍電路經(jīng)過第二 FPGA和隨機存儲器與所述V頂接口的相對應(yīng)的母頭或公頭電連接。5.根據(jù)權(quán)利要求4所述的基于VM接口的DSP處理器系統(tǒng)，其特征在于，所述第一DSP外圍電路為ADC電路，所述第二 DSP外圍電路為DAC電路。6.根據(jù)權(quán)利要求5所述的基于VM接口的DSP處理器系統(tǒng)，其特征在于，所述母板電路上的DSP處理器和V頂接口的公頭或母頭的數(shù)目都為n，所述子板電路上的V頂接口的相對應(yīng)的母頭或公頭的數(shù)目為m，其中η 2 m，η和m為自然數(shù)。7.根據(jù)權(quán)利要求6所述的基于V頂接口的DSP處理器系統(tǒng)，其特征在于，所述n=m=2。8.根據(jù)權(quán)利要求1-7任一項所述的基于VM接口的DSP處理器系統(tǒng)，其特征在于，所述V頂接口為32位V頂總線接口或64位V頂總線接口。9.根據(jù)權(quán)利要求8所述的基于VM接口的DSP處理器系統(tǒng)，其特征在于，所述32位VM總線接口的隨機存儲器接口給DSP處理器提供32位數(shù)據(jù)寬度和16位地址，采用異步讀/寫模式;所述32位VM總線接口的FIFO存儲器接口給DSP處理器提供32位數(shù)據(jù)寬度和狀態(tài)控制線，采用異步讀/寫模式。10.根據(jù)權(quán)利要求9所述的基于V頂接口的DSP處理器系統(tǒng)，其特征在于，所述64位VM總線接口是在所述32位VM總線接口的基礎(chǔ)上，將所述FIFO接口的32位數(shù)據(jù)線擴展了所述64位V頂總線接口的高32位數(shù)據(jù)線，將所述FIFO存儲器接口的讀/寫和狀態(tài)控制線用來擴展高4位地址線和/CE2、/CE3片選控制信號和備用1/0，給DSP處理器提供64位數(shù)據(jù)寬度和20位地址。
【文檔編號】G06F15/78GK205486096SQ201620251542
【公開日】2016年8月17日
【申請日】2016年3月29日
【發(fā)明人】覃團發(fā), 董鵬琳, 胡永樂, 沈湘平, 陳俊江
【申請人】廣西大學, 潤建通信股份有限公司