一種用于無(wú)源標(biāo)簽芯片的eda和fpga可重用驗(yàn)證系統(tǒng)的制作方法
【專利摘要】本發(fā)明涉及一種用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng)，包括EDA環(huán)境驗(yàn)證系統(tǒng)和FPGA環(huán)境驗(yàn)證系統(tǒng)，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器verilog模型(2)和DUT(7)與FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器verilog模型(1?3)和DUT(1?10)相互重用。本發(fā)明的驗(yàn)證系統(tǒng)中EDA和FPGA驗(yàn)證環(huán)境可以重用閱讀器和標(biāo)簽的verilog代碼，這樣使得EDA和FPGA采用的代碼是一模一樣的，RTL代碼不用在兩個(gè)驗(yàn)證系統(tǒng)之間進(jìn)行改動(dòng)，這樣避免了小改動(dòng)帶來(lái)的大風(fēng)險(xiǎn)。
【專利說(shuō)明】
一種用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng)
技術(shù)領(lǐng)域
[0001 ] 本發(fā)明涉及一種用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng)。
【背景技術(shù)】
[0002]當(dāng)前業(yè)界主流EDA驗(yàn)證系統(tǒng)如圖1所示的，是將被驗(yàn)證模塊DUT例化在驗(yàn)證環(huán)境中，通過(guò)給DUT加激勵(lì)，觀察DUT輸出來(lái)進(jìn)行的，這樣的缺陷是驗(yàn)證工程師寫的讀寫器SV模型有缺陷的話無(wú)法被驗(yàn)證，還有驗(yàn)證工程師和設(shè)計(jì)工程師同時(shí)忽略掉的場(chǎng)景很難被發(fā)現(xiàn)。
[0003]當(dāng)前業(yè)界主流FPGA驗(yàn)證系統(tǒng)如圖2所示的，是實(shí)用實(shí)物產(chǎn)品閱讀器通過(guò)天線與下載到FPGA板子上的標(biāo)簽RTL代碼進(jìn)行通信驗(yàn)證，該系統(tǒng)的缺陷是實(shí)物產(chǎn)品閱讀器的所有場(chǎng)景只是驗(yàn)證空間的很小一部分，而且所有參數(shù)已經(jīng)固定或者變動(dòng)太小或太大，不符合標(biāo)準(zhǔn)要求，還有就是閱讀器的開(kāi)發(fā)進(jìn)度可能比標(biāo)簽開(kāi)發(fā)進(jìn)度落后，這樣一個(gè)驗(yàn)證系統(tǒng)對(duì)閱讀器廠家的依賴太大，嚴(yán)重阻礙標(biāo)簽的開(kāi)發(fā)進(jìn)度。
[0004]如何對(duì)標(biāo)簽進(jìn)行代碼實(shí)現(xiàn)，避免設(shè)計(jì)工程師遺漏掉的場(chǎng)景，使得觀察輸出的驗(yàn)證更加充分完備是現(xiàn)有技術(shù)待解決的問(wèn)題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于:針對(duì)現(xiàn)有技術(shù)中存在的上述技術(shù)問(wèn)題，提供一種高效率、完備的驗(yàn)證系統(tǒng)。
[0006]本發(fā)明是通過(guò)以下技術(shù)方案實(shí)現(xiàn)的:
[0007]一種用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng):包括EDA環(huán)境驗(yàn)證系統(tǒng)和FPGA環(huán)境驗(yàn)證系統(tǒng)；
[0008]所述EDA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器simulink模型、閱讀器veri log模型和激勵(lì)發(fā)生器與選擇控制器一的輸入端相連，選擇控制器的輸出端分別與標(biāo)簽simulink模型、標(biāo)簽SV模型和DUT的輸入端相連，所述標(biāo)簽simulink模型、標(biāo)簽SV模型和DUT的輸出端通過(guò)選擇控制器二與結(jié)果對(duì)比器、結(jié)果檢查器相連；
[0009]所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的上位機(jī)軟件與閱讀器相連，閱讀器verilog模型與閱讀器射頻模塊一相連，閱讀器的算法模型通過(guò)閱讀器板級(jí)實(shí)現(xiàn)模塊與閱讀器射頻模塊二相連;所述閱讀器、閱讀器射頻模塊一和閱讀器射頻模塊二的輸出端與選擇控制器相連;標(biāo)簽射頻模塊與DUT連接;所述選擇控制器與標(biāo)簽射頻模塊采用天線模塊相互通信；
[0010]所述EDA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器veri log模型和DUT與FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器veri log模型和DUT相互重用。
[0011 ] 進(jìn)一步，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器simul ink模型由驗(yàn)證工程師一進(jìn)行編寫和調(diào)試通過(guò)，該模型可以模擬閱讀器進(jìn)行激勵(lì)發(fā)送和標(biāo)簽的返回檢測(cè)。
[0012]所述EDA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器的verilog模型，由驗(yàn)證工程師一進(jìn)行編寫和調(diào)試通過(guò)，該模型可以模擬閱讀器進(jìn)行激勵(lì)發(fā)送和標(biāo)簽的返回檢測(cè)。
[0013]進(jìn)一步，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的激勵(lì)發(fā)生器由驗(yàn)證工程師二采用systemverilog 編寫。
[0014]進(jìn)一步，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的選擇控制器一，可以控制閱讀器simulink模型、閱讀器veri log模型和激勵(lì)發(fā)生器和標(biāo)簽s imul ink模型、標(biāo)簽SV模型和DUT的接口通路，可以選擇閱讀器simul ink模型、閱讀器veri log模型和激勵(lì)發(fā)生器中的任意一路、兩路或三路進(jìn)行和標(biāo)簽s imul ink模型、標(biāo)簽SV模型和DUT進(jìn)行通信。
[0015]所述EDA環(huán)境驗(yàn)證系統(tǒng)中的標(biāo)簽s imul ink模型由算法工程師采用MATLABS頂U(kuò)LINK+M語(yǔ)言實(shí)現(xiàn)，作為標(biāo)簽芯片RTL代碼的參考模型，用作比對(duì)驗(yàn)證。
[0016]所述EDA環(huán)境驗(yàn)證系統(tǒng)中的標(biāo)簽SV模型由驗(yàn)證工程師采用system veri log編寫，作為標(biāo)簽芯片RTL代碼的參考模型，用作比對(duì)驗(yàn)證。
[0017]進(jìn)一步，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的DUT為標(biāo)簽芯片的RTL代碼，由設(shè)計(jì)人員采用verilog語(yǔ)言編寫。
[0018]進(jìn)一步，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的結(jié)果對(duì)比器、結(jié)果檢查器對(duì)標(biāo)簽simulink模型、標(biāo)簽SV模型和DUT經(jīng)過(guò)選擇控制器二選擇的結(jié)果進(jìn)行驗(yàn)證。
[0019]所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的上位機(jī)軟件由閱讀器廠家開(kāi)發(fā)，控制閱讀器進(jìn)行收發(fā)等操作。
[0020]所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器由閱讀器廠家開(kāi)發(fā)，通過(guò)上位機(jī)軟件控制，可以和標(biāo)簽進(jìn)行各種場(chǎng)景的交互。
[0021]進(jìn)一步，所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器verilog模型由標(biāo)簽廠家的驗(yàn)證工程師開(kāi)發(fā)，采用ver i log語(yǔ)言實(shí)現(xiàn)，要求能夠進(jìn)行FPGA綜合、下載，能夠同時(shí)嵌入到EDA環(huán)境驗(yàn)證系統(tǒng)中進(jìn)行仿真驗(yàn)證，用來(lái)在特定的場(chǎng)景下面替代閱讀器和標(biāo)簽進(jìn)行交互。
[0022]所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器射頻模塊一可以由閱讀器廠家開(kāi)發(fā)，也可以由標(biāo)簽廠家自己開(kāi)發(fā)。
[0023]進(jìn)一步，所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器的算法模型由算法工程師開(kāi)發(fā)，采用MATLAB S頂U(kuò)LINK+M語(yǔ)言實(shí)現(xiàn)。
[0024]進(jìn)一步，所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器板級(jí)實(shí)現(xiàn)模塊采用DSP+FPGA，閱讀器的算法模型通過(guò)編譯后下載到DSP，DSP再聯(lián)合FPGA共同完成對(duì)標(biāo)簽的交互操作。
[0025]所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器射頻模塊二發(fā)送時(shí)完成閱讀器信號(hào)的上變頻及信號(hào)放大，通過(guò)天線發(fā)射出去，接收時(shí)完成接收信號(hào)的下變頻及信號(hào)放大操。
[0026]所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的選擇控制器可以選擇任意一個(gè)、兩個(gè)、三個(gè)，以便完成和標(biāo)簽的各種交互場(chǎng)景，如防碰撞、群讀、會(huì)話群等操作。
[0027]所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的標(biāo)簽射頻模塊發(fā)送時(shí)完成標(biāo)簽信號(hào)的上變頻及信號(hào)放大，通過(guò)天線發(fā)射出去，接收時(shí)完成接收信號(hào)的下變頻及信號(hào)放大操作。
[0028]進(jìn)一步，所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的DUT，即為標(biāo)簽芯片的RTL verilog代碼實(shí)現(xiàn)，該代碼通過(guò)驗(yàn)證、綜合、布局布線后生成⑶S最終交互給芯片生產(chǎn)廠家進(jìn)行生產(chǎn)。
[0029]綜上所述，由于采用了上述技術(shù)方案，本發(fā)明的有益效果是:
[0030]1、本發(fā)明的驗(yàn)證系統(tǒng)中兩個(gè)驗(yàn)證工程師一個(gè)對(duì)閱讀器進(jìn)行ver i 1g實(shí)現(xiàn)，一個(gè)對(duì)標(biāo)簽進(jìn)行system verilog實(shí)現(xiàn)，這樣實(shí)現(xiàn)了對(duì)閱讀器的比對(duì)驗(yàn)證，閱讀器和標(biāo)簽都能夠得到充分完善的驗(yàn)證，標(biāo)簽廠家不用依賴于閱讀器廠家的開(kāi)發(fā)進(jìn)度。
[0031]2、本發(fā)明的驗(yàn)證系統(tǒng)中驗(yàn)證工程師和設(shè)計(jì)工程師分別采用system verilog和verilog對(duì)標(biāo)簽進(jìn)行代碼實(shí)現(xiàn)，避免了設(shè)計(jì)工程師遺漏掉的場(chǎng)景，這樣的比對(duì)驗(yàn)證比單一的對(duì)verilog代碼進(jìn)行灌激勵(lì)、觀察輸出的驗(yàn)證更加充分完備。
[0032 ] 3、本發(fā)明的驗(yàn)證系統(tǒng)中EDA和FPGA驗(yàn)證環(huán)境可以重用閱讀器和標(biāo)簽的ver i I og代碼，這樣使得EDA和FPGA采用的代碼是一模一樣的，RTL代碼不用在兩個(gè)驗(yàn)證系統(tǒng)之間進(jìn)行改動(dòng)，這樣避免了小改動(dòng)帶來(lái)的大風(fēng)險(xiǎn)。
【附圖說(shuō)明】
[0033]本發(fā)明將通過(guò)例子并參照附圖的方式說(shuō)明，其中:
[0034]圖1為現(xiàn)有技術(shù)的EDA驗(yàn)證系統(tǒng)框圖；
[0035]圖2為現(xiàn)有技術(shù)的FPGA驗(yàn)證系統(tǒng)框圖；
[0036]圖3為本發(fā)明的EDA驗(yàn)證系統(tǒng)框圖；
[0037]圖4為本發(fā)明【具體實(shí)施方式】的標(biāo)簽芯片基帶的EDA驗(yàn)證系統(tǒng)框圖；
[0038]圖5為本發(fā)明的FPGA驗(yàn)證系統(tǒng)框圖；
[0039]圖6為本發(fā)明【具體實(shí)施方式】的含可重用模塊的FPGA驗(yàn)證系統(tǒng)框圖。
【具體實(shí)施方式】
[0040]本說(shuō)明書中公開(kāi)的所有特征，或公開(kāi)的所有方法或過(guò)程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。
[0041]本說(shuō)明書(包括任何附加權(quán)利要求、摘要和附圖)中公開(kāi)的任一特征，除非特別敘述，均可被其他等效或具有類似目的的替代特征加以替換。即，除非特別敘述，每個(gè)特征只是一系列等效或類似特征中的一個(gè)例子而已。
[0042]如圖3和5所示的，一種用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng):包括EDA環(huán)境驗(yàn)證系統(tǒng)和FPGA環(huán)境驗(yàn)證系統(tǒng)；
[0043]所述EDA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器simul ink模型1、閱讀器veri log模型2和激勵(lì)發(fā)生器3與選擇控制器一4的輸入端相連，選擇控制器4的輸出端分別與標(biāo)簽simul ink模型5、標(biāo)簽SV模型6和DUT7的輸入端相連，所述標(biāo)簽simulink模型5、標(biāo)簽SV模型6和DUT7的輸出端通過(guò)選擇控制器二 8與結(jié)果對(duì)比器、結(jié)果檢查器9相連；
[0044]所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的上位機(jī)軟件1-1與閱讀器1-2相連，閱讀器ver i I og模型1-3與閱讀器射頻模塊一 1-4相連，閱讀器的算法模型1-5通過(guò)閱讀器板級(jí)實(shí)現(xiàn)模塊1-6與閱讀器射頻模塊二 1-7相連;所述閱讀器1-2、閱讀器射頻模塊一 1-4和閱讀器射頻模塊二 1-7的輸出端與選擇控制器1-8相連;標(biāo)簽射頻模塊1-9與DUT1-10連接;所述選擇控制器1-8與標(biāo)簽射頻模塊1-9采用天線模塊相互通信；
[0045]所述EDA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器veri log模型2和DUT7與FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器verilog模型1-3和DUT1-10相互重用。
[0046]具體地，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器simul ink模型I由驗(yàn)證工程師一進(jìn)行編寫和調(diào)試通過(guò)，該模型可以模擬閱讀器進(jìn)行激勵(lì)發(fā)送和標(biāo)簽的返回檢測(cè)。
[0047]所述EDA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器的verilog模型2，由驗(yàn)證工程師一進(jìn)行編寫和調(diào)試通過(guò)，該模型可以模擬閱讀器進(jìn)行激勵(lì)發(fā)送和標(biāo)簽的返回檢測(cè)。
[0048]具體地，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的激勵(lì)發(fā)生器3由驗(yàn)證工程師二采用systemverilog 編寫。
[0049]具體地，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的選擇控制器一4，可以控制閱讀器s imul ink模型1、閱讀器verilog模型2和激勵(lì)發(fā)生器3和標(biāo)簽simulink模型5、標(biāo)簽SV模型6和DUT7的接口通路，可以選擇閱讀器simul ink模型1、閱讀器veri log模型2和激勵(lì)發(fā)生器3中的任意一路、兩路或三路進(jìn)行和標(biāo)簽s imul ink模型5、標(biāo)簽SV模型6和DUT7進(jìn)行通信。
[0050]所述EDA環(huán)境驗(yàn)證系統(tǒng)中的標(biāo)簽s imul ink模型5由算法工程師采用MATLABS頂U(kuò)LINK+M語(yǔ)言實(shí)現(xiàn)，作為標(biāo)簽芯片RTL代碼的參考模型，用作比對(duì)驗(yàn)證。
[0051 ] 所述EDA環(huán)境驗(yàn)證系統(tǒng)中的標(biāo)簽SV模型6由驗(yàn)證工程師采用system verilog編寫，作為標(biāo)簽芯片RTL代碼的參考模型，用作比對(duì)驗(yàn)證。
[0052]具體地，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的DUT7為標(biāo)簽芯片的RTL代碼，由設(shè)計(jì)人員采用verilog語(yǔ)言編寫。
[0053]具體地，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的結(jié)果對(duì)比器、結(jié)果檢查器9對(duì)標(biāo)簽simulink模型5、標(biāo)簽SV模型6和DUT7經(jīng)過(guò)選擇控制器二 8選擇的斷言進(jìn)行驗(yàn)證。
[0054]所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的上位機(jī)軟件1-1由閱讀器廠家開(kāi)發(fā)，控制閱讀器進(jìn)行收發(fā)等操作。
[0055]所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器1-2由閱讀器廠家開(kāi)發(fā)，通過(guò)上位機(jī)軟件控制，可以和標(biāo)簽進(jìn)行各種場(chǎng)景的交互。
[0056]具體地，所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器veri log模型1_3由標(biāo)簽廠家的驗(yàn)證工程師開(kāi)發(fā)，采用verilog語(yǔ)言實(shí)現(xiàn)，要求能夠進(jìn)行FPGA綜合、下載，能夠同時(shí)嵌入到EDA環(huán)境驗(yàn)證系統(tǒng)中進(jìn)行仿真驗(yàn)證，用來(lái)在特定的場(chǎng)景下面替代閱讀器和標(biāo)簽進(jìn)行交互。
[0057]所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器射頻模塊一1-4可以由閱讀器廠家開(kāi)發(fā)，也可以由標(biāo)簽廠家自己開(kāi)發(fā)。
[0058]具體地，所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器的算法模型1-5由算法工程師開(kāi)發(fā)，采用MATLAB S頂U(kuò)LINK+M語(yǔ)言實(shí)現(xiàn)。
[0059]具體地，所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器板級(jí)實(shí)現(xiàn)模塊1-6采用DSP+FPGA，閱讀器的算法模型通過(guò)編譯后下載到DSP，DSP再聯(lián)合FPGA共同完成對(duì)標(biāo)簽的交互操作。
[0060]所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器射頻模塊二1-7發(fā)送時(shí)完成閱讀器信號(hào)的上變頻及信號(hào)放大，通過(guò)天線發(fā)射出去，接收時(shí)完成接收信號(hào)的下變頻及信號(hào)放大操。
[0061 ] 所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的選擇控制器1-8可以選擇任意一個(gè)、兩個(gè)、三個(gè)，以便完成和標(biāo)簽的各種交互場(chǎng)景，如防碰撞、群讀、會(huì)話群等操作。
[0062]所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的標(biāo)簽射頻模塊1-9發(fā)送時(shí)完成標(biāo)簽信號(hào)的上變頻及信號(hào)放大，通過(guò)天線發(fā)射出去，接收時(shí)完成接收信號(hào)的下變頻及信號(hào)放大操作。
[0063]具體地，所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的DUT1-10，即為標(biāo)簽芯片的RTL verilog代碼實(shí)現(xiàn)，該代碼通過(guò)驗(yàn)證、綜合、布局布線后生成⑶S最終交互給芯片生產(chǎn)廠家進(jìn)行生產(chǎn)。
[0064]如圖4所示的，【具體實(shí)施方式】中的標(biāo)簽芯片基帶的EDA驗(yàn)證系統(tǒng)，包括接口MUX(選擇控制信號(hào)通路)、VMM閱讀器激勵(lì)生產(chǎn)器、VMM標(biāo)簽激勵(lì)生成器、η個(gè)閱讀器SV模型、η個(gè)閱讀器verilog模型、η個(gè)標(biāo)簽SV模型、接口監(jiān)測(cè)器(接口斷言器)、閱讀器監(jiān)測(cè)器(閱讀器斷言器)和代碼覆蓋率收集(功能覆蓋率收集)；VMM測(cè)試用例通過(guò)VMM環(huán)境配置、閱讀器模型配置和標(biāo)簽配置處理后分別與VMM閱讀器激勵(lì)生產(chǎn)器和VMM標(biāo)簽激勵(lì)生成器相互通信，所述接口MUX(選擇控制信號(hào)通路)分別與VMM閱讀器激勵(lì)生產(chǎn)器、VMM標(biāo)簽激勵(lì)生成器、η個(gè)閱讀器SV模型、η個(gè)閱讀器veri log模型、η個(gè)標(biāo)簽SV模型、η個(gè)標(biāo)簽RTL、接口監(jiān)測(cè)器(接口斷言器)相通信連接；
[0065]所述η個(gè)標(biāo)簽SV模型與η個(gè)標(biāo)簽RTL—一對(duì)應(yīng)，分別與η個(gè)標(biāo)簽比對(duì)邏輯相通信連接。即為標(biāo)簽SV模型一和標(biāo)簽一 RTL分別與標(biāo)簽比對(duì)邏輯一相通信連接，標(biāo)簽SV模型二和標(biāo)簽二RTL分別與標(biāo)簽比對(duì)邏輯二相通信連接，標(biāo)簽SV模型η和標(biāo)簽n RTL分別與標(biāo)簽比對(duì)邏輯η相通信連接。
[0066]η個(gè)標(biāo)簽RTL分別與標(biāo)簽監(jiān)測(cè)器(標(biāo)簽斷言器)和代碼覆蓋率收集(功能覆蓋率收集)相通信連接。
[0067]所述η個(gè)閱讀器SV模型、η個(gè)閱讀器veri log模型--對(duì)應(yīng)，分別與η個(gè)閱讀器比對(duì)邏輯相通信連接。即為閱讀器SV模型一和閱讀器verilog模型一分別與閱讀器比對(duì)邏輯一相通信連接，閱讀器SV模型二和閱讀器verilog模型二分別與閱讀器比對(duì)邏輯二相通信連接，閱讀器SV模型η和閱讀器ver i log模型η分別與閱讀器比對(duì)邏輯η相通信連接。
[0068]η個(gè)閱讀器SV模型分別與閱讀器監(jiān)測(cè)器(閱讀器斷言器)相通信連接。
[0069]具體地，閱讀器比對(duì)邏輯一，對(duì)閱讀器的SV(system verilog)模型一和verilog模型一進(jìn)行對(duì)比，采用主時(shí)鐘對(duì)前向和反向鏈路信號(hào)進(jìn)行采樣對(duì)比，在時(shí)鐘上升沿時(shí)進(jìn)行對(duì)比，兩個(gè)模型對(duì)比不一致則報(bào)錯(cuò)，完全比對(duì)上則報(bào)TEST PASS。
[0070]具體地，閱讀器比對(duì)邏輯二，對(duì)閱讀器的SV(system verilog)模型二和verilog模型二進(jìn)行對(duì)比，采用主時(shí)鐘對(duì)前向和反向鏈路信號(hào)進(jìn)行采樣對(duì)比，在時(shí)鐘上升沿時(shí)進(jìn)行對(duì)比，兩個(gè)模型對(duì)比不一致則報(bào)錯(cuò)，完全比對(duì)上則報(bào)TEST PASS。
[OO71 ] 具體地，閱讀器比對(duì)邏輯n，對(duì)閱讀器的SV(system verilog)模型η和verilog模型η進(jìn)行對(duì)比，采用主時(shí)鐘對(duì)前向和反向鏈路信號(hào)進(jìn)行采樣對(duì)比，在時(shí)鐘上升沿時(shí)進(jìn)行對(duì)比，兩個(gè)模型對(duì)比不一致則報(bào)錯(cuò)，完全比對(duì)上則報(bào)TEST PASS。
[0072]具體地，閱讀器SV模型一，采用system veri log對(duì)閱讀器SV模型進(jìn)行實(shí)現(xiàn)，該SV模型能滿足相應(yīng)RFID標(biāo)準(zhǔn)協(xié)議中閱讀器的所有功能性能要求。該模型主要用來(lái)模擬閱讀器對(duì)標(biāo)簽進(jìn)行通信，從而可以驗(yàn)證標(biāo)簽芯片的各項(xiàng)功能性能是否滿足要求。
[0073]具體地，閱讀器SV模型二，采用system veri log對(duì)閱讀器SV模型進(jìn)行實(shí)現(xiàn)，該SV模型能滿足相應(yīng)RFID標(biāo)準(zhǔn)協(xié)議中閱讀器的所有功能性能要求。
[0074]具體地，閱讀器SV模型η，采用system veri log對(duì)閱讀器SV模型進(jìn)行實(shí)現(xiàn)，該SV模型能滿足相應(yīng)RFID標(biāo)準(zhǔn)協(xié)議中閱讀器的所有功能性能要求。
[0075]具體地，閱讀器veri log模型一，采用veri log對(duì)閱讀器進(jìn)行實(shí)現(xiàn)，該veri log模型能滿足相應(yīng)RFID標(biāo)準(zhǔn)協(xié)議中閱讀器的所有功能性能要求。該模型主要用來(lái)模擬閱讀器對(duì)標(biāo)簽進(jìn)行通信，從而可以驗(yàn)證標(biāo)簽芯片的各項(xiàng)功能性能是否滿足要求。該模型可以和閱讀器SV模型一進(jìn)行對(duì)比驗(yàn)證。該模型還可以下載到FPGA板子上，在板級(jí)模擬閱讀器和標(biāo)簽進(jìn)行通信。閱讀器verilog模型I?η是可重用模塊，既可以用在EDA驗(yàn)證環(huán)境中進(jìn)行仿真驗(yàn)證，也可以下載到FPGA板子上進(jìn)行板級(jí)的測(cè)試驗(yàn)證。
[0076]具體地，閱讀器veri log模型二，采用veri log對(duì)閱讀器進(jìn)行實(shí)現(xiàn)，該veri log模型能滿足相應(yīng)RFID標(biāo)準(zhǔn)協(xié)議中閱讀器的所有功能性能要求。該模型主要用來(lái)模擬閱讀器對(duì)標(biāo)簽進(jìn)行通信，從而可以驗(yàn)證標(biāo)簽芯片的各項(xiàng)功能性能是否滿足要求。該模型還可以下載到FPGA板子上，在板級(jí)模擬閱讀器和標(biāo)簽進(jìn)行通信。
[0077]具體地，閱讀器veri log模型η，采用veri log對(duì)閱讀器進(jìn)行實(shí)現(xiàn)，該veri log模型能滿足相應(yīng)RFID標(biāo)準(zhǔn)協(xié)議中閱讀器的所有功能性能要求。該模型主要用來(lái)模擬閱讀器對(duì)標(biāo)簽進(jìn)行通信，從而可以驗(yàn)證標(biāo)簽芯片的各項(xiàng)功能性能是否滿足要求。該模型還可以下載到FPGA板子上，在板級(jí)模擬閱讀器和標(biāo)簽進(jìn)行通信。
[0078]具體地，標(biāo)簽SV模型一，采用systemveri log對(duì)標(biāo)簽SV模型進(jìn)行實(shí)現(xiàn)，該模型用來(lái)作為標(biāo)簽verilog代碼的參考模型，在EDA仿真驗(yàn)證中，標(biāo)簽SV模型一可以和標(biāo)簽verilog代碼(標(biāo)簽一 RTL)進(jìn)行對(duì)比驗(yàn)證。
[0079]具體地，標(biāo)簽SV模型二，采用systemverilog對(duì)標(biāo)簽SV模型進(jìn)行實(shí)現(xiàn)，該模型用來(lái)作為標(biāo)簽verilog代碼的參考模型，在EDA仿真驗(yàn)證中，標(biāo)簽SV模型二可以和標(biāo)簽verilog代碼(標(biāo)簽二 RTL)進(jìn)行對(duì)比驗(yàn)證。
[0080]具體地，標(biāo)簽SV模型n，采用systemverilog對(duì)標(biāo)簽SV模型進(jìn)行實(shí)現(xiàn)，該模型用來(lái)作為標(biāo)簽verilog代碼的參考模型，在EDA仿真驗(yàn)證中，標(biāo)簽SV模型η可以和標(biāo)簽verilog代碼(標(biāo)簽n RTL)進(jìn)行對(duì)比驗(yàn)證。
[0081 ] 具體地，標(biāo)簽一RTL，采用硬件描述語(yǔ)言veri log代碼實(shí)現(xiàn)，標(biāo)簽RTL veri log代碼的例化模塊(標(biāo)簽一RTL?標(biāo)簽n RTL的代碼都是一樣的，只是在該驗(yàn)證環(huán)境中使用不同的名字標(biāo)記，表示不同的標(biāo)簽)。標(biāo)簽一RTL可以和標(biāo)簽SV模型一進(jìn)行任意場(chǎng)景的對(duì)比驗(yàn)證。該代碼要求可以綜合、布局布線、最終投片生產(chǎn)。還能下載到FPGA進(jìn)行板級(jí)調(diào)試。該模塊也是EDA和FPGA可重用的模塊。
[0082]具體地，標(biāo)簽二RTL，采用硬件描述語(yǔ)言veri log代碼實(shí)現(xiàn)，標(biāo)簽RTL veri log代碼的例化模塊。標(biāo)簽二 RTL可以和標(biāo)簽SV模型二進(jìn)行任意場(chǎng)景的對(duì)比驗(yàn)證。該代碼要求可以綜合、布局布線、最終頭片生產(chǎn)。還能下載到FPGA進(jìn)行板級(jí)調(diào)試。該模塊也是EDA和FPGA可重用的模塊。
[0083]具體地，標(biāo)簽n RTL，采用硬件描述語(yǔ)言veri log代碼實(shí)現(xiàn)，標(biāo)簽RTL veri log代碼的例化模塊。標(biāo)簽n RTL可以和標(biāo)簽SV模型η進(jìn)行任意場(chǎng)景的對(duì)比驗(yàn)證。該代碼要求可以綜合、布局布線、最終投片生產(chǎn)。還能下載到FPGA進(jìn)行板級(jí)調(diào)試。該模塊也是EDA和FPGA可重用的模塊。
[0084]具體地，標(biāo)簽比對(duì)邏輯一，對(duì)標(biāo)簽的SV( system veri log)模型一和veri log模型一進(jìn)行對(duì)比，采用主時(shí)鐘對(duì)前向和反向鏈路信號(hào)進(jìn)行采樣對(duì)比(子模塊及模塊中間的重要信號(hào)也要拉出來(lái)進(jìn)行對(duì)比)，在時(shí)鐘上升沿時(shí)進(jìn)行對(duì)比，兩個(gè)模型對(duì)比不一致則報(bào)錯(cuò)，完全比對(duì)上則報(bào)TEST PASS0
[0085]具體地，標(biāo)簽比對(duì)邏輯二，對(duì)標(biāo)簽的SV( system veri log)模型二和veri log模型二進(jìn)行對(duì)比，采用主時(shí)鐘對(duì)前向和反向鏈路信號(hào)進(jìn)行采樣對(duì)比(子模塊及模塊中間的重要信號(hào)也要拉出來(lái)進(jìn)行對(duì)比)，在時(shí)鐘上升沿時(shí)進(jìn)行對(duì)比，兩個(gè)模型對(duì)比不一致則報(bào)錯(cuò)，完全比對(duì)上則報(bào)TEST PASS0
[0086]具體地，標(biāo)簽比對(duì)邏輯η，對(duì)標(biāo)簽的SV( system veri log)模型η和veri log模型η進(jìn)行對(duì)比，采用主時(shí)鐘對(duì)前向和反向鏈路信號(hào)進(jìn)行采樣對(duì)比(子模塊及模塊中間的重要信號(hào)也要拉出來(lái)進(jìn)行對(duì)比)，在時(shí)鐘上升沿時(shí)進(jìn)行對(duì)比，兩個(gè)模型對(duì)比不一致則報(bào)錯(cuò)，完全比對(duì)上則報(bào)TEST PASS0
[0087]具體地，VMM(Verif icat1n Methodology Manual，驗(yàn)證方法學(xué)手冊(cè))測(cè)試用例，采用system veri log或veri log進(jìn)行編寫。每個(gè)測(cè)試用例的配置及初始化數(shù)據(jù)配置由excel表格生成，生成的配置文件必須滿足peri腳本的要求，因?yàn)檫@些配置都要通過(guò)peri腳步處理后傳給VMM驗(yàn)證環(huán)境使用。
[0088]具體地，VMM環(huán)境配置、閱讀器模型配置、標(biāo)簽配置，由peri腳本根據(jù)最原始的excel表格配置生成。這些配置的格式必須滿足VMM環(huán)境讀取文件的格式要求，不同的配置傳給環(huán)境中例化的不同模塊使用。
[0089]具體地，VMM閱讀器激勵(lì)生成器，采用system verilog編寫，即是將激勵(lì)按照閱讀器的時(shí)序要求灌輸?shù)浇涌诳刂破鞯慕涌谏厦?，供后續(xù)模塊的選擇使用。
[°09°]具體地，VMM標(biāo)簽激勵(lì)生成器，采用system verilog編寫，即是將激勵(lì)按照標(biāo)簽的時(shí)序要求灌輸?shù)浇涌诳刂破鞯慕涌谏厦?，供后續(xù)模塊的選擇使用。
[0091 ]具體地，接口選擇控制器，在多個(gè)閱讀器SV模型、多個(gè)標(biāo)簽SV模型、多個(gè)閱讀器verilog模型、多個(gè)標(biāo)簽RTL代碼模塊之間根據(jù)配置來(lái)控制接口的通和斷，以便實(shí)現(xiàn)不同的測(cè)試場(chǎng)景。主要的測(cè)試場(chǎng)景有多個(gè)閱讀器對(duì)多個(gè)標(biāo)簽、多個(gè)閱讀器對(duì)一個(gè)標(biāo)簽、一個(gè)閱讀器對(duì)一個(gè)標(biāo)簽、一個(gè)閱讀器對(duì)多個(gè)標(biāo)簽(其中閱讀器可以為SV模型或veri I og模型，標(biāo)簽可以為SV模型或verilog代碼)。這些測(cè)試場(chǎng)景可以覆蓋標(biāo)準(zhǔn)協(xié)議中所有的應(yīng)用場(chǎng)景。
[0092]具體地，接口監(jiān)測(cè)器和接口斷言器，即是對(duì)接口MUX(選擇控制信號(hào)通路)中描述的接口的監(jiān)測(cè)和斷言。監(jiān)測(cè)器采用system verilog實(shí)現(xiàn)，采用驗(yàn)證環(huán)境主時(shí)鐘對(duì)接口中的各種信號(hào)進(jìn)行采樣，看這些信號(hào)響應(yīng)是否滿足標(biāo)準(zhǔn)協(xié)議要求。斷言器是對(duì)接口中的某些信號(hào)進(jìn)行推斷，例如“標(biāo)簽η的響應(yīng)信號(hào)頻率在310KHZ?330KHZ之間”，如果該信號(hào)頻率滿足要求，則斷言成功(采集信號(hào)頻率的代碼需要單獨(dú)編寫，采用system verilog)。
[0093]具體地，閱讀器監(jiān)測(cè)器和閱讀器斷言器，對(duì)閱讀器verilog模型進(jìn)行監(jiān)測(cè)和斷言?？梢詫?duì)閱讀器外部接口信號(hào)進(jìn)行監(jiān)測(cè)和斷言，也可以對(duì)閱讀器內(nèi)部子模塊之間的接口信號(hào)及底層模塊內(nèi)部重要信號(hào)進(jìn)行監(jiān)測(cè)和斷言。
[0094]具體地，標(biāo)簽監(jiān)測(cè)器和標(biāo)簽斷言器，對(duì)標(biāo)簽verilog代碼進(jìn)行監(jiān)測(cè)和斷言。可以對(duì)標(biāo)簽外部接口信號(hào)進(jìn)行監(jiān)測(cè)和斷言，也可以對(duì)標(biāo)簽內(nèi)部子模塊之間的接口信號(hào)及底層模塊內(nèi)部重要信號(hào)進(jìn)行監(jiān)測(cè)和斷言。
[0095]具體地，代碼覆蓋率和功能覆蓋率收集，功能覆蓋率需要單獨(dú)編寫代碼，根據(jù)標(biāo)準(zhǔn)協(xié)議中要求的所有功能性能指標(biāo)，采用system veri log代碼實(shí)現(xiàn)，需要嵌入到EDA驗(yàn)證環(huán)境中，用一個(gè)使能控制其收集或者是不收集。代碼覆蓋率不需要單獨(dú)編寫代碼，EDA軟件會(huì)在標(biāo)簽verilog代碼上面顯示代碼覆蓋率收集情況。代碼覆蓋率達(dá)標(biāo)后，才開(kāi)始收集功能覆蓋率，功能覆蓋率要求達(dá)到100 %才能出口。
[0096]如圖6所示的，【具體實(shí)施方式】中的含可重用模塊的FPGA驗(yàn)證系統(tǒng)，包括接口、n個(gè)上位機(jī)軟件、η個(gè)閱讀器(實(shí)物產(chǎn)品)、η個(gè)閱讀器射頻模塊、η個(gè)閱讀器ver i I og模型、η個(gè)標(biāo)簽射頻模塊和η個(gè)標(biāo)簽RTL。所述接口分別與η個(gè)閱讀器ver i log模型相通信連接。
[0097 ] η個(gè)閱讀器射頻模塊與η個(gè)閱讀器ver i log模型--對(duì)應(yīng)，且相互通信連接。即為閱讀器射頻模塊一與閱讀器verilog模型一相互通信連接，閱讀器射頻模塊二與閱讀器veri log模型二相互通信連接，閱讀器射頻模塊η與閱讀器veri log模型η相互通信連接。
[0098]η個(gè)標(biāo)簽射頻模塊和η個(gè)標(biāo)簽RTL—一對(duì)應(yīng)，且相互通信連接。即為標(biāo)簽射頻模塊一與標(biāo)簽一 RTL相互通信連接，標(biāo)簽射頻模塊二與標(biāo)簽二 RTL相互通信連接，標(biāo)簽射頻模塊η與標(biāo)簽n RTL相互通信連接。
[0099]η個(gè)上位機(jī)軟件和η個(gè)閱讀器(實(shí)物產(chǎn)品)一一對(duì)應(yīng)，且相互通信連接，η個(gè)閱讀器(實(shí)物產(chǎn)品)通過(guò)天線模塊(ant-Ι?ant-n)接收η個(gè)標(biāo)簽射頻模塊通過(guò)天線模塊(ant 2n+l?ant-3n)發(fā)出的信號(hào)。
[0?00] η個(gè)閱讀器￥61*;[108模型通過(guò)天線模塊(3111:-11+1?3111:-211)接收11個(gè)標(biāo)簽射頻模塊通過(guò)天線模塊(ant 2n+l?ant-3n)發(fā)出的信號(hào)。
[Ο?Ο? ] η個(gè)閱讀器verilog模型分別由上位機(jī)軟件加FPGA控制，并和示波器加邏輯分析儀一相通信連接。
[0102]η個(gè)標(biāo)簽RTL分別與示波器加邏輯分析儀二相通信連接。
[0103]具體地，η個(gè)上位機(jī)軟件由閱讀器廠家開(kāi)發(fā)，用來(lái)控制實(shí)物產(chǎn)品閱讀器的收發(fā)等操作，采用C語(yǔ)言實(shí)現(xiàn)。
[0104]具體地，η個(gè)閱讀器(實(shí)物產(chǎn)品)由閱讀器廠家開(kāi)發(fā)，根據(jù)上位機(jī)軟件的指令，向標(biāo)簽發(fā)出相應(yīng)的命令或命令集群，并接收標(biāo)簽返回的信號(hào)。
[0105]具體地，η個(gè)閱讀器射頻模塊由閱讀器廠家開(kāi)發(fā)或標(biāo)簽廠家開(kāi)發(fā)。下行主要完成基帶信號(hào)的調(diào)制、混頻、上變頻、功率放大，再通過(guò)天線發(fā)射出去。上行主要完成接收信號(hào)的濾波、解調(diào)、信號(hào)放大后給閱讀器基帶模塊。
[0106]具體地，η個(gè)閱讀器verilog模型由標(biāo)簽廠家驗(yàn)證工程師編寫。主要用來(lái)模擬實(shí)物閱讀器對(duì)標(biāo)簽進(jìn)行收發(fā)操作。
[0107]具體地，η個(gè)標(biāo)簽射頻模塊主要完成接收信號(hào)的時(shí)鐘恢復(fù)、解調(diào)、濾波等，完成反射信號(hào)的調(diào)制等操作。
[0108]具體地，η個(gè)標(biāo)簽RTL由標(biāo)簽廠家邏輯設(shè)計(jì)工程師開(kāi)發(fā)，對(duì)RFID標(biāo)準(zhǔn)協(xié)議進(jìn)行硬件實(shí)現(xiàn)。
[0109]具體地，示波器+邏輯分析儀，示波器用來(lái)觀察閱讀器的前向和反向信號(hào)，邏輯分析儀用來(lái)分析閱讀器基帶的功能和時(shí)序正確性。
[0110]以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明。本發(fā)明擴(kuò)展到任何在本說(shuō)明書中披露的新特征或任何新的組合，以及披露的任一新的方法或過(guò)程的步驟或任何新的組合。
【主權(quán)項(xiàng)】
1.一種用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng)，其特征在于:包括EDA環(huán)境驗(yàn)證系統(tǒng)和FPGA環(huán)境驗(yàn)證系統(tǒng)； 所述EDA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器simul ink模型(I)、閱讀器verilog模型(2)和激勵(lì)發(fā)生器(3)與選擇控制器一 (4)的輸入端相連，選擇控制器(4)的輸出端分別與標(biāo)簽simulink模型(5)、標(biāo)簽SV模型(6)和DUT(7)的輸入端相連，所述標(biāo)簽simulink模型(5)、標(biāo)簽SV模型(6)和DUT(7)的輸出端通過(guò)選擇控制器二 (8)與結(jié)果對(duì)比器、結(jié)果檢查器(9)相連； 所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的上位機(jī)軟件(1-1)與閱讀器(1-2)相連，閱讀器verilog模型(1-3)與閱讀器射頻模塊一(1-4)相連，閱讀器的算法模型(1-5)通過(guò)閱讀器板級(jí)實(shí)現(xiàn)模塊(1-6)與閱讀器射頻模塊二(1-7)相連;所述閱讀器(1-2)、閱讀器射頻模塊一(1-4)和閱讀器射頻模塊二( 1-7)的輸出端與選擇控制器(1-8)相連;標(biāo)簽射頻模塊(1-9)與DUT( 1-10)連接;所述選擇控制器(1-8)與標(biāo)簽射頻模塊(1-9)采用天線模塊相互通信； 所述EDA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器ver i log模型(2)和DUT (7)與FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器ver i log模型(1-3)和DUT(1-1O)相互重用。2.根據(jù)權(quán)利要求1所述的用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng)，其特征在于，所述Η)Α環(huán)境驗(yàn)證系統(tǒng)中的閱讀器simulink模型(I)由驗(yàn)證工程師一進(jìn)行編寫和調(diào)試通過(guò)，該模型可以模擬閱讀器進(jìn)行激勵(lì)發(fā)送和標(biāo)簽的返回檢測(cè)。3.根據(jù)權(quán)利要求1所述的用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng)，其特征在于，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的激勵(lì)發(fā)生器(3)由驗(yàn)證工程師二采用system verilog編寫。4.根據(jù)權(quán)利要求1所述的用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng)，其特征在于，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的選擇控制器一(4)，可以控制閱讀器simulink模型(I)、閱讀器verilog模型(2)和激勵(lì)發(fā)生器(3)和標(biāo)簽simulink模型(5)、標(biāo)簽SV模型(6)和DUT(7)的接口通路，可以選擇閱讀器simulink模型(I)、閱讀器verilog模型(2)和激勵(lì)發(fā)生器(3)中的任意一路、兩路或三路進(jìn)行和標(biāo)簽s imul ink模型(5)、標(biāo)簽SV模型(6)和DUT( 7)進(jìn)行通信。5.根據(jù)權(quán)利要求1所述的用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng)，其特征在于，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的DUT(7)為標(biāo)簽芯片的RTL代碼，由設(shè)計(jì)人員采用verilog語(yǔ)言編寫。6.根據(jù)權(quán)利要求1所述的用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng)，其特征在于，所述EDA環(huán)境驗(yàn)證系統(tǒng)中的結(jié)果對(duì)比器、結(jié)果檢查器(9)對(duì)標(biāo)簽simulink模型(5)、標(biāo)簽SV模型(6)和DUT (7)經(jīng)過(guò)選擇控制器二 (8)的選擇進(jìn)行驗(yàn)證。7.根據(jù)權(quán)利要求1所述的用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng)，其特征在于，所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器veri 1g模型(1_3)由標(biāo)簽廠家的驗(yàn)證工程師開(kāi)發(fā)，采用verilog語(yǔ)言實(shí)現(xiàn)，要求能夠進(jìn)行FPGA綜合、下載，能夠同時(shí)嵌入到EDA環(huán)境驗(yàn)證系統(tǒng)中進(jìn)行仿真驗(yàn)證，用來(lái)在特定的場(chǎng)景下面替代閱讀器和標(biāo)簽進(jìn)行交互。8.根據(jù)權(quán)利要求1所述的用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng)，其特征在于，所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器的算法模型(1-5)由算法工程師開(kāi)發(fā)，采用MATLABS頂U(kuò)LINK+M語(yǔ)言實(shí)現(xiàn)。9.根據(jù)權(quán)利要求1所述的用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng)，其特征在于，所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的閱讀器板級(jí)實(shí)現(xiàn)模塊(1-6)采用DSP+FPGA，閱讀器的算法模型通過(guò)編譯后下載到DSP，DSP再聯(lián)合FPGA共同完成對(duì)標(biāo)簽的交互操作。10.根據(jù)權(quán)利要求1所述的用于無(wú)源標(biāo)簽芯片的EDA和FPGA可重用驗(yàn)證系統(tǒng)，其特征在于，所述FPGA環(huán)境驗(yàn)證系統(tǒng)中的DUT(1-10)，即為標(biāo)簽芯片的RTL verilog代碼實(shí)現(xiàn)，該代碼通過(guò)驗(yàn)證、綜合、布局布線后生成⑶S最終交互給芯片生產(chǎn)廠家進(jìn)行生產(chǎn)。
【文檔編號(hào)】G06F11/36GK106095675SQ201610398841
【公開(kāi)日】2016年11月9日
【申請(qǐng)日】2016年6月7日
【發(fā)明人】蔡友, 向曉安, 張建, 王立泉
【申請(qǐng)人】無(wú)錫鍵橋電子科技有限公司