一種SoC系統(tǒng)中通用可配置加速單元的IP電路的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種SoC系統(tǒng)中通用可配置加速單元的IP電路?？蓪?shí)現(xiàn)快速傅里葉變換，且能夠?qū)崿F(xiàn)數(shù)字FIR濾波功能，并且可以實(shí)現(xiàn)模平方，乘累加以及相應(yīng)的加窗運(yùn)算等等運(yùn)算，并且僅僅通過(guò)硬件結(jié)構(gòu)實(shí)現(xiàn)加速算法，無(wú)需CPU等資源開(kāi)銷(xiāo)，提高SoC系統(tǒng)運(yùn)算速度和提高CPU資源利用率。
【專(zhuān)利說(shuō)明】
一種SoC系統(tǒng)中通用可配置加速單元的IP電路
技術(shù)領(lǐng)域
[0001] 本發(fā)明屬于半導(dǎo)體集成電路中數(shù)字集成電路技術(shù)領(lǐng)域，尤其涉及要求計(jì)算量復(fù) 雜、計(jì)算速度快、占用面積小的SoC電路中，對(duì)要求進(jìn)行加速單元設(shè)計(jì)的SoC領(lǐng)域提供一種占 用面積小、運(yùn)算速度快的加速算法實(shí)現(xiàn)方式，也可以應(yīng)用于一些要求進(jìn)行算法加速運(yùn)算及 一些特定運(yùn)算快速實(shí)現(xiàn)的集成電路中。
【背景技術(shù)】
[0002] SoC(System On Chip，片上系統(tǒng)）系統(tǒng)中常常需要完成信息的獲取、處理、存儲(chǔ)、傳 輸?shù)綀?zhí)行，其中常常需要完成一些大數(shù)據(jù)的傳輸和運(yùn)算，其中有一些常用的不可或缺并且 非?；A(chǔ)的運(yùn)算，如數(shù)字濾波，傅里葉變換，模平方，乘累加以及相應(yīng)的加窗運(yùn)算等等，而且 每種運(yùn)算又可以分為實(shí)數(shù)運(yùn)算或者復(fù)數(shù)運(yùn)算。這些運(yùn)算有一些共同的特點(diǎn)，即都有一定的 規(guī)律可循，都會(huì)有較多的數(shù)據(jù)流參與運(yùn)算，參加運(yùn)算的數(shù)據(jù)輸出頻率與輸入頻率一致。一般 常常借助于內(nèi)部處理器DSP或CPU運(yùn)算完成，而借助于內(nèi)部處理器，其運(yùn)算能力是一個(gè)較大 的問(wèn)題，尤其是復(fù)數(shù)運(yùn)算。通過(guò)軟件實(shí)現(xiàn)復(fù)數(shù)運(yùn)算，不僅會(huì)占用CHJ的資源，影響CPU控制功 能的發(fā)揮，更重要的是運(yùn)算速度受到影響，這在某些實(shí)時(shí)性要求高的場(chǎng)合是無(wú)法接受的。比 較好的一個(gè)解決措施是將這些運(yùn)算做成硬件加速單元IP，與CPU-起完美的實(shí)現(xiàn)系統(tǒng)的功 能，將CPU的能力發(fā)揮到最大化。因此要在S0C中增加運(yùn)算加速單元IP，滿(mǎn)足運(yùn)算能力的要 求。為了做到一定的通用性，加速單元設(shè)計(jì)成可配置類(lèi)型，以便實(shí)現(xiàn)更多的運(yùn)算。
[0003] 中國(guó)發(fā)明專(zhuān)利申請(qǐng)"一種基于改進(jìn)的高基⑶RDIC算法的復(fù)數(shù)乘法運(yùn)算單元" (CN103488459A)，文中提出一種改進(jìn)的高基C0RDIC算法與基于改進(jìn)的高基C0RDIC算法的復(fù) 數(shù)乘法運(yùn)算單元。不同與本發(fā)明提出的實(shí)現(xiàn)復(fù)數(shù)乘法的方法，本發(fā)明中提出的硬件加速單 元在實(shí)現(xiàn)復(fù)數(shù)乘法時(shí)，具有運(yùn)算速度快，占用資源少等特性。
[0004] 中國(guó)發(fā)明專(zhuān)利申請(qǐng)"一種FFT實(shí)現(xiàn)裝置和方法"（CN104268124A)，文中提出克服FFT 并行流水線(xiàn)結(jié)構(gòu)硬件資源開(kāi)銷(xiāo)大而發(fā)明的一種FFT實(shí)現(xiàn)裝置和方法，但其仍是并行FFT實(shí) 現(xiàn)。相對(duì)本發(fā)明方法具有硬件資源開(kāi)銷(xiāo)大，內(nèi)部實(shí)現(xiàn)結(jié)構(gòu)復(fù)雜。
[0005] 中國(guó)發(fā)明專(zhuān)利申請(qǐng)"一種可變點(diǎn)數(shù)的浮點(diǎn)FFT處理器"（CN104268122A)，文中提出 的浮點(diǎn)FFT處理器，其占用資源多。和本發(fā)明提出的算法實(shí)現(xiàn)方案不同。
[0006] 2014年03月12日專(zhuān)利庫(kù)公開(kāi)了一件名稱(chēng)為"一種支持多模式的并行FFT信號(hào)處理 器及方法"（CN103634241A)，提出的并行FFT信號(hào)處理及方法，采用分時(shí)復(fù)用輸入接口，對(duì)4 路FFT數(shù)據(jù)流旁路不處理，并需要在輸出接口使用分頻時(shí)鐘做為輸出時(shí)鐘。而本發(fā)明提出只 需要一個(gè)工作時(shí)鐘，工作狀態(tài)穩(wěn)定，使用資源少。

【發(fā)明內(nèi)容】

[0007] 本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種SoC系統(tǒng)中通用可配置加速單元的IP電 路。
[0008] 為解決上述技術(shù)問(wèn)題，本發(fā)明提供一種SoC系統(tǒng)中通用可配置加速單元的IP電路， 其特征是，可配置加速單元IP電路包括數(shù)據(jù)存儲(chǔ)器、運(yùn)算器和數(shù)據(jù)交換模塊，其中，數(shù)據(jù)存 儲(chǔ)器中包括外部數(shù)據(jù)存儲(chǔ)器、內(nèi)部系數(shù)存儲(chǔ)器和窗系數(shù)存儲(chǔ)器，運(yùn)算器包括實(shí)部運(yùn)算器和 虛部運(yùn)算器；
[0009] 通過(guò)配置外置的模式寄存器產(chǎn)生控制信號(hào)控制可配置加速單元IP電路；
[0010] 內(nèi)部系數(shù)存儲(chǔ)器和窗系數(shù)存儲(chǔ)器用于將存儲(chǔ)的復(fù)數(shù)分為實(shí)部運(yùn)算數(shù)據(jù)和虛部運(yùn) 算數(shù)據(jù)分別輸入到實(shí)部運(yùn)算器和虛部運(yùn)算器;虛部運(yùn)算器通過(guò)外部數(shù)據(jù)存儲(chǔ)器把運(yùn)算的中 間運(yùn)算結(jié)果的實(shí)數(shù)數(shù)據(jù)送入實(shí)部運(yùn)算器內(nèi)，實(shí)部運(yùn)算器通過(guò)外部數(shù)據(jù)存儲(chǔ)器把運(yùn)算的中間 運(yùn)算結(jié)果的虛數(shù)數(shù)據(jù)送入虛部運(yùn)算器內(nèi)；
[0011]實(shí)部運(yùn)算器和虛部運(yùn)算器最后將輸出的實(shí)部數(shù)據(jù)和虛部數(shù)據(jù)輸出和輸入至數(shù)據(jù) 交換模塊進(jìn)行數(shù)據(jù)交換。
[0012] 實(shí)部運(yùn)算器和虛部運(yùn)算器內(nèi)部結(jié)構(gòu)相同。
[0013] 實(shí)部運(yùn)算器和虛部運(yùn)算器主要由陣列乘法器、累加器/加法器、多個(gè)MUX選擇器和 多個(gè)數(shù)據(jù)寄存器組成。
[0014] 實(shí)部運(yùn)算器和虛部運(yùn)算器的時(shí)序相同。
[0015] 輸入的多個(gè)內(nèi)部系數(shù)復(fù)數(shù)數(shù)據(jù)的實(shí)部數(shù)據(jù)先后在依次的一個(gè)時(shí)鐘周期時(shí)刻存入 寄存器regl中，后分別在相應(yīng)的下一個(gè)時(shí)鐘周期分別送入寄存器 reg2、reg4中；
[0016] 虛部運(yùn)算器運(yùn)算的中間運(yùn)算結(jié)果通過(guò)數(shù)據(jù)交換以及輸入的內(nèi)部系數(shù)復(fù)數(shù)數(shù)據(jù)的 虛部數(shù)據(jù)也進(jìn)入實(shí)部運(yùn)算器內(nèi)部并存入寄存器reg3中；
[0017]窗系數(shù)的實(shí)部數(shù)據(jù)及內(nèi)部第一次碟算的實(shí)數(shù)結(jié)果數(shù)據(jù)通過(guò)MUX選擇器與寄存器 reg4中的數(shù)據(jù)經(jīng)乘法器進(jìn)行乘法運(yùn)算，并把乘法運(yùn)算結(jié)果送至寄存器reg5中；寄存器reg2、 寄存器reg5及寄存器reg7中的數(shù)據(jù)經(jīng)MUX選擇器送至寄存器reg6中；寄存器reg6中的數(shù)據(jù) 經(jīng)累加器或加法器進(jìn)行累加運(yùn)算送到寄存器reg7中，寄存器reg7中的數(shù)據(jù)經(jīng)反相器后隨時(shí) 鐘流水送至寄存器reg8和reg9,同時(shí)經(jīng)MUX選擇送回寄存器reg2中并進(jìn)行下一步流水運(yùn)算；
[0018] 同理，第二次碟算輸入的復(fù)數(shù)數(shù)據(jù)的實(shí)部數(shù)據(jù)進(jìn)入實(shí)部運(yùn)算器內(nèi)并也進(jìn)行相同的 流水運(yùn)算，第二次碟算的窗系數(shù)進(jìn)入實(shí)部運(yùn)算器內(nèi)部進(jìn)行相同的串行流水運(yùn)算；
[0019] 最后在寄存器reg9讀取第二次碟算運(yùn)算的實(shí)部數(shù)據(jù)結(jié)果。
[0020] 采用基4的尋址方式來(lái)完成基2的蝶算，即每次輸入4個(gè)復(fù)數(shù)數(shù)據(jù)，完成4個(gè)點(diǎn)的4次 蝶算，再輸出4個(gè)結(jié)果，并按照每個(gè)主時(shí)鐘周期輸入或輸出一個(gè)數(shù)據(jù)進(jìn)行流水。
[0021 ]本發(fā)明所達(dá)到的有益效果：
[0022]本設(shè)計(jì)提出的是一種有效的快速傅里葉變換的實(shí)現(xiàn)方法，且能夠?qū)崿F(xiàn)數(shù)字FIR濾 波功能，并且可以實(shí)現(xiàn)模平方，乘累加以及相應(yīng)的加窗運(yùn)算等等運(yùn)算，并且僅僅通過(guò)硬件結(jié) 構(gòu)實(shí)現(xiàn)加速算法，無(wú)需CHJ等資源開(kāi)銷(xiāo)，提高SoC系統(tǒng)運(yùn)算速度和提高CPU資源利用率。
【附圖說(shuō)明】
[0023]圖1可配置加速單元IP結(jié)構(gòu)簡(jiǎn)圖；
[0024]圖2運(yùn)算器電路內(nèi)部硬件結(jié)構(gòu)圖；
[0025]圖3 4點(diǎn)蝶算圖；
[0026]圖4實(shí)部運(yùn)算結(jié)構(gòu)流程圖；
[0027]圖5虛部運(yùn)算結(jié)構(gòu)流程圖；
[0028]圖6實(shí)部算法流程圖；
[0029]圖7虛部算法流程圖。
【具體實(shí)施方式】
[0030] 下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步描述。以下實(shí)施例僅用于更加清楚地說(shuō)明本發(fā)明 的技術(shù)方案，而不能以此來(lái)限制本發(fā)明的保護(hù)范圍。
[0031] 信號(hào)處理的基本結(jié)構(gòu)是矢量運(yùn)算，實(shí)數(shù)和復(fù)數(shù)矢量運(yùn)算功能包括乘法、乘法累加 和幅度平方，結(jié)合其它各種信號(hào)處理的算法可以完成頻域?yàn)V波、信號(hào)分析和信號(hào)綜合等功 能，這就是SoC系統(tǒng)中的可配置加速單元IP的核心運(yùn)算。通過(guò)對(duì)常用信號(hào)處理的分析，加速 單元IP需要實(shí)現(xiàn)實(shí)數(shù)/復(fù)數(shù)的傅里葉變換、數(shù)字濾波、模平方、乘累加以及各種運(yùn)算的加窗 運(yùn)算。在運(yùn)算結(jié)構(gòu)之外設(shè)置模式寄存器，可配置加速單元IP就是通過(guò)對(duì)模式寄存器的配置， 產(chǎn)生相應(yīng)的控制信號(hào)，實(shí)現(xiàn)各種運(yùn)算。
[0032] 可配置加速單元IP結(jié)構(gòu)簡(jiǎn)圖如圖1所示，主要由數(shù)據(jù)存儲(chǔ)器（包括外部數(shù)據(jù)存儲(chǔ) 器、內(nèi)部系數(shù)存儲(chǔ)器、窗系數(shù)存儲(chǔ)器）、運(yùn)算器、數(shù)據(jù)交換、模式寄存器部分組成，通過(guò)配置模 式寄存器，產(chǎn)生各種相應(yīng)模式下的控制信號(hào)到可配置加速單元的數(shù)據(jù)存儲(chǔ)器、運(yùn)算器、數(shù)據(jù) 交換模塊部分。內(nèi)部系數(shù)數(shù)據(jù)存儲(chǔ)器和窗系數(shù)存儲(chǔ)器把復(fù)數(shù)分為實(shí)部運(yùn)算數(shù)據(jù)和虛部運(yùn)算 數(shù)據(jù)分別輸入到可配置加速單元的運(yùn)算器部分，實(shí)部運(yùn)算需要的數(shù)據(jù)進(jìn)入實(shí)部運(yùn)算器，虛 部運(yùn)算需要的數(shù)據(jù)進(jìn)入虛部運(yùn)算器;而虛部運(yùn)算器的一部分中間運(yùn)算結(jié)果會(huì)通過(guò)外部系數(shù) 數(shù)據(jù)存儲(chǔ)器把運(yùn)算的實(shí)數(shù)部分送入實(shí)部運(yùn)算器內(nèi)，同理實(shí)部運(yùn)算器的一部分中間運(yùn)算結(jié)果 會(huì)通過(guò)外部系數(shù)數(shù)據(jù)存儲(chǔ)器把運(yùn)算的虛數(shù)部分送入虛部運(yùn)算器內(nèi)；實(shí)部數(shù)據(jù)和虛部數(shù)據(jù)運(yùn) 算器內(nèi)部具有相同的運(yùn)算器硬件結(jié)構(gòu)，并分為實(shí)部數(shù)據(jù)和虛部數(shù)據(jù)輸出和進(jìn)行相應(yīng)的數(shù)據(jù) 交換。
[0033] 整個(gè)可配置加速單元IP的核心是運(yùn)算器，所有的運(yùn)算都是通過(guò)這一部分結(jié)構(gòu)來(lái)完 成。每個(gè)運(yùn)算器都是由陣列乘法器、累加器（即乘累器)或加法器和數(shù)據(jù)寄存器組成的。運(yùn)算 器電路內(nèi)部硬件結(jié)構(gòu)圖及內(nèi)部硬件之間的連接關(guān)系如圖2所示。實(shí)部和虛部具有相同的內(nèi) 部硬件資源結(jié)構(gòu)，主要有寄存器、加法器、乘法器、MUX選擇器組成。其流水運(yùn)算及數(shù)據(jù)流水 結(jié)構(gòu)關(guān)系是41^2、81、82的實(shí)部數(shù)據(jù)先后在時(shí)鐘周期(：11^1和時(shí)鐘周期(311^、(311^、(311^時(shí)刻 進(jìn)入存入寄存器regl中，后分別在相應(yīng)的下一個(gè)時(shí)鐘周期分別送入寄存器 reg2、reg2、 reg4、reg4中。虛部運(yùn)算器的中間一些運(yùn)算結(jié)果通過(guò)數(shù)據(jù)交換以及B1、B2的虛部也會(huì)進(jìn)入實(shí) 部運(yùn)算器內(nèi)部并存入寄存器reg3中。窗系數(shù)存儲(chǔ)器的實(shí)部數(shù)據(jù)及內(nèi)部第一次碟算的部分實(shí) 數(shù)結(jié)果通過(guò)MUX選擇與寄存器reg4中的數(shù)據(jù)進(jìn)行乘法運(yùn)算，并把乘法運(yùn)算結(jié)果送至寄存器 reg5中。寄存器reg2、寄存器reg5及寄存器reg7中的數(shù)據(jù)經(jīng)MUX選擇送至寄存器reg6中。寄 存器reg6中的數(shù)據(jù)進(jìn)行了累加運(yùn)算送到寄存器reg7中，reg7中的數(shù)據(jù)經(jīng)反相器后隨時(shí)鐘流 水送至寄存器reg8和reg9,以及經(jīng)MUX選擇送回reg2中并進(jìn)行下一步流水運(yùn)算。同理第二次 碟算43)4、83、84的實(shí)部數(shù)據(jù)進(jìn)入實(shí)部運(yùn)算器內(nèi)并也進(jìn)行相同的流水運(yùn)算，第二次碟算的 窗系數(shù)進(jìn)入實(shí)部運(yùn)算器內(nèi)部進(jìn)行相同的串行流水運(yùn)算。最后在寄存器reg9讀取第二次碟算 運(yùn)算的實(shí)部數(shù)據(jù)結(jié)果。硬件運(yùn)算器結(jié)構(gòu)實(shí)現(xiàn)簡(jiǎn)單，容易實(shí)現(xiàn)，節(jié)約成本。
[0034] 運(yùn)算器與數(shù)據(jù)存儲(chǔ)器模塊部分的外部數(shù)據(jù)存儲(chǔ)器和窗系數(shù)存儲(chǔ)器以及內(nèi)部的系 數(shù)存儲(chǔ)器都有接口。在這些運(yùn)算中最復(fù)雜的是復(fù)數(shù)快速傅里葉變換（FFT)及其逆變換 (IFFT)算法和復(fù)數(shù)數(shù)字濾波(FIR)算法，這兩個(gè)算法實(shí)現(xiàn)的同時(shí)，所需用到的結(jié)構(gòu)可以滿(mǎn)足 模平方、乘累加等運(yùn)算的需要。因此運(yùn)算器結(jié)構(gòu)的設(shè)計(jì)首先能夠?qū)崿F(xiàn)最復(fù)雜的FFT和FIR運(yùn) 算以及實(shí)現(xiàn)比較高的運(yùn)算效率。
[0035]無(wú)窗快速傅里葉變換的算法是：
[0036]
[0037]加窗快速傅里葉變換的算法為：
[0038]
[0039]其中C(n)是窗系數(shù)，
[0040] 式(1)和(2)中，h(n)是輸入的數(shù)據(jù)流，N個(gè)點(diǎn)，由實(shí)部RE(n)和虛部IM(n)構(gòu)成：
[0041] h(n)=RE(n)+iIM(n) (3)
[0042] FFT運(yùn)算的系數(shù)eTj2ltlWNm是復(fù)數(shù)，可以表示為WnR+iWnI，W nR為該復(fù)數(shù)的實(shí)部，WnI為 該復(fù)數(shù)的虛部。
[0043] FFT算法中最常用的是基2的蝶算，為了提高運(yùn)算速度，同時(shí)兼顧FIR等算法的需 要，采用基4的尋址方式來(lái)完成基2的蝶算，即每次輸入4個(gè)數(shù)據(jù)，完成4個(gè)點(diǎn)的4次蝶算，再輸 出4個(gè)結(jié)果，并按照每個(gè)主時(shí)鐘周期輸入或輸出一個(gè)數(shù)據(jù)進(jìn)行流水。輸入的數(shù)據(jù)表示為A1， B1，A2，B2,……，系數(shù)表示為W1，W2,……，均為復(fù)數(shù)，其實(shí)部以下標(biāo)R表示，虛部以下標(biāo)I表 示。圖3所示為四點(diǎn)FFT的運(yùn)算過(guò)程，即蝶算過(guò)程。先以一個(gè)碟算過(guò)程為例進(jìn)行說(shuō)明，復(fù)數(shù)A1 可分為實(shí)部和虛部，即A1也可以表示為A1 =AR+iA〗，Ar為復(fù)數(shù)A1的實(shí)部，A〗為復(fù)數(shù)A1的虛部， 同理B1可表示為Bl=BR+iBi，Wl可以表示為Wl=W R+iWi。
[0044] 根據(jù)復(fù)數(shù)運(yùn)算法則，一個(gè)蝶算的過(guò)程是：
[0045] Al+Blffl = (AR+iAi) + (BR+iBi) (ffR+iffi)
[0046] = ( Ar+i Αι) + [ ( BrWr-BiW i)+i ( BrW i+BiWr )]
[0047] = [AR+(BRffR-Biffi) ]+i [Ai+(BrWi+BiWr) ] (4)
[0048] 通過(guò)對(duì)上述運(yùn)算的分析，將整個(gè)運(yùn)算器分為兩部分，實(shí)部運(yùn)算器(AE-RE)和虛部運(yùn) 算器(ΑΕ-ΠΟ。運(yùn)算器是這樣分工的：凡是產(chǎn)生實(shí)部的運(yùn)算都是在實(shí)部運(yùn)算器中進(jìn)行的，凡 是產(chǎn)生虛部的運(yùn)算都是在虛部運(yùn)算器中進(jìn)行的。因此兩個(gè)運(yùn)算器結(jié)構(gòu)和時(shí)序都相同。這樣 既降低了運(yùn)算器結(jié)構(gòu)設(shè)計(jì)的復(fù)雜性，又提高了運(yùn)算效率。具體的說(shuō)來(lái)，式(4)中第一個(gè)括號(hào) 內(nèi)的Α Κ+(ΒΛ-ΒΛ)運(yùn)算是在實(shí)部運(yùn)算器中進(jìn)行，第二個(gè)括號(hào)內(nèi)的Α^ΒΛ+ΒΛ)是在虛部 運(yùn)算器中進(jìn)行，且二者同時(shí)同步進(jìn)行。從中可以看出，輸入實(shí)部運(yùn)算器的數(shù)據(jù)除了外部存貯 器中存貯數(shù)據(jù)的實(shí)部之外，還需要與系數(shù)相乘的數(shù)據(jù)的虛部。輸入虛部運(yùn)算器的數(shù)據(jù)也是 同樣，那么運(yùn)算器需要既能夠輸入外部數(shù)據(jù)存貯器中的數(shù)據(jù)，實(shí)部和虛部運(yùn)算器相互之間 還能夠進(jìn)行數(shù)據(jù)交換，以便完成復(fù)數(shù)運(yùn)算操作。
[0049] 實(shí)部/虛部運(yùn)算器的結(jié)構(gòu)流程圖如圖4和圖5所示。實(shí)部和虛部具有相同的運(yùn)算流 程和需要的硬件資源結(jié)構(gòu)，主要有乘法器、加法器及邏輯門(mén)實(shí)現(xiàn)，需要的硬件結(jié)構(gòu)簡(jiǎn)單，容 易實(shí)現(xiàn)。實(shí)部和虛部完成的算法流程和寄存器數(shù)據(jù)流水也相同。在運(yùn)算過(guò)程中，實(shí)部和虛部 同時(shí)進(jìn)行，并且運(yùn)算流程和硬件結(jié)構(gòu)形同，而其中的流水過(guò)程如圖6和圖7所示。通過(guò)圖6和 圖7可以看出實(shí)部和虛部具有相同的運(yùn)算步驟和運(yùn)算時(shí)序。
[0050] 支持16點(diǎn)~1024點(diǎn)的FFT運(yùn)算，采用200MHZ的時(shí)鐘執(zhí)行運(yùn)算速度如下表：
[0051]
[0053]以上所述僅是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人 員來(lái)說(shuō)，在不脫離本發(fā)明技術(shù)原理的前提下，還可以做出若干改進(jìn)和變形，這些改進(jìn)和變形 也應(yīng)視為本發(fā)明的保護(hù)范圍。
【主權(quán)項(xiàng)】
1. 一種SoC系統(tǒng)中通用可配置加速單元的IP電路，其特征是，可配置加速單元IP電路包 括數(shù)據(jù)存儲(chǔ)器、運(yùn)算器和數(shù)據(jù)交換模塊，其中，數(shù)據(jù)存儲(chǔ)器中包括外部數(shù)據(jù)存儲(chǔ)器、內(nèi)部系 數(shù)存儲(chǔ)器和窗系數(shù)存儲(chǔ)器，運(yùn)算器包括實(shí)部運(yùn)算器和虛部運(yùn)算器； 通過(guò)配置外置的模式寄存器產(chǎn)生控制信號(hào)控制可配置加速單元IP電路； 內(nèi)部系數(shù)存儲(chǔ)器和窗系數(shù)存儲(chǔ)器用于將存儲(chǔ)的復(fù)數(shù)分為實(shí)部運(yùn)算數(shù)據(jù)和虛部運(yùn)算數(shù) 據(jù)分別輸入到實(shí)部運(yùn)算器和虛部運(yùn)算器;虛部運(yùn)算器通過(guò)外部數(shù)據(jù)存儲(chǔ)器把運(yùn)算的中間運(yùn) 算結(jié)果的實(shí)數(shù)數(shù)據(jù)送入實(shí)部運(yùn)算器內(nèi)，實(shí)部運(yùn)算器通過(guò)外部數(shù)據(jù)存儲(chǔ)器把運(yùn)算的中間運(yùn)算 結(jié)果的虛數(shù)數(shù)據(jù)送入虛部運(yùn)算器內(nèi)； 實(shí)部運(yùn)算器和虛部運(yùn)算器最后將輸出的實(shí)部數(shù)據(jù)和虛部數(shù)據(jù)輸出和輸入至數(shù)據(jù)交換 模塊進(jìn)行數(shù)據(jù)交換。2. 根據(jù)權(quán)利要求1所述的SoC系統(tǒng)中通用可配置加速單元的IP電路，其特征是，實(shí)部運(yùn) 算器和虛部運(yùn)算器內(nèi)部結(jié)構(gòu)相同。3. 根據(jù)權(quán)利要求1或2所述的SoC系統(tǒng)中通用可配置加速單元的IP電路，其特征是，實(shí)部 運(yùn)算器和虛部運(yùn)算器主要由陣列乘法器、累加器/加法器、多個(gè)MUX選擇器和多個(gè)數(shù)據(jù)寄存 器組成。4. 根據(jù)權(quán)利要求1或2所述的SoC系統(tǒng)中通用可配置加速單元的IP電路，其特征是，實(shí)部 運(yùn)算器和虛部運(yùn)算器的時(shí)序相同。5. 根據(jù)權(quán)利要求3所述的SoC系統(tǒng)中通用可配置加速單元的IP電路，其特征是，輸入的 多個(gè)內(nèi)部系數(shù)復(fù)數(shù)數(shù)據(jù)的實(shí)部數(shù)據(jù)先后在依次的一個(gè)時(shí)鐘周期時(shí)刻存入寄存器regl中，后 分別在相應(yīng)的下一個(gè)時(shí)鐘周期分別送入寄存器reg2、 reg4中； 虛部運(yùn)算器運(yùn)算的中間運(yùn)算結(jié)果通過(guò)數(shù)據(jù)交換以及輸入的內(nèi)部系數(shù)復(fù)數(shù)數(shù)據(jù)的虛部 數(shù)據(jù)也進(jìn)入實(shí)部運(yùn)算器內(nèi)部并存入寄存器reg3中； 窗系數(shù)的實(shí)部數(shù)據(jù)及內(nèi)部第一次碟算的實(shí)數(shù)結(jié)果數(shù)據(jù)通過(guò)MUX選擇器與寄存器reg4中 的數(shù)據(jù)經(jīng)乘法器進(jìn)行乘法運(yùn)算，并把乘法運(yùn)算結(jié)果送至寄存器reg5中；寄存器reg2、寄存器 reg5及寄存器reg7中的數(shù)據(jù)經(jīng)MUX選擇器送至寄存器reg6中；寄存器reg6中的數(shù)據(jù)經(jīng)累加 器或加法器進(jìn)行累加運(yùn)算送到寄存器reg7中，寄存器reg7中的數(shù)據(jù)經(jīng)反相器后隨時(shí)鐘流水 送至寄存器reg8和reg9,同時(shí)經(jīng)MUX選擇送回寄存器reg2中并進(jìn)行下一步流水運(yùn)算； 同理，第二次碟算輸入的復(fù)數(shù)數(shù)據(jù)的實(shí)部數(shù)據(jù)進(jìn)入實(shí)部運(yùn)算器內(nèi)并也進(jìn)行相同的流水 運(yùn)算，第二次碟算的窗系數(shù)進(jìn)入實(shí)部運(yùn)算器內(nèi)部進(jìn)行相同的串行流水運(yùn)算； 最后在寄存器reg9讀取第二次碟算運(yùn)算的實(shí)部數(shù)據(jù)結(jié)果。6. 根據(jù)權(quán)利要求3所述的SoC系統(tǒng)中通用可配置加速單元的IP電路，其特征是，采用基4 的尋址方式來(lái)完成基2的蝶算，即每次輸入4個(gè)復(fù)數(shù)數(shù)據(jù)，完成4個(gè)點(diǎn)的4次蝶算，再輸出4個(gè) 結(jié)果，并按照每個(gè)主時(shí)鐘周期輸入或輸出一個(gè)數(shù)據(jù)進(jìn)行流水。
【文檔編號(hào)】G06F15/78GK105975436SQ201610423662
【公開(kāi)日】2016年9月28日
【申請(qǐng)日】2016年6月16日
【發(fā)明人】汪健, 張躍玲, 張磊, 王鎮(zhèn), 趙忠惠, 陳亞寧, 呂江萍
【申請(qǐng)人】中國(guó)兵器工業(yè)集團(tuán)第二四研究所蘇州研發(fā)中心, 中國(guó)兵器工業(yè)集團(tuán)第二一四研究所蘇州研發(fā)中心