一種看門狗電路的制作方法
【專利摘要】本發(fā)明提供一種看門狗電路，包括：FPGA芯片；DSP芯片，與所述FPGA芯片連接；復(fù)位電路，與所述FPGA芯片連接；電源，與所述DSP芯片，所述復(fù)位電路及所述FPGA芯片連接，用于為所述DSP芯片，所述復(fù)位電路及所述FPGA芯片供電；其中，在所述FPGA芯片上電時，所述FPGA芯片判斷看門狗開關(guān)功能信號是為高電平還是低電平，在為所述高電平時，控制所述復(fù)位電路的看門狗功能處于打開狀態(tài)；在為所述低電平時，控制所述復(fù)位電路的看門狗功能處于關(guān)閉狀態(tài)，在所述復(fù)位電路的看門狗功能處于所述關(guān)閉狀態(tài)時，能夠?qū)λ鯢PGA芯片進(jìn)行正常的仿真或?qū)懭氤绦虿僮鳌?br>【專利說明】
一種看門狗電路
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及制冷設(shè)備技術(shù)領(lǐng)域，尤其涉及一種看門狗電路。
【背景技術(shù)】
[0002]在目前的信號處理中，有很大部分電路采用DSP(Digital Signal Processing:數(shù)字信號處理)加FPGA(Field — Programmable Gate Array:現(xiàn)場可編程門陣列)的方式實(shí)現(xiàn)設(shè)計。為保障程序異常情況下能恢復(fù)運(yùn)行，通常需要設(shè)計看門狗電路。
[0003]看門狗電路是指，系統(tǒng)設(shè)計中通過軟件或硬件方式在一定周期內(nèi)監(jiān)控系統(tǒng)的運(yùn)行狀況。如果在規(guī)定的時間內(nèi)未收到來自系統(tǒng)的觸發(fā)信號，則看門狗電路會強(qiáng)制復(fù)位系統(tǒng)，以保證程序在運(yùn)行異常情況下能恢復(fù)。
[0004]目前，看門狗大致分為內(nèi)置看門狗和外置看門狗兩類，在工程應(yīng)用中多使用外置看門狗電路。外置看門狗電路需要系統(tǒng)周期去“喂狗”，否則看門狗會產(chǎn)生復(fù)位信號，復(fù)位整個系統(tǒng)。
[0005]基于外置看門狗設(shè)計的電路，雖然可以保證程序運(yùn)行的穩(wěn)定性，但在程序調(diào)試、程序升級過程中帶來諸多不便，通用的做法是打開設(shè)備，斷開看門狗復(fù)位管腳，有的需要使用電烙鐵，在程序調(diào)試完畢或程序升級完成后，再恢復(fù)該部分電路?？梢?，現(xiàn)有技術(shù)中的看門狗電路的控制方式還不夠優(yōu)化。

【發(fā)明內(nèi)容】

[0006]本申請實(shí)施例提供一種看門狗電路，用以解決現(xiàn)有技術(shù)中存在的看門狗電路的控制方式還不夠優(yōu)化的技術(shù)問題。
[0007 ]本申請實(shí)施例提供一種看門狗電路，包括:
[0008]FPGA芯片;DSP芯片，與所述FPGA芯片連接;復(fù)位電路，與所述FPGA芯片連接；
[0009]電源，與所述DSP芯片，所述復(fù)位電路及所述FPGA芯片連接，用于為所述DSP芯片，所述復(fù)位電路及所述FPGA芯片供電；
[0010]其中，在所述FPGA芯片上電時，所述FPGA芯片判斷看門狗開關(guān)功能信號是為高電平還是低電平，在為所述高電平時，控制所述復(fù)位電路的看門狗功能處于打開狀態(tài);在為所述低電平時，控制所述復(fù)位電路的看門狗功能處于關(guān)閉狀態(tài)，在所述復(fù)位電路的看門狗功能處于所述關(guān)閉狀態(tài)時，能夠?qū)λ鯢PGA芯片進(jìn)行正常的仿真或?qū)懭氤绦虿僮鳌?br>[0011]可選的，所述FPGA芯片中包括用于打開和關(guān)閉所述復(fù)位電路的看門狗功能的第一程序模塊，所述第一程序模塊，用于在所述FPGA芯片上電時，判斷看門狗開關(guān)功能信號是為高電平還是低電平，在為所述高電平時，控制所述復(fù)位電路的看門狗功能處于打開狀態(tài);在為所述低電平時，控制所述復(fù)位電路的看門狗功能處于關(guān)閉狀態(tài)。
[0012]可選的，所述FPGA芯片中還包括用于控制是否對所述DSP芯片執(zhí)行看門狗功能的第二程序模塊，所述第二程序模塊用于在所述FPGA芯片上電后，判斷所述看門狗開關(guān)功能信號是為所述高電平還是所述低電平，在為所述高電平時，所述FPGA芯片正常執(zhí)行對所述DSP芯片的看門狗功能;在為所述低電平時，所述FPGA芯片關(guān)閉對所述DSP芯片的看門狗功能，在所述FPGA芯片關(guān)閉對所述DSP芯片的看門狗功能時，能夠?qū)λ鯠SP芯片進(jìn)行正常的仿真或?qū)懭氤绦虿僮鳌?br>[0013]可選的，在所述FPGA芯片正常執(zhí)行對所述DSP芯片的看門狗功能之后，所述FPGA芯片用于判斷是否在規(guī)定時間內(nèi)收到所述DSP芯片的喂狗信號，如果為否，則復(fù)位所述DSP芯片。
[0014]可選的，所述復(fù)位電路在所述FPGA芯片上電后，用于判斷是否收到來自所述FPGA芯片的看門狗功能關(guān)閉指令，在為是時，關(guān)閉所述看門狗功能;在為否時，用于判斷是否接收到來自所述FPGA芯片的喂狗信號。
[0015]可選的，所述復(fù)位電路包括:
[0016]復(fù)位芯片，連接在所述電源與所述FPGA芯片之間；
[0017]檢查插座，與所述FPGA芯片中的第一通用管腳連接，所述第一通用管腳的信號即為所述看門狗開關(guān)功能信號；
[0018]上拉電阻，一端與所述電源連接，另一端與所述FPGA芯片及所述檢查插座連接；
[0019]在所述電路所在的信號處理板上電后，當(dāng)所述檢查插座接地時，所述看門狗開關(guān)功能信號為所述低電平;當(dāng)所述檢查插座懸空時，所述看門狗開關(guān)功能信號為所述高電平。
[0020]可選的，所述復(fù)位芯片的復(fù)位輸出管腳連接至所述FPGA芯片的復(fù)位管腳，所述復(fù)位芯片的片選管腳連接到所述FPGA芯片的第二通用管腳，所述復(fù)位芯片的時鐘管腳連接到所述FPGA芯片的第三通用管腳，所述復(fù)位芯片的數(shù)據(jù)管腳連接到FPGA芯片的第四通用管腳。
[0021]可選的，所述DSP芯片的復(fù)位管腳連接至所述FPGA芯片的第五通用管腳，所述DSP芯片通過數(shù)據(jù)地址總線連接至所述FPGA芯片。
[0022]本發(fā)明實(shí)施例中提供的一個或多個技術(shù)方案，至少具有如下技術(shù)效果或優(yōu)點(diǎn):
[0023]本申請實(shí)施例中，看門狗電路包括:FPGA芯片;DSP芯片，與所述FPGA芯片連接;復(fù)位電路，與所述FPGA芯片連接；電源，與所述DSP芯片，所述復(fù)位電路及所述FPGA芯片連接，用于為所述DSP芯片，所述復(fù)位電路及所述FPGA芯片供電；其中，在所述FPGA芯片上電時，所述FPGA芯片判斷看門狗開關(guān)功能信號是為高電平還是低電平，在為所述高電平時，控制所述復(fù)位電路的看門狗功能處于打開狀態(tài);在為所述低電平時，控制所述復(fù)位電路的看門狗功能處于關(guān)閉狀態(tài)，在所述復(fù)位電路的看門狗功能處于所述關(guān)閉狀態(tài)時，能夠?qū)λ鯢PGA芯片進(jìn)行正常的仿真或?qū)懭氤绦虿僮鳌？梢?，通過判斷看門狗開關(guān)功能信號是為高電平還是低電平，對復(fù)位電路的看門狗功能進(jìn)行控制，提供了一種更加優(yōu)化的看門狗電路的控制方式。
【附圖說明】
[0024]圖1為本申請實(shí)施例提供的看門狗電路的結(jié)構(gòu)示意圖；
[0025]圖2為本申請實(shí)施例提供的FPGA芯片控制是否開啟看門狗功能的流程示意圖；
[0026]圖3為本申請實(shí)施例中提供的復(fù)位電路的是否開啟看門狗功能的流程示意圖；
[0027]圖4為本申請實(shí)施例中提供的FPGA芯片控制是否開啟對DSP芯片的看門狗功能的流程示意圖。
【具體實(shí)施方式】
[0028]本發(fā)明實(shí)施例提供一種看門狗電路，用以解決現(xiàn)有技術(shù)中存在的看門狗電路的控制方式還不夠優(yōu)化的技術(shù)問題。
[0029]為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0030]請參考圖1，為本申請實(shí)施例提供的看門狗電路的結(jié)構(gòu)示意圖，看門狗電路包括:FPGA芯片10;DSP芯片11，與所述FPGA芯片1連接;復(fù)位電路12，與所述FPGA芯片1連接；電源13，與所述DSP芯片11，所述復(fù)位電路12及所述FPGA芯片10連接，用于為所述DSP芯片11，所述復(fù)位電路12及所述FPGA芯片10供電。
[0031]其中，在所述FPGA芯片1上電時，所述FPGA芯片1判斷看門狗開關(guān)功能信號是為高電平還是低電平，在為所述高電平時，控制所述復(fù)位電路12的看門狗功能處于打開狀態(tài)；在為所述低電平時，控制所述復(fù)位電路12的看門狗功能處于關(guān)閉狀態(tài)，在所述復(fù)位電路12的看門狗功能處于所述關(guān)閉狀態(tài)時，能夠?qū)λ鯢PGA芯片10進(jìn)行正常的仿真或?qū)懭氤绦虿僮鳌?br>[0032]所述復(fù)位電路12包括:復(fù)位芯片121，連接在所述電源13與所述FPGA芯片10之間；檢查插座122，與所述FPGA芯片10中的第一通用管腳(英文簡稱:GP1;英文全稱:GeneralPurpose Input Output)連接，所述第一通用管腳的信號即為所述看門狗開關(guān)功能信號；上拉電阻123，一端與所述電源13連接，另一端與所述FPGA芯片10及所述檢查插座122連接;在所述看門狗電路所在的信號處理板上電后，當(dāng)所述檢查插座122接地時，所述看門狗開關(guān)功能信號為所述低電平；當(dāng)所述檢查插座122懸空時，所述看門狗開關(guān)功能信號為所述高電平。其中，電源13可以為3.3V電壓電源，上拉電阻123可以為I個1000歐姆的電阻。
[0033]具體的，F(xiàn)PGA芯片10可以通過配置復(fù)位芯片121上的狀態(tài)寄存器來改變復(fù)位芯片121上的看門狗功能的狀態(tài)。看門狗功能的喂狗周期可以配置為1.4s、600ms或200ms等。
[0034]FPGA芯片10可以通過判斷看門狗開關(guān)功能信號是高電平還是低電平，對看門狗功能的狀態(tài)進(jìn)行控制，如果開門狗開關(guān)功能信號是低電平，則FPGA芯片10關(guān)閉復(fù)位電路12的看門狗功能。由于檢測插座122接地時，看門狗開關(guān)功能信號為低電平，則可以通過將檢測插座接地，實(shí)現(xiàn)關(guān)閉看門狗功能，在對具備看門狗復(fù)位功能的設(shè)備進(jìn)行軟件升級工作時，可以直接將檢查插座122接地，來關(guān)閉復(fù)位電路12的看門狗功能，不需要拆開設(shè)備并斷開復(fù)位管腳。
[0035]請繼續(xù)參考圖1，所述復(fù)位芯片121的復(fù)位輸出管腳(RESET)連接至所述FPGA芯片10的復(fù)位管腳，所述復(fù)位芯片121的片選管腳(英文簡稱:CS;英文全稱:chip select)連接到所述FPGA芯片10的第二通用管腳，所述復(fù)位芯片121的時鐘管腳SCK連接到所述FPGA芯片10的第三通用管腳，所述復(fù)位芯片121的數(shù)據(jù)管腳SI連接到FPGA芯片10的第四通用管腳。
[0036]所述DSP芯片11的復(fù)位管腳連接至所述FPGA芯片10的第五通用管腳，所述DSP芯片11通過數(shù)據(jù)地址總線(英文簡稱:EMIF；英文全稱:External Memory Interface)連接至所述FPGA芯片10。
[0037]FPGA芯片10中包括第一程序模塊，第一程序模塊中包括用于打開和關(guān)閉復(fù)位芯片121的看門狗功能的程序。請參考圖2，為第一程序模塊運(yùn)行時，F(xiàn)PGA芯片1的工作流程，包括以下步驟:
[0038]步驟20，F(xiàn)PGA芯片10所在的信號處理板上電后，F(xiàn)PGA芯片10判斷看門狗開關(guān)功能信號的電平是否為高電平;如果為高電平，執(zhí)行步驟21;如果為低電平，執(zhí)行步驟23。
[0039]步驟21，打開復(fù)位芯片121的看門狗功能。
[0040]步驟22，周期喂狗。
[0041 ]步驟23，關(guān)閉復(fù)位芯片121的看門狗功能；
[0042]步驟24，進(jìn)行仿真調(diào)試或者軟件燒寫。
[0043 ]請參考圖3，在FPGA芯片1的控制下，復(fù)位芯片121的工作流程包括以下步驟:
[0044]步驟30，等待FPGA芯片10的看門狗關(guān)閉命令;如果收到看門狗關(guān)閉命令，執(zhí)行步驟31，如果沒有收到看門狗關(guān)閉命令，執(zhí)行步驟33。
[0045]步驟31，關(guān)閉看門狗功能。
[0046]步驟32，等待看門狗打開命令。如果收到看門狗打開命令，執(zhí)行步驟33。
[0047 ] 步驟33，等待FPGA芯片1的喂狗信號。
[0048]步驟34，周期喂狗，然后繼續(xù)執(zhí)行步驟33。
[0049]FPGA芯片10中還包括第二程序模塊，第二程序模塊中包括用于控制是否對所述DSP芯片11執(zhí)行看門狗功能的程序，請參考圖4，為第二程序模塊運(yùn)行時，F(xiàn)PGA芯片10的工作流程，包括以下步驟:
[0050]步驟40，F(xiàn)PGA芯片10所在的信號處理板上電后，F(xiàn)PGA芯片10判斷看門狗開關(guān)功能信號的是否為高電平;如果為高電平，執(zhí)行步驟41;如果為低電平，則執(zhí)行步驟46。
[0051 ]步驟41，打開FPGA芯片10的看門狗功能;其中，F(xiàn)PGA芯片10的看門狗功能是指通過編程形成的看門狗電路，用于對DSP芯片11進(jìn)行復(fù)位。
[0052]步驟42，等待DSP芯片11的喂狗信號。
[0053]步驟43，如果在規(guī)定時間內(nèi)收到DSP芯片11的喂狗信號，則繼續(xù)執(zhí)行步驟42。
[0054]步驟44，如果沒有在規(guī)定時間內(nèi)收到DSP芯片11的喂狗信號，則執(zhí)行步驟45。
[0055]步驟45，復(fù)位DSP芯片11。
[0056]步驟46，關(guān)閉FPGA芯片1的看門狗功能，不復(fù)位DSP芯片11。
[0057]步驟47，進(jìn)行仿真調(diào)試或者軟件燒寫。
[0058]本發(fā)明實(shí)施例中提供的一個或多個技術(shù)方案，至少具有如下技術(shù)效果或優(yōu)點(diǎn):
[0059]本申請實(shí)施例中，看門狗電路包括:FPGA芯片;DSP芯片，與所述FPGA芯片連接;復(fù)位電路，與所述FPGA芯片連接；電源，與所述DSP芯片，所述復(fù)位電路及所述FPGA芯片連接，用于為所述DSP芯片，所述復(fù)位電路及所述FPGA芯片供電；其中，在所述FPGA芯片上電時，所述FPGA芯片判斷看門狗開關(guān)功能信號是為高電平還是低電平，在為所述高電平時，控制所述復(fù)位電路的看門狗功能處于打開狀態(tài);在為所述低電平時，控制所述復(fù)位電路的看門狗功能處于關(guān)閉狀態(tài)，在所述復(fù)位電路的看門狗功能處于所述關(guān)閉狀態(tài)時，能夠?qū)λ鯢PGA芯片進(jìn)行正常的仿真或?qū)懭氤绦虿僮?。可見，通過判斷看門狗開關(guān)功能信號是為高電平還是低電平，對復(fù)位電路的看門狗功能進(jìn)行控制，提供了一種更加優(yōu)化的看門狗電路的控制方式。
[0060]本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)明白，本發(fā)明的實(shí)施例可提供為方法、系統(tǒng)、或計算機(jī)程序產(chǎn)品。因此，本發(fā)明可采用完全硬件實(shí)施例、完全軟件實(shí)施例、或結(jié)合軟件和硬件方面的實(shí)施例的形式。而且，本發(fā)明可采用在一個或多個其中包含有計算機(jī)可用程序代碼的計算機(jī)可用存儲介質(zhì)(包括但不限于磁盤存儲器和光學(xué)存儲器等)上實(shí)施的計算機(jī)程序產(chǎn)品的形式。
[0061]本發(fā)明是參照根據(jù)本發(fā)明實(shí)施例的方法、設(shè)備(系統(tǒng))、和計算機(jī)程序產(chǎn)品的流程圖和/或方框圖來描述的。應(yīng)理解可由計算機(jī)程序指令實(shí)現(xiàn)流程圖和/或方框圖中的每一流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結(jié)合。可提供這些計算機(jī)程序指令到通用計算機(jī)、專用計算機(jī)、嵌入式處理機(jī)或其他可編程數(shù)據(jù)處理設(shè)備的處理器以產(chǎn)生一個機(jī)器，使得通過計算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備的處理器執(zhí)行的指令產(chǎn)生用于實(shí)現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的裝置。
[0062]這些計算機(jī)程序指令也可存儲在能引導(dǎo)計算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備以特定方式工作的計算機(jī)可讀存儲器中，使得存儲在該計算機(jī)可讀存儲器中的指令產(chǎn)生包括指令裝置的制造品，該指令裝置實(shí)現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能。
[0063]這些計算機(jī)程序指令也可裝載到計算機(jī)或其他可編程數(shù)據(jù)處理設(shè)備上，使得在計算機(jī)或其他可編程設(shè)備上執(zhí)行一系列操作步驟以產(chǎn)生計算機(jī)實(shí)現(xiàn)的處理，從而在計算機(jī)或其他可編程設(shè)備上執(zhí)行的指令提供用于實(shí)現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的步驟。
[0064]顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【主權(quán)項】
1.一種看門狗電路，其特征在于，包括: FPGA芯片;DSP芯片，與所述FPGA芯片連接;復(fù)位電路，與所述FPGA芯片連接； 電源，與所述DSP芯片，所述復(fù)位電路及所述FPGA芯片連接，用于為所述DSP芯片，所述復(fù)位電路及所述FPGA芯片供電； 其中，在所述FPGA芯片上電時，所述FPGA芯片判斷看門狗開關(guān)功能信號是為高電平還是低電平，在為所述高電平時，控制所述復(fù)位電路的看門狗功能處于打開狀態(tài);在為所述低電平時，控制所述復(fù)位電路的看門狗功能處于關(guān)閉狀態(tài)，在所述復(fù)位電路的看門狗功能處于所述關(guān)閉狀態(tài)時，能夠?qū)λ鯢PGA芯片進(jìn)行正常的仿真或?qū)懭氤绦虿僮鳌?.如權(quán)利要求1所述的電路，其特征在于，所述FPGA芯片中包括用于打開和關(guān)閉所述復(fù)位電路的看門狗功能的第一程序模塊，所述第一程序模塊，用于在所述FPGA芯片上電時，判斷看門狗開關(guān)功能信號是為高電平還是低電平，在為所述高電平時，控制所述復(fù)位電路的看門狗功能處于打開狀態(tài);在為所述低電平時，控制所述復(fù)位電路的看門狗功能處于關(guān)閉狀態(tài)。3.如權(quán)利要求2所述的電路，其特征在于，所述FPGA芯片中還包括用于控制是否對所述DSP芯片執(zhí)行看門狗功能的第二程序模塊，所述第二程序模塊用于在所述FPGA芯片上電后，判斷所述看門狗開關(guān)功能信號是為所述高電平還是所述低電平，在為所述高電平時，所述FPGA芯片正常執(zhí)行對所述DSP芯片的看門狗功能;在為所述低電平時，所述FPGA芯片關(guān)閉對所述DSP芯片的看門狗功能，在所述FPGA芯片關(guān)閉對所述DSP芯片的看門狗功能時，能夠?qū)λ鯠SP芯片進(jìn)行正常的仿真或?qū)懭氤绦虿僮鳌?.如權(quán)利要求3所述的電路，其特征在于，在所述FPGA芯片正常執(zhí)行對所述DSP芯片的看門狗功能之后，所述FPGA芯片用于判斷是否在規(guī)定時間內(nèi)收到所述DSP芯片的喂狗信號，如果為否，則復(fù)位所述DSP芯片。5.如權(quán)利要求1所述的電路，其特征在于，所述復(fù)位電路在所述FPGA芯片上電后，用于判斷是否收到來自所述FPGA芯片的看門狗功能關(guān)閉指令，在為是時，關(guān)閉所述看門狗功能；在為否時，用于判斷是否接收到來自所述FPGA芯片的喂狗信號。6.如權(quán)利要求1-5中任一權(quán)項所述的電路，其特征在于，所述復(fù)位電路包括: 復(fù)位芯片，連接在所述電源與所述FPGA芯片之間； 檢查插座，與所述FPGA芯片中的第一通用管腳連接，所述第一通用管腳的信號即為所述看門狗開關(guān)功能信號； 上拉電阻，一端與所述電源連接，另一端與所述FPGA芯片及所述檢查插座連接； 在所述電路所在的信號處理板上電后，當(dāng)所述檢查插座接地時，所述看門狗開關(guān)功能信號為所述低電平;當(dāng)所述檢查插座懸空時，所述看門狗開關(guān)功能信號為所述高電平。7.如權(quán)利要求6所述的電路，其特征在于，所述復(fù)位芯片的復(fù)位輸出管腳連接至所述FPGA芯片的復(fù)位管腳，所述復(fù)位芯片的片選管腳連接到所述FPGA芯片的第二通用管腳，所述復(fù)位芯片的時鐘管腳連接到所述FPGA芯片的第三通用管腳，所述復(fù)位芯片的數(shù)據(jù)管腳連接到FPGA芯片的第四通用管腳。8.如權(quán)利要求7所述的電路，其特征在于，所述DSP芯片的復(fù)位管腳連接至所述FPGA芯片的第五通用管腳，所述DSP芯片通過數(shù)據(jù)地址總線連接至所述FPGA芯片。
【文檔編號】G06F11/07GK105868042SQ201610221626
【公開日】2016年8月17日
【申請日】2016年4月11日
【發(fā)明人】于志, 于志一, 何晨凱, 劉嵩義
【申請人】四川九洲電器集團(tuán)有限責(zé)任公司