具多樣替換策略的集合關(guān)聯(lián)快取內(nèi)存的制作方法【專利說(shuō)明】具多樣替換策略的集合關(guān)聯(lián)快取內(nèi)存【
發(fā)明內(nèi)容】[0001]本發(fā)明的一方面提出了一種集合關(guān)聯(lián)快取內(nèi)存，包括:具有存儲(chǔ)組件的陣列，其被布置為Μ個(gè)集合與N個(gè)分路;分配單元，用以分配所述陣列的存儲(chǔ)組件以因應(yīng)于在所述快取內(nèi)存中未命中的內(nèi)存訪問(wèn)，其中所述內(nèi)存訪問(wèn)的每一個(gè)選取所述Μ個(gè)集合中的一個(gè)集合;包裹指定符，用于多個(gè)包裹中的每一個(gè)包裹，所述包裹指定符用以指定:包含于所述包裹的Ν個(gè)分路的分路子集，其中關(guān)聯(lián)于選定集合的包裹的分路子集相互排斥；以及多個(gè)預(yù)定替換方案中且關(guān)聯(lián)于所述包裹的其中一個(gè)替換方案；以及其中對(duì)于每個(gè)所述內(nèi)存訪問(wèn)來(lái)說(shuō)，所述分配單元:選取所述多個(gè)包裹的其中一個(gè)包裹的包裹指定符以因應(yīng)于所述內(nèi)存訪問(wèn)；以及使用關(guān)聯(lián)于所述包裹的替換方案來(lái)分配所述包含于包裹的被選取集合的Ν個(gè)分路中的子集。[0002]本發(fā)明的另一方面提出了一種用于操作集合關(guān)聯(lián)快取內(nèi)存的方法，所述集合關(guān)聯(lián)快取內(nèi)存包括具有存儲(chǔ)組件的陣列且其被布置為Μ個(gè)集合與Ν個(gè)分路以及分配單元用以分配所述陣列的存儲(chǔ)組件以因應(yīng)于在所述快取內(nèi)存中未命中的內(nèi)存訪問(wèn)，其中所述內(nèi)存訪問(wèn)中的每一個(gè)選取所述Μ個(gè)集合中的其中一個(gè)，其特征在于，所述方法包括:為多個(gè)包裹中的每一個(gè)包裹來(lái)存儲(chǔ)包裹指定符，所述包裹指定符用以指定:包含于所述包裹的Ν個(gè)分路的子集，其中關(guān)聯(lián)于選定集合的包裹的分路子集相互排斥；以及多個(gè)預(yù)定替換方案中且關(guān)聯(lián)于所述包裹的一個(gè)替換方案；以及對(duì)于每個(gè)所述內(nèi)存訪問(wèn)來(lái)說(shuō):選取所述多個(gè)包裹的其中一個(gè)包裹的包裹指定符以因應(yīng)于所述內(nèi)存訪問(wèn)；以及使用關(guān)聯(lián)于所述包裹的替換方案來(lái)分配所述包含于包裹的被選取集合的Ν個(gè)分路中的子集。[0003]本發(fā)明的再一方面提出了一種集合關(guān)聯(lián)快取內(nèi)存，其特征在于，包括:具有存儲(chǔ)組件的陣列，其被布置為Μ個(gè)集合與Ν個(gè)分路;分配單元，用以分配所述陣列的存儲(chǔ)組件以因應(yīng)于在所述快取內(nèi)存中未命中的內(nèi)存訪問(wèn)，其中所述內(nèi)存訪問(wèn)的每一個(gè)選取所述Μ個(gè)集合的其中一個(gè)集合；以及其中當(dāng)分配所述被選取集合的Ν個(gè)分路中的第一子集時(shí)，所述分配單元使用第一替換方案，當(dāng)分配所述被選取集合的Ν個(gè)分路中的第二子集時(shí)，所述分配單元使用第二替換方案；以及其中所述第一替換方案和第二替換方案不同。[0004]本發(fā)明的再一方面提出了一種集合關(guān)聯(lián)快取內(nèi)存，其特征在于，包括:具有存儲(chǔ)組件的陣列，其被布置為Μ個(gè)集合與Ν個(gè)分路，其中所述Ν個(gè)集合的每一個(gè)組抱括相關(guān)聯(lián)的替換位;分配單元，用以分配所述陣列的存儲(chǔ)組件以因應(yīng)于在所述快取內(nèi)存中未命中的內(nèi)存訪問(wèn)，其中所述內(nèi)存訪問(wèn)的每一個(gè)選取所述Μ個(gè)集合的其中一個(gè)集合;其中當(dāng)分配所述被選定集合的Ν個(gè)分路中的第一子集時(shí)，所述分配單元使用所述替換位的第一子集，當(dāng)分配所述被選取集合的Ν個(gè)分路中的第二子集時(shí)，所述分配單元使用所述替換位的第二子集；以及其中所述替換位的第一子集和第二子集相互排斥。[0005]為讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下?！靖綀D說(shuō)明】[0006]圖1為一種集合關(guān)聯(lián)快取內(nèi)存的方塊示意圖。[0007]圖2為映射108,所述映射108將MAT映射到圖1的快取內(nèi)存102的分路子集。[0008]圖3為圖1的快取內(nèi)存102其部分之更詳細(xì)方塊示意圖。[0009]圖4為一種處理器其運(yùn)作流程圖，所述處理器具有圖1的快取內(nèi)存102。[0010]圖5為圖1的快取內(nèi)存102其運(yùn)作流程圖。[0011]圖6為根據(jù)本發(fā)明一實(shí)施例之圖5的方塊504其運(yùn)作流程圖。[0012]圖7為一種系統(tǒng)其運(yùn)作流程圖，所述系統(tǒng)具有一種處理器，所述處理器具有圖1的快取內(nèi)存102。[0013]圖8為一種處理器的組件示意圖，所述處理器包括圖1的快取內(nèi)存102。[0014]圖9為圖8的處理器其運(yùn)作流程圖，所述處理器具有圖1的快取內(nèi)存102。[0015]圖10為集合關(guān)聯(lián)快取內(nèi)存1002之方塊不意圖。[0016]圖11為圖10的快取內(nèi)存1002其部分之更詳細(xì)方塊示意圖。[0017]圖12為一種處理器其運(yùn)作流程圖，所述處理器具有圖1之快取內(nèi)存1002。[0018]圖13為圖10的快取內(nèi)存1002其運(yùn)作流程圖。[0019]圖14為根據(jù)本發(fā)明之一替代實(shí)施例之集合關(guān)聯(lián)快取內(nèi)存1402之方塊示意圖。[0020]圖15為根據(jù)本發(fā)明之一替代實(shí)施例之集合關(guān)聯(lián)快取內(nèi)存1502之方塊示意圖。[00211圖16為圖15的快取內(nèi)存1502其運(yùn)作流程圖。[0022]圖17為根據(jù)本發(fā)明之一替代實(shí)施例之集合關(guān)聯(lián)快取內(nèi)存1702之方塊示意圖。[0023]圖18為圖17的快取內(nèi)存1702其運(yùn)作流程圖。[0024]圖19為集合關(guān)聯(lián)快取內(nèi)存1902之方塊示意圖。[0025]圖20為根據(jù)本發(fā)明之一實(shí)施例之包裹指定符2001和三重包裹指定符2021之方塊示意圖。[0026]圖21為圖19的快取內(nèi)存1902其部份更詳細(xì)之方塊示意圖。[0027]圖22A為一種處理器其運(yùn)作流程圖，所述處理器具有圖19的快取內(nèi)存1902。[0028]圖22B為根據(jù)本發(fā)明之一實(shí)施例之圖19的快取內(nèi)存1902其運(yùn)作流程圖。[0029]圖22C為圖19的快取內(nèi)存1902其方塊示意圖，所述快取內(nèi)存1902采用異質(zhì)替換策略。[0030]圖22D為根據(jù)本發(fā)明之一實(shí)施例之圖19的快取內(nèi)存1902其方塊示意圖，所述快取內(nèi)存1902其采用異質(zhì)替換策略。[0031]圖22E為根據(jù)本發(fā)明之一實(shí)施例之圖19的快取內(nèi)存1902其方塊示意圖，所述快取內(nèi)存1902其采用異質(zhì)替換策略。[0032]圖23為全關(guān)聯(lián)快取內(nèi)存2302之方塊示意圖。[0033]圖24為根據(jù)本發(fā)明之一實(shí)施例之從MATs之一者到圖23的閾值2308其映射之示意圖。[0034]圖25為圖1的快取內(nèi)存102其部分之更詳細(xì)之方塊示意圖。[0035]圖26為一種處理器其運(yùn)作流程圖，所述處理器具有圖23的快取內(nèi)存2302。[0036]圖27為圖23的快取內(nèi)存2302其運(yùn)作流程圖。[0037]圖28為圖23之全關(guān)聯(lián)快取內(nèi)存2302其運(yùn)作流程圖。[0038]圖29為根據(jù)本發(fā)明一實(shí)施例之從MATs之一者到MAT群組2909的映射2908與從MAT群組2909到閾值2911的映射之示意圖。[0039]圖30為圖23的快取內(nèi)存2302其運(yùn)作流程圖。[0040]圖31為集合關(guān)聯(lián)快取內(nèi)存3102之方塊示意圖。[0041]圖32為根據(jù)本發(fā)明之一實(shí)施例之從MATs之一者到圖31的優(yōu)先級(jí)3108其映射之示意圖。[0042]圖33為考慮到快取線其MAT的快取線替換策略流程圖。[0043]圖34為用于程序和程序階段的映像其生成流程圖。[0044]圖35為快取訪問(wèn)圖形和從此圖形提取的數(shù)據(jù)示意圖。[0045]圖36為程序其階段分析之流程圖。[0046]圖37為蠻力方法之流程圖，所述蠻力方法用于判定處理器其可配置方面(例如，其快取內(nèi)存或預(yù)取器)的好的配置或映像。[0047]圖38為分析結(jié)果之圓形分格統(tǒng)計(jì)圖表3801。[0048]圖39為處理器3900之方塊示意圖?！揪唧w實(shí)施方式】[0049]為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對(duì)依據(jù)本發(fā)明提出的透明顯示裝置及具有透明顯示裝置的電子設(shè)備其具體結(jié)構(gòu)、特征及功效，詳細(xì)說(shuō)明如后。[0050]有關(guān)本發(fā)明的前述及其他技術(shù)內(nèi)容、特點(diǎn)及功效，在以下配合參考圖式的實(shí)施例詳細(xì)說(shuō)明中將可清楚的呈現(xiàn)。通過(guò)【具體實(shí)施方式】的說(shuō)明，當(dāng)可對(duì)發(fā)明為達(dá)成預(yù)定目的所采取的技術(shù)手段及功效得以更加深入且具體的了解，然而所附圖式僅是提供參考與說(shuō)明之用，并非用來(lái)對(duì)本發(fā)明加以限制。[0051]請(qǐng)參考圖1，其所繪示為一集合關(guān)聯(lián)快取內(nèi)存（setassociativecachememory)102之方塊示意圖。快取內(nèi)存102包括由存儲(chǔ)組件（storageelement)112所布置的陣列(array)104。陣列104被布置具有多個(gè)分路(way)。在圖1的例子中，陣列104具有16個(gè)分路，其分別為分路0-15。陣列104亦被布置具有多個(gè)集合(set)?？烊?nèi)存102用以接收內(nèi)存訪問(wèn)(memoryaccess)122。內(nèi)存訪問(wèn)122包括內(nèi)存地址（memoryaddress)和內(nèi)存訪問(wèn)類型(memoryaccesstype(MAT))101?？烊?nèi)存102配置于處理器（processor)內(nèi)，例如處理器3900，其相關(guān)說(shuō)明請(qǐng)參照?qǐng)D39。[0052]內(nèi)存訪問(wèn)類型(MAT)是指內(nèi)存訪問(wèn)的特征（characteristic)，其衍生于生成此內(nèi)存訪問(wèn)的指令（instruction)之特征、或是生成此內(nèi)存訪問(wèn)的處理器的功能單元(functionalunit)之類型（type)、或是當(dāng)此內(nèi)存訪問(wèn)生成時(shí)，此時(shí)處理器的操作模式(operatingmode)、或是正被內(nèi)存訪問(wèn)所訪問(wèn)的數(shù)據(jù)類型(datatype)。[OO53]所述指令的特征例如是被指令所指定的操作(operation)。所述處理器的功能單元其類型例如是加載單元（loadunit)、存儲(chǔ)單元（storeunit)、整數(shù)單元（integerunit)、浮點(diǎn)單元（floatingpointunit)、媒體單元(mediaunit)、分頁(yè)表尋訪引擎(tablewalkengine)、指令獲取單元（instructionfetchunit)和硬件預(yù)取器(hardwareprefetcher)(例如，指令預(yù)取器（instructionprefetcher)、數(shù)據(jù)流預(yù)取器（streamprefetcher)、框預(yù)取器(boxprefetcher)、L1D預(yù)取器(LIDprefetcher))。所述處理器的操作模式例如是監(jiān)控模式（supervisormode)(或特權(quán)模式（privilegedmode)，或x86ring0)，系統(tǒng)管理模式（systemmanagementmode)(例如，x86的系統(tǒng)管理模式（SMM)、保護(hù)模式（protectedmode)(例如，x86實(shí)模式（x86RealMode)、虛擬x86模式（Virtualx86mode)、保護(hù)模式、長(zhǎng)模式（longmode))、虛擬機(jī)模式（virtualmachinemode)(例如，x86VirtualMachineeXtensions(VMX))D所述被訪問(wèn)的數(shù)據(jù)類型例如是代碼（code)、描述符表（descriptortable)(例如，x86指令集架構(gòu)全域描述符表（x86instructionsetarchitectureglobaldescriptortable(GDT))和中斷描述符表（interruptdescriptortable，IDT))、頁(yè)符表(pagetable)、系統(tǒng)管理模式（例如，x86SMM)狀態(tài)保存空間（statesavespace)、虛擬機(jī)模式（例如，x86VMX)、狀態(tài)保存空間、堆棧（stack)、壓縮數(shù)據(jù)(compresseddata)、常數(shù)（constant)、浮點(diǎn)、加密密鑰（cryptographickey)、加密有效載荷（cryptographicpayload)和連結(jié)表（linkedlist)〇[0054]由指令獲取單元所生成的內(nèi)存訪問(wèn)可被稱為代碼獲取(codefetch)，而由硬件指令預(yù)取器(hardwareinstructionprefetcher)所生成的內(nèi)存訪問(wèn)可被稱為代碼預(yù)獲取(codeprefetch)〇[0058]表1[0059]在一實(shí)施例中，指令包括由處理器的指令解譯器（instructiontransistor)所生成的微指令（microinstruction)。指令解譯器用以將結(jié)構(gòu)指令（architecturalinstruction)(例如，x86指令集結(jié)構(gòu)指令（x86instructionsetarchitectureinstruction))解譯成微指令。[0060]內(nèi)存訪問(wèn)102內(nèi)地址的一部分，例如索引（index)，其用以選擇多個(gè)集合的其中之一。每一集合都包括存儲(chǔ)空間（storage)，其用以持有（hold)替換信息（replacementinformation)114、或替換策略位(replacementpolicybits)114、或替換位(replacementbits)114。當(dāng)提供至分配單元(allocationunit)106的命中信號(hào)(hitsignal)124其具有偽值(falsevalue)而指出內(nèi)存訪問(wèn)122在快取內(nèi)存102中未能命中(miss)時(shí)，分配單元106使用替換信息114、替換策略位114或替換位114來(lái)判定所選定集合(selectedset)中那一個(gè)分路會(huì)被替換(replace)或分配(allocateinto)。具體的，分配單元106在替換分路指定符(replacementwayindicator)116中指出那一個(gè)分路會(huì)被替換。在不同的實(shí)施例中，替換位114可以具有不同數(shù)目的位以指示不同的信息。舉例來(lái)說(shuō)，在一實(shí)施例中，替換位114具有15位，其用于指出集合的pLRU(pseudo_leastrecentlyused)分路。在另一實(shí)施例中，替換位114具有16位，其為獨(dú)熱矢量(one-hotvector)而用以指出最后被取代的分路。所述最后被取代的分路可用于輪叫替換策略(round-robinreplacementpolicy)或替換方案(replacementscheme)。在另一實(shí)施例中，替換位114用以指出集合的真LRU分路。在另一實(shí)施例中，替換位114可被用于修改后pLRU替換方案(modifiedpLRUreplacementscheme);當(dāng)在更新替換位114時(shí)，所述方案還考慮到那一個(gè)核（core)(在多核處理器(multi-coreprocessor)中）擁有快取線（cacheline)。在另一實(shí)施例中，替換位114可被用于修改后pLRU替換方案(modifiedpLRUreplacementscheme);當(dāng)在更新替換位114時(shí)，所述方案還考慮到內(nèi)存訪問(wèn)122的MAT101，舉例來(lái)說(shuō)，如果MAT101是已知（例如，通過(guò)離線分析(offlineanalysis))而趨向于非必要的，貝lj替換方案更新替換位114,以使得被替換的分路被插入于較中間位置而非最近較常用的某個(gè)位置。[0061]陣列104中的每個(gè)存儲(chǔ)組件112用以持有(hold)快取線數(shù)據(jù)(data)、快取線標(biāo)簽(tag)、和快取線狀態(tài)(status)，例如，MESI狀態(tài)。每個(gè)集合包括對(duì)應(yīng)于每個(gè)分路(例如，共16個(gè)分路)的一個(gè)存儲(chǔ)組件112。在一實(shí)施例中，快取線是64字節(jié)(byte)的數(shù)據(jù)，但本發(fā)明不以此為限。如上所述，每個(gè)集合包括替換位114。在一實(shí)施例中，陣列104是一個(gè)單一陣列(singlearray)，其用以持有快取線數(shù)據(jù)、標(biāo)簽、狀態(tài)以及替換位114。在另一實(shí)施例中，陣列104具有兩個(gè)陣列，第一陣列用以持有快取線數(shù)據(jù)(數(shù)據(jù)陣列(dataarray))而第二陣列用以持有標(biāo)簽、狀態(tài)以及替換位114(標(biāo)簽陣列（tagarray))。在另一實(shí)施例中，第三陣列(替換陣列(replacementarray))用以持有替換位114而非標(biāo)簽陣列。[0062]在一實(shí)施例中，分配單元106是快取內(nèi)存102其一個(gè)或多個(gè)標(biāo)簽管線（tagpipeline)的一部份。所述標(biāo)簽管線用以從，例如處理核心(processingcore)(例如是從一處理核心的內(nèi)存子系統(tǒng)(memorysubsystem)，例如是加載/存儲(chǔ)列（load/storequeue)或?qū)Ｓ每烊?nèi)存(privatecachememories))，接收內(nèi)存訪問(wèn)并訪問(wèn)陣列104以進(jìn)行內(nèi)存訪問(wèn)，例如是從陣列104讀取數(shù)據(jù)或?qū)?shù)據(jù)寫(xiě)入到陣列104。優(yōu)選地，標(biāo)簽管線是一種多級(jí)(stage)的管線，非常類似于處理器的管道級(jí)(pipelinestage)。每一級(jí)的管道用以進(jìn)行內(nèi)存訪問(wèn)的子操作（sub-operation)。所述子操作例如是使具有指定集合和分路的條目(entry)無(wú)效;為地址的狀態(tài)詢問(wèn)（query)標(biāo)簽陣列；如果地址不存在，基于所選定集合其替換位來(lái)判定那個(gè)分路來(lái)做分配;更新指定集合和分路其狀態(tài);如果地址存在，生成用以從數(shù)據(jù)陣列中讀取數(shù)據(jù)的請(qǐng)求;如果地址存在，生成用以寫(xiě)入數(shù)據(jù)至數(shù)據(jù)陣列中的請(qǐng)求等等。內(nèi)存訪問(wèn)的全部操作可由所述多個(gè)子操作一起完成。有益地，通過(guò)具有多級(jí)的管線，當(dāng)有需要時(shí)分配單元106可以執(zhí)行一系列的子操作以完成相對(duì)復(fù)雜的替換方案。優(yōu)選地，分配單元106更包括轉(zhuǎn)發(fā)網(wǎng)絡(luò)(forwardingnetwork)，其用以轉(zhuǎn)發(fā)較后級(jí)管道的結(jié)果至較前級(jí)管道。[0063]快取內(nèi)存102還包括映射（mapping)108,其用以將MAT映射到分路子集（waysubset)。當(dāng)內(nèi)存訪問(wèn)122在快取內(nèi)存102中未能命中時(shí)，映射108被提供至分配單元106以用于判定所選定集合的那一個(gè)分路來(lái)做分配。一般來(lái)說(shuō)，分配單元106會(huì)嘗試分配快取內(nèi)存102內(nèi)無(wú)效（invalid)的分路;然而，有時(shí)也會(huì)替換有效(valid)的分路來(lái)做分配，因此這類的分配也被稱為替換。更具體地，對(duì)于多個(gè)MAT中的每一個(gè)來(lái)說(shuō)，映射106將MAT關(guān)聯(lián)到陣列104其分路的一個(gè)子集。每個(gè)MAT可具有不同的關(guān)聯(lián)子集;然而，多個(gè)MAT也可以關(guān)聯(lián)到相同子集。當(dāng)內(nèi)存訪問(wèn)122在快取內(nèi)存102中未能命中時(shí)，分配單元106分配與內(nèi)存訪問(wèn)122其MAT101相關(guān)聯(lián)的分路子集。相較于習(xí)知的快取內(nèi)存采用的分配方法，例如，分配LRU分路而不考慮到內(nèi)存訪問(wèn)的MAT，本發(fā)明的快取內(nèi)存102更有效，例如，具有較高的命中率。具體地，映射108可以增加將較不太需要的快取線作替換的可能性。在一實(shí)施例中，有益地，映射108可以藉由執(zhí)行程序(program)的離線分析、或在程序階段(programphase))的特別需求而決定子集合、或是與每個(gè)MAT相關(guān)的快取內(nèi)存102安排方式，使得當(dāng)具有MAT101的內(nèi)存訪問(wèn)122在快取內(nèi)存102中未能命中時(shí)，分配單元106僅需要分配所選定組的分路，而所述選定組的分路存在于與MAT101相關(guān)聯(lián)的子集中。映射108可通過(guò)更新輸入(updateinput)126而被更新。[0064]請(qǐng)參照?qǐng)D10、11、14、15、17、19、23和25,其為介紹快取內(nèi)存的多個(gè)實(shí)施例之示意圖。為避免重復(fù)上述冗長(zhǎng)的描述，此處值得理解的是，圖10、11、14、15、17、19、23和25所介紹的快取內(nèi)存在多個(gè)方面與圖1的快取內(nèi)存102相似，相關(guān)實(shí)施例將只介紹其中的不同處。類似的，具有圖10、11、14、15、17、19、23和25的快取內(nèi)存的處理器與具有圖1的快取內(nèi)存102的處理器其說(shuō)明類似。[0065]優(yōu)選地，具有快取內(nèi)存102的處理器是多核處理器，而在多核處理器中，多個(gè)核心共享快取內(nèi)存102。然而，本發(fā)明亦適用于單核處理器。此外，快取內(nèi)存102可以是處理器的快取層次(cachehierarchy)的任何層級(jí)（level)。然而，優(yōu)選地，快取內(nèi)存102是處理器的末級(jí)快?。╨ast-levelcache，LLC)。優(yōu)選地，處理器包括指令快取（instructioncache)，其用以提供指令至指令解碼器（instructiondecoder)。指令解碼器用以解碼(decode)指令并將解碼后的指令提供至指令調(diào)度器(instructiondispatcher)。指令調(diào)度器用以將指令調(diào)度給執(zhí)行單元（eXecutiοnunit)來(lái)執(zhí)行。優(yōu)選地，處理器的微結(jié)構(gòu)(microarchitecture)是超純量（superscalar)和非循序執(zhí)行（out-〇f-〇rderexecution)，然而本發(fā)明并不以此為限。在另一實(shí)施例中，指令調(diào)度器還包括指令調(diào)度器(instructionscheduler)，其用以以超純量和非循序方式將指令調(diào)度(scheduling)給多個(gè)執(zhí)行單元。優(yōu)選地，處理器還包括結(jié)構(gòu)緩存器（architecturalregisters)與非結(jié)構(gòu)緩存器（11〇11-architecturalregisters)。結(jié)構(gòu)緩存器用以持有處理器的結(jié)構(gòu)狀態(tài)（architecturalstate)。優(yōu)選地，處理器還包括緩存器別名表(registeraliastable)(RAT)和排序緩沖器(reorderbuffer)(ROB)。緩存器別名表（RAT)用以執(zhí)行緩存器重命名（registerrenaming)。排序緩沖器（ROB)以程序順序（programorder)來(lái)引退指令（retireinstruction)。優(yōu)選地，指令調(diào)度器包括指令解譯器（instructiontranslator)，當(dāng)前第1頁(yè)1 2 3 4 5 6