基于zynq的axis-fifo橋電路及利用該電路進(jìn)行數(shù)據(jù)傳輸?shù)姆椒?br>【技術(shù)領(lǐng)域】
[0001 ]本發(fā)明涉及FPGA設(shè)計技術(shù)領(lǐng)域，具體涉及一種基于ZYNQ的AXIS-FIFO橋電路及利用該電路進(jìn)行數(shù)據(jù)傳輸?shù)姆椒ā?br>【背景技術(shù)】
[0002]基于ZYNQ的FPGA芯片由ARM處理系統(tǒng)與片上可編程邏輯組成。而ARM處理系統(tǒng)與片上可編程邏輯的互連普遍采用AX1、AXI_1ITE和AXIS總線接口。其中AXIS總線接口面向高速流數(shù)據(jù)傳輸，應(yīng)用于具備數(shù)據(jù)處理和傳輸功能的IP進(jìn)行數(shù)據(jù)交換，并且基于ZYNQ處理器的VIVADO開發(fā)軟件也提供了基于AXIS接口的功能IP。但是如果用戶需要將自己設(shè)計的功能封裝成IP應(yīng)用于ZYNQ平臺時會產(chǎn)生一些不便，除了需要設(shè)計IP內(nèi)部功能，還要額外設(shè)計與ZYNQ處理器接口交換的AXIS接口，而VIVADO開發(fā)軟件并沒有提供這方面的IP。

【發(fā)明內(nèi)容】

[0003](一)要解決的技術(shù)問題
[0004]本發(fā)明要解決的技術(shù)問題是:如何設(shè)計一種結(jié)構(gòu)簡單可靠且通用性強(qiáng)的基于ZYNQ的AXIS-FIF0橋電路及相應(yīng)的數(shù)據(jù)傳輸方法。
[0005](二)技術(shù)方案
[0006]為了解決上述技術(shù)問題，本發(fā)明提供了一種基于ZYNQ的AXIS-FIFO橋電路，包括ZYNQ處理器、DDR2芯片、DMA控制器和AXIS-FIF0橋電路；
[0007]所述ZYNQ處理器包括ARM處理系統(tǒng)和AXI接口控制器，連接DDR2芯片和DMA控制器，用于控制DMA控制器和DDR2芯片進(jìn)行數(shù)據(jù)存取交互；
[0008]所述DDR2芯片連接ZYNQ處理器，用于完成與ZYNQ處理器的數(shù)據(jù)交互；
[0009]所述DMA控制器連接ZYNQ處理器和AXIS-FIF0橋電路，通過AXI_1 ITE接口接收ZYNQ處理器的命令，通過AXI接口完成與ZYNQ處理器的數(shù)據(jù)交互，通過AXIS接口完成與AXIS-FIFO橋電路的數(shù)據(jù)交互；
[0010]所述AXIS-FIF0橋電路連接DMA控制器的IP與FIFO接口的用戶IP，用于完成AXIS與FIFO接口協(xié)議轉(zhuǎn)換。
[0011]優(yōu)選地，所述AXIS-FIFO橋電路包括AXIS2FIFO單元和FIF02AXIS單元；
[0012]所述AXIS2FIF0單元與DMA控制器的接口信號為MemoryMap到Stream方向的AXIS協(xié)議信號，包括tdata、tvalid和tready信號，F(xiàn)IF02AXIS單元與DMA控制器的接口信號為31:^&1]1到]\161]10^]\紅口到方向的六乂13協(xié)議信號，包括七0^&、1:￥&11(1和1:代&(17信號;六乂13協(xié)議信號的控制機(jī)制為當(dāng)有數(shù)據(jù)可供讀或?qū)憰r，置tvalid有效指示有效的tdata可讀或?qū)?，通過對面通信方控制tready的有效與否來執(zhí)行有效的讀寫操作；
[0013]所述AXIS2FIF0單元由AXIS2FIF0轉(zhuǎn)換單元和StandardFIFO構(gòu)成，所述AXIS2FIF0轉(zhuǎn)換單元用于完成ZYNQ處理器MemoryMap到DMA控制器與FIF02AXIS轉(zhuǎn)換單元的連接端口即用戶Stream端的AXIS接口協(xié)議tready信號與FIFO接口協(xié)議almostf ul I信號之間的轉(zhuǎn)換、AXIS接口協(xié)議tval id信號邏輯與tready信號后輸出的信號與FIFO接口協(xié)議wr_en信號之間的轉(zhuǎn)換，以及AXIS接口協(xié)議tdata與FIFO接口協(xié)議din信號的轉(zhuǎn)換；
[0014]所述FIF02AXIS單元由FWFT FIFO和FIF02AXIS轉(zhuǎn)換單元構(gòu)成，所述FWFT FIFO用于完成零延遲FIFO數(shù)據(jù)讀取功能，所述FIF02AXIS轉(zhuǎn)換單元用于完成用戶Stream到ZYNQ處理器MemoryMap端的AXIS接口協(xié)議tval id信號與FIFO接口協(xié)議empty信號之間的轉(zhuǎn)換、AXIS接口協(xié)議tvalid信號邏輯與tready信號后輸出的信號與FIFO接口協(xié)議rd_en信號之間的轉(zhuǎn)換，以及AXIS接口協(xié)議tdata與FIFO接口協(xié)議dout信號之間的轉(zhuǎn)換。
[0015]優(yōu)選地，所述電路還包括用戶IP，連接AXIS-FIFO橋電路，分別通過Standard FIFO讀接口完成讀FIFO操作和通過FWFT FIFO寫接口負(fù)責(zé)完成寫FIFO操作。
[0016]本發(fā)明還提供了一種利用所述的電路進(jìn)行數(shù)據(jù)傳輸?shù)姆椒?，?shù)據(jù)發(fā)送過程包括以下步驟:
[0017]Al、ZYNQ處理器通過配置DMA寄存器控制DMA控制器，打開DMA控制器發(fā)送使能，配置DMA控制器讀DDR2地址，配置DMA控制器讀取長度；
[0018]A2、ZYNQ處理器從DDR2芯片讀取數(shù)據(jù)傳遞至DMA控制器端；
[0019]A3、DMA控制器根據(jù)AXIS-FIFO橋電路的FIFO寫狀態(tài)通過AXIS2FIF0轉(zhuǎn)換單元將數(shù)據(jù)寫入Standard FIFO中；
[0020]A4、用戶IP根據(jù)FIFO讀狀態(tài)讀取FIFO數(shù)據(jù)完成數(shù)據(jù)傳輸并進(jìn)行數(shù)據(jù)處理；
[0021 ]數(shù)據(jù)接收過程包括以下步驟:
[0022]B1、ZYNQ處理器通過配置DMA寄存器控制DMA控制器，打開DMA控制器接收使能，配置DMA控制器寫DDR2地址，配置DMA控制器寫入長度；
[0023]B2、用戶IP根據(jù)FIFO寫狀態(tài)將處理數(shù)據(jù)寫入FffFT FIFO；
[0024]B3、DMA控制器根據(jù)AXIS-FIFO橋電路的FIFO讀狀態(tài)通過FIF02AXIS轉(zhuǎn)換單元讀取FIFO數(shù)據(jù)。
[0025]B4、ZYNQ處理器將DMA控制器端數(shù)據(jù)寫入DDR2芯片。
[0026](三)有益效果
[0027]本發(fā)明的創(chuàng)新之處在于在剖析AXIS接口協(xié)議和FIFO接口協(xié)議的基礎(chǔ)上，將AXIS接口協(xié)議通過精簡的電路轉(zhuǎn)換為FIFO接口協(xié)議，并通過加入FWFT FIFO控制技術(shù)實現(xiàn)了接口讀或?qū)懖僮鲿r協(xié)議轉(zhuǎn)換的零延遲效果，提供了 VIVADO開發(fā)軟件沒有提供的IP功能。方便用戶專心于用戶IP的開發(fā)，免去接口協(xié)議的設(shè)計精力的花費和重復(fù)性工作。
【附圖說明】
[0028]圖1為本發(fā)明實施例的電路結(jié)構(gòu)框圖；
[0029]圖2為本發(fā)明實施例的方法進(jìn)行數(shù)據(jù)傳輸?shù)臄?shù)據(jù)流向圖。
【具體實施方式】
[0030]為使本發(fā)明的目的、內(nèi)容、和優(yōu)點更加清楚，下面結(jié)合附圖和實施例，對本發(fā)明的【具體實施方式】作進(jìn)一步詳細(xì)描述。
[0031]如圖1、圖2所示，本發(fā)明提供了一種基于ZYNQ的AXIS-FIF0橋電路，包括ZYNQ處理器、DDR2芯片、DMA控制器IP、AXIS-FIFO橋電路、用戶IP。
[0032]所述ZYNQ處理器由ARM處理系統(tǒng)和AXI接口控制器組成。連接DDR2芯片和DMA控制器，負(fù)責(zé)控制DMA控制器與DDR2進(jìn)行數(shù)據(jù)存取交互。
[0033]所述DDR2芯片連接ZYNQ處理器，負(fù)責(zé)完成與ZYNQ處理器的數(shù)據(jù)交互。
[0034]所述DMA控制器IP連接ZYNQ處理器和AXIS-FIF0橋電路，通過AXI_1ITE接口接收ZYNQ處理器命令，通過AXI接口負(fù)責(zé)完成與ZYNQ處理器的數(shù)據(jù)交互，通過AXIS接口完成與AXIS-FIF0橋電路的數(shù)據(jù)交互。
[0035 ] 所述AXIS-FIFO橋電路連接DMA控制器IP與FIFO接口的用戶IP，負(fù)責(zé)完成AXIS與FIFO接口協(xié)議轉(zhuǎn)換。AXIS-FIF0橋電路內(nèi)部包括AXIS2FIF0單元和FIF02AXIS單元。AXIS2FIF0單元與DMA的接口信號為MemoryMap(映射表)到Stream(MM2S)方向的AXIS協(xié)議信號構(gòu)成，主要包括tdata、tvalid和tready信號，F(xiàn)IF02AXIS單元與DMA的接口信號為Stream到MemoryMap到(S2MM)方向的AXIS協(xié)議信號構(gòu)成，主要包括tdata、tvalid和tready信號。AXIS協(xié)議信號的控制機(jī)制為當(dāng)有數(shù)據(jù)可供讀或?qū)憰r，置tvalid有效指示有效的tdata可讀或?qū)懀ㄟ^對面通信方控制tready的有效與否來執(zhí)行有效的讀寫操作。
[0036]所述AXIS2FIF0單元由AXIS2FIF0轉(zhuǎn)換單元和StandardFIFO構(gòu)成。所述AXIS2FIF0轉(zhuǎn)換單元用于完成ZYNQ處理器MemoryMap到DMA控制器與FIF02AXIS轉(zhuǎn)換單元的連接端口即用戶Stream端的AXIS接口協(xié)議tready信號與FIFO接口協(xié)議almostf ul I信號之間的轉(zhuǎn)換、AXIS接口協(xié)議tval id信號邏輯與tready信號后輸出的信號與FIFO接口協(xié)議wr_en信號之間的轉(zhuǎn)換，以及AXIS接口協(xié)議tdata與FIFO接口協(xié)議din信號的轉(zhuǎn)換。對Standard FIFO的寫操作主要通過din、wr_en和almostfull信號控制，din信號為Standard FIFO的數(shù)據(jù)輸入信號，可以直接由AXIS協(xié)議信號的tdata信號轉(zhuǎn)換而成;wr_en信號為Standard FIFO的寫信號，