一種速率可配式fpga片間通信的連接方法及系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及FPGA技術(shù)領(lǐng)域，特別是涉及FPGA通信技術(shù)領(lǐng)域，具體為一種速率可配式FPGA片間通信的連接方法及系統(tǒng)。
【背景技術(shù)】
[0002]隨著大規(guī)模集成電路的發(fā)展，數(shù)據(jù)的傳輸速率也在不斷提高，以傳統(tǒng)PCI總線技術(shù)為代表的并行I/o接口已無法滿足網(wǎng)絡(luò)和用戶終端對高速I/O接口通信帶寬的需求，高速串行通信技術(shù)成為主流。
[0003]以Serdes為代表的串行通信技術(shù)減少了所需信道和器件的引腳數(shù)量，單通道通信能力可達28Gbps，該技術(shù)對芯片設(shè)計過程中的板級驗證方案提出了更高的要求。一種驗證方案為將兩塊芯片的高速數(shù)據(jù)接口對接，進行板間的高速數(shù)據(jù)對通測試，來驗證芯片設(shè)計中高速串行信號的通信能力。以Xilinx公司Vertex-7FPGA為例，其芯片高速串行收發(fā)器接口(GTX)的線速率范圍為0.5Gbps-10.3Gbps，可作為高速I/O接口在驗證中使用，該方法可對芯片設(shè)計的物理編碼子層(PCS)和物理介質(zhì)接入層(PMA)部分的設(shè)計進行數(shù)據(jù)流通斷和多種環(huán)回驗證。
[0004]芯片的設(shè)計過程中要經(jīng)過多次修改，流片也要耗費高昂的成本。為了提高設(shè)計效率，相應(yīng)的驗證工作要做到盡可能地細致全面。一般的，需要對設(shè)計中存在的高速與低速部分分別驗證，如果將不同的測試模型集成到一個環(huán)境里，可以有效縮短驗證周期和設(shè)計成本。

【發(fā)明內(nèi)容】

[0005]鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種速率可配式FPGA片間通信的連接方法及系統(tǒng)，用于解決現(xiàn)有技術(shù)中FPGA測試驗證時周期長、驗證效率低的問題。
[0006]為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種速率可配式FPGA片間通信的連接系統(tǒng)，所述速率可配式FPGA片間通信的連接系統(tǒng)包括:第一 FPGA芯片，所述第一 FPGA芯片內(nèi)配置有:第一連接控制模塊，用于根據(jù)接收到的外部輸入指令控制所述第一 FPGA芯片內(nèi)的通道連接狀態(tài)和通道速率；第一吉比特收發(fā)器，與所述第一連接控制模塊相連，用于提供所述第一 FPGA芯片對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸接口 ；第一應(yīng)用功能模塊，分別與所述第一連接控制模塊和所述第一吉比特收發(fā)器相連，用于向所述第一吉比特收發(fā)器收發(fā)數(shù)據(jù)并將所述第一 FPGA芯片對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸速率與所述第一 FPGA芯片內(nèi)的通道速率進行速率匹配；第二 FPGA芯片，所述第二 FPGA芯片內(nèi)配置有:第二連接控制模塊，用于控制所述第二 FPGA芯片內(nèi)的通道連接狀態(tài)和通道速率；第二吉比特收發(fā)器，分別與所述第一FPGA芯片中的第一吉比特收發(fā)器和所述第二連接控制模塊相連，用于提供所述第二 FPGA芯片對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸接口 ；第二應(yīng)用功能模塊，分別與所述第二連接控制模塊和所述第二吉比特收發(fā)器相連，用于向所述第二吉比特收發(fā)器收發(fā)數(shù)據(jù)并將所述第二 FPGA芯片對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸速率與所述第二 FPGA芯片內(nèi)的通道速率進行速率匹配。
[0007]優(yōu)選地，所述第一連接控制模塊和所述第二連接控制模塊均包括:連接狀態(tài)寫寄存器，分別用于控制各自所對應(yīng)的FPGA芯片內(nèi)的通道連接狀態(tài)；通道速率寫寄存器，與所述連接狀態(tài)寫寄存器相連，用于根據(jù)通道連接狀態(tài)控制通道速率。
[0008]優(yōu)選地，所述連接狀態(tài)寫寄存器將所對應(yīng)的FPGA芯片內(nèi)的通道連接狀態(tài)設(shè)置為第一預(yù)設(shè)值時，對應(yīng)的所述通道速率寫寄存器控制所述通道速率位于可同時支持高速和低速兩種數(shù)據(jù)傳輸模式的高速模式或位于支持低速數(shù)據(jù)傳輸模式的低速模式；所述連接狀態(tài)寫寄存器將所對應(yīng)的FPGA芯片內(nèi)的通道連接狀態(tài)設(shè)置為第二預(yù)設(shè)值時，對應(yīng)的FPGA芯片內(nèi)的數(shù)據(jù)傳輸通道斷開。
[0009]優(yōu)選地，所述第一 FPGA芯片和所述第二 FPGA芯片通過協(xié)議握手的方式控制所述第一吉比特收發(fā)器和所述第二吉比特收發(fā)器之間的連接狀態(tài)。
[0010]優(yōu)選地，所述第一連接控制模塊和所述第二連接控制模塊分別通過SPI或I2C串行總線的方式接收外部輸入指令。
[0011]為實現(xiàn)上述目的，本發(fā)明還提供一種速率可配式FPGA片間通信的連接方法，所述速率可配式FPGA片間通信的連接方法包括:通過分別配置在兩個FPGA芯片內(nèi)的吉比特收發(fā)器將所述兩個FPGA芯片連接；每一個所述FPGA芯片根據(jù)接收到的外部輸入指令控制各自FPGA芯片內(nèi)的通道連接狀態(tài)和通道速率，同時控制各自FPGA芯片對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸速率。
[0012]優(yōu)選地，在每一個所述FPGA芯片內(nèi)均配置:用于控制FPGA芯片內(nèi)的通道連接狀態(tài)的連接狀態(tài)寫寄存器和用于根據(jù)通道連接狀態(tài)控制通道速率的通道速率寫寄存器。
[0013]優(yōu)選地，所述連接狀態(tài)寫寄存器將所對應(yīng)的FPGA芯片內(nèi)的通道連接狀態(tài)設(shè)置為第一預(yù)設(shè)值時，對應(yīng)的所述通道速率寫寄存器控制所述通道速率位于可同時支持高速和低速兩種數(shù)據(jù)傳輸模式的高速模式或位于支持低速數(shù)據(jù)傳輸模式的低速模式；所述連接狀態(tài)寫寄存器將所對應(yīng)的FPGA芯片內(nèi)的通道連接狀態(tài)設(shè)置為第二預(yù)設(shè)值時，對應(yīng)的FPGA芯片內(nèi)的數(shù)據(jù)傳輸通道斷開。
[0014]優(yōu)選地，兩個FPGA芯片通過協(xié)議握手的方式控制兩個吉比特收發(fā)器之間的連接狀態(tài)。
[0015]優(yōu)選地，所述FPGA芯片通過SPI或I2C串行總線的方式接收外部輸入指令。
[0016]如上所述，本發(fā)明的一種速率可配式FPGA片間通信的連接方法及系統(tǒng)，具有以下有益效果:
[0017]本發(fā)明提出的一種速率可配式FPGA片間通信的連接方法和系統(tǒng)兼容高低速的數(shù)據(jù)傳輸模式，且不同速率模式彼此獨立，互不干擾，該兼容高低速的設(shè)計驗證方式可同時搭建多個測試環(huán)境進行驗證，不會因為速率模式的改變而對傳輸性能構(gòu)成影響，同時有效縮短了設(shè)計驗證周期，節(jié)約了成本；此外，本發(fā)明支持多通道數(shù)據(jù)并行收發(fā)，支持較大的傳輸速率窗口，同時可兼容多速率通信模式。本發(fā)明簡單高效，具有較強的通用性和實用性。
【附圖說明】
[0018]圖1顯示為本發(fā)明的速率可配式FPGA片間通信的連接方法的流程示意圖。
[0019]圖2顯示為本發(fā)明的速率可配式FPGA片間通信的連接方法中實現(xiàn)通道通斷控制的流程示意圖。
[0020]圖3顯示為本發(fā)明的速率可配式FPGA片間通信的連接系統(tǒng)的結(jié)構(gòu)示意圖。
[0021]圖4顯示為本發(fā)明的速率可配式FPGA片間通信的連接系統(tǒng)的FPGA片間通信的示意圖。
[0022]圖5顯示為本發(fā)明的速率可配式FPGA片間通信的連接系統(tǒng)中FPGA1發(fā)出數(shù)據(jù)的遠端環(huán)回設(shè)計驗證示意圖。
[0023]圖6顯示為本發(fā)明的速率可配式FPGA片間通信的連接系統(tǒng)中FPGA2發(fā)出數(shù)據(jù)的遠端環(huán)回設(shè)計驗證示意圖。
[0024]元件標號說明
[0025]1速率可配式FPGA片間通信的連接系統(tǒng)
[0026]11第一 FPGA 芯片
[0027]111第一連接控制模塊
[0028]112第一應(yīng)用功能模塊
[0029]113第一吉比特收發(fā)器
[0030]12第二 FPGA 芯片
[0031]121第二連接控制模塊
[0032]122第二應(yīng)用功能模塊
[0033]123第二吉比特收發(fā)器
[0034]S11 ?S12 步驟
【具體實施方式】
[0035]以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的【具體實施方式】加以實施或應(yīng)用，本說明書中的各項細節(jié)也可以基于不同觀點與應(yīng)用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。
[0036]本實施例的目的在于提供一種速率可配式FPGA片間通信的連接方法及系統(tǒng)，用于解決現(xiàn)有技術(shù)中FPGA測試驗證時周期長、驗證效率低的問題。以下將詳細闡述本實施例的一種速率可配式FPGA片間通信的連接方法及系統(tǒng)的原理及實施方式，使本領(lǐng)域技術(shù)人員不需要創(chuàng)造性勞動即可理解本實施例的一種速率可配式FPGA片間通信的連接方法及系統(tǒng)。
[0037]如圖1至圖6所示，本實施例提供一種速率可配式FPGA片間通信的連接方法及系統(tǒng)，采用由外部訪問內(nèi)部寄存器的方式進行FPGA片間通信的連接，本實施例可用于驗證高速串行通信芯片設(shè)計。
[0038]具體地，如圖1所示，本實施例提供一種速率可配式FPGA片間通信的連接方法，用于支持板間(芯片間)數(shù)據(jù)流對通的設(shè)計驗證過程中，所述速率可配式FPGA片間通信的連接方法包括以下步驟。
[0039]步驟SI 1，通過分別配置在兩個FPGA芯片內(nèi)的吉比特收發(fā)器將所述兩個FPGA芯片連接，其中，在本實施例中，兩個FPGA芯片通過協(xié)議握手的方式控制兩個吉比特收發(fā)器之間的連接狀態(tài)。在步驟S11中，連接過程的實現(xiàn)包括FPGA片間部分和片內(nèi)部分，其中片間部分由兩個FPGA芯片組成，片內(nèi)部分由步驟S12實現(xiàn)。
[0040]具體地，將片間部分兩個FPGA芯片的高速串行收發(fā)器(高速吉比特收發(fā)器(GTX))I/o接口相連。
[0041]步驟S12，每一個所述FPGA芯片根據(jù)接收到的