模式選擇平衡編碼互連的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明一般涉及用于減少計(jì)算機(jī)設(shè)備中信號(hào)線之間串?dāng)_的技術(shù)。更具體的，本公開描述了利用具有最大帶寬的數(shù)據(jù)總線的信號(hào)線間串?dāng)_的編碼技術(shù)。
【背景技術(shù)】
[0002]現(xiàn)代計(jì)算設(shè)備繼續(xù)將數(shù)量漸增的組件包含在較小的設(shè)備機(jī)箱中。隨著機(jī)箱容積的減小，組件間數(shù)據(jù)總線的布線密度增加，這導(dǎo)致相應(yīng)增加了數(shù)據(jù)總線的信號(hào)線間串?dāng)_噪聲。串?dāng)_易于降低總線性能，這易于限制數(shù)據(jù)總線可在組件間成功傳輸數(shù)據(jù)的數(shù)據(jù)速率。減少數(shù)據(jù)總線中串?dāng)_的一種方式是增加信號(hào)線的間距，這限制了能達(dá)到的小型化程度。
【附圖說明】
[0003]圖1是具有減少串?dāng)_的信令模塊的示例計(jì)算系統(tǒng)的框圖；
[0004]圖2是示出了位于總線的驅(qū)動(dòng)和接收端的示例信令模塊對(duì)的框圖；
[0005]圖3是由四輸入編碼器使用的編碼過程的數(shù)學(xué)表示，例如圖2的其中一個(gè)編碼器;
[0006]圖4是當(dāng)以被一般模式互連抑制的方式編碼四個(gè)互連時(shí)說明一般模式效果的四眼圖的圖示；
[0007]圖5A是由四輸入編碼器使用的編碼矩陣W ；
[0008]圖5B是用于四輸入編碼器的編碼矩陣的不例；
[0009]圖6是由解碼器使用的解碼過程的圖示；
[0010]圖7A是由N輸入編碼器使用的解碼矩陣I，其中N對(duì)應(yīng)耦合至解碼器的信號(hào)線數(shù)量;
[0011]圖7B是用于四輸入解碼器的解碼矩陣的示例；
[0012]圖8A是說明了在最大速度下運(yùn)行的一般模式互連的四眼圖的圖示；
[0013]圖8B是說明了平衡編碼導(dǎo)體的四眼圖的圖示；
[0014]圖9是寬四位組至四位組間距的圖示；
[0015]圖10是窄四位組至四位組間距的圖示；
[0016]圖11是總結(jié)用于提升互連的最大帶寬的方法的過程流程圖；
[0017]圖12是根據(jù)本技術(shù)的前送時(shí)鐘架構(gòu)的圖示；
[0018]圖13是傳送物理層的示例；以及
[0019]圖14是接收物理層的示例。
[0020]貫穿本公開以及附圖所使用的相同附圖標(biāo)記涉及相同的組件和特征。100系列的附圖標(biāo)記涉及最初在圖1中發(fā)現(xiàn)的特征；200系列的附圖標(biāo)記涉及最初在圖2中發(fā)現(xiàn)的特征；以此類推。
【具體實(shí)施方式】
[0021 ] 本文公開的主題涉及用于在數(shù)字系統(tǒng)的組件間傳送信息的信令技術(shù)，例如舉例來說主板上的存儲(chǔ)器總線。每個(gè)組件可包括具有編碼塊的輸入/輸出(I/O)傳送器以及具有解碼塊的I/O接收器。在組件間傳送的數(shù)據(jù)被編碼和解碼從而消除串?dāng)_的負(fù)面效果并提高信號(hào)質(zhì)量。本文公開的信令技術(shù)提供在封裝、印刷電路板(PCB)、多芯片模塊(MCM)以及多芯片封裝(MCP)上布線密度和總線速度兩方面的顯著提升。提高布線密度和總線速度能夠?qū)⒏喙δ茉O(shè)計(jì)在更小的體積中并有助于根據(jù)摩爾定律促進(jìn)計(jì)算機(jī)性能的擴(kuò)展。
[0022]在下面的描述中，提出了大量具體細(xì)節(jié)，諸如處理器和系統(tǒng)配置的具體類型的示例，具體硬件結(jié)構(gòu)、具體架構(gòu)和微架構(gòu)細(xì)節(jié)、具體寄存器配置、具體指令類型、具體系統(tǒng)組件、具體測(cè)量/高度、具體處理器流水線級(jí)以及操作等，以提供對(duì)本發(fā)明的徹底理解。然而，對(duì)于本領(lǐng)域技術(shù)人員顯而易見的是這些具體細(xì)節(jié)無需用于實(shí)踐本發(fā)明。在其它實(shí)例中，公知組件或方法，諸如具體和可供選擇的處理器架構(gòu)、用于描述的算法的具體邏輯電路/編碼、具體固件編碼、具體互連操作、具體邏輯配置、具體制造技術(shù)和材料、具體編譯器實(shí)現(xiàn)、代碼形式的具體算法表達(dá)、具體關(guān)機(jī)和選通技術(shù)/邏輯以及計(jì)算機(jī)系統(tǒng)的其它具體操作細(xì)節(jié)并沒有詳細(xì)描述，以避免不必要地模糊本發(fā)明。
[0023]雖然在具體集成電路中可參考能量節(jié)約和能量效率描述下述實(shí)施例，例如在計(jì)算平臺(tái)或微處理器中，但是其它實(shí)施例可應(yīng)用于其它類型的集成電路和邏輯裝置。本文描述的實(shí)施例的相似技術(shù)和教導(dǎo)可應(yīng)用于也可受益于更好的能量效率和能量節(jié)約的其它類型的電路或半導(dǎo)體設(shè)備。例如，公開的實(shí)施例并不限于桌面計(jì)算機(jī)系統(tǒng)或超級(jí)本(Ultrabooks?)。并也可用于其它設(shè)備，例如手持設(shè)備、平板計(jì)算機(jī)、其它薄型筆記本、片上系統(tǒng)(S0C)設(shè)備以及嵌入式應(yīng)用。手持設(shè)備的某些示例包括蜂窩電話、互連網(wǎng)協(xié)議設(shè)備、數(shù)碼相機(jī)、個(gè)人數(shù)字助理(PDA)以及手持PC。嵌入式應(yīng)用典型地包括微控制器、數(shù)字信號(hào)處理器(DSP)、片上系統(tǒng)、網(wǎng)絡(luò)計(jì)算機(jī)(NetPC)、機(jī)頂盒、網(wǎng)絡(luò)集線器、廣域網(wǎng)(WAN)交換機(jī)或者可執(zhí)行下文教導(dǎo)的功能和操作的任意其它系統(tǒng)。此外，本文描述的裝置、方法和系統(tǒng)并不限于物理計(jì)算設(shè)備，同樣可涉及用于能量節(jié)約和效率的軟件優(yōu)化。正如將在下文的描述中變得顯而易見的，本文描述的方法、裝置和系統(tǒng)的實(shí)施例(無論是參考硬件、固件、軟件還是它們的組合)對(duì)于未來通過性能考慮平衡的‘綠色技術(shù)’是至關(guān)重要的。
[0024]隨著計(jì)算系統(tǒng)的發(fā)展，其中的組件變得更加復(fù)雜。結(jié)果，在組件間耦合和通信的互連架構(gòu)的復(fù)雜度同樣在增加以確保滿足最優(yōu)組件操作的帶寬需求。此外，不同市場(chǎng)細(xì)分需要不同方面的互連架構(gòu)以適應(yīng)市場(chǎng)需求。例如，服務(wù)器需要更高的性能，而移動(dòng)生態(tài)系統(tǒng)有時(shí)能夠犧牲全部性能以節(jié)省功耗。但是，大部分結(jié)構(gòu)的單一目的是提供具有最大節(jié)能的最高可能性能。下文，討論了多種互連，它們可潛在地受益于本文描述的技術(shù)方面。
[0025]圖1是可允許模式選擇編碼互連的示例計(jì)算系統(tǒng)的框圖。該計(jì)算系統(tǒng)100例如可為移動(dòng)電話、膝上型計(jì)算機(jī)、超級(jí)本、臺(tái)式計(jì)算機(jī)、服務(wù)器、或平板計(jì)算機(jī)，等等。該計(jì)算系統(tǒng)100可包括適于執(zhí)行存儲(chǔ)的指令的處理器102，以及存儲(chǔ)可由處理器102執(zhí)行的指令的存儲(chǔ)設(shè)備104。處理器102可為單核處理器、多核處理器、計(jì)算集群、或任意數(shù)量的其它配置。處理器102可實(shí)施為復(fù)雜指令集計(jì)算機(jī)(CISC)或精簡(jiǎn)指令集計(jì)算機(jī)(RISC)處理器、x86指令集兼容處理器，多核，或任意其它微處理器或中央處理單元(CPU)。在其它實(shí)施例中，處理器102包括雙核處理器、雙核移動(dòng)處理器等。
[0026]存儲(chǔ)設(shè)備104可包括隨機(jī)存取存儲(chǔ)器(例如，SRAM、DRAM、零電容器RAM、S0N0S、eDRAM、EDO RAM、DDR RAM、RRAM、PRAM 等)、只讀存儲(chǔ)器(例如，掩模型 ROM、PROM、EPROM、EEPROM等)、閃存或任意其它適合的存儲(chǔ)系統(tǒng)。根據(jù)本文描述的實(shí)施例，該存儲(chǔ)設(shè)備104可用于存儲(chǔ)計(jì)算機(jī)可讀指令，當(dāng)該指令由處理器執(zhí)行時(shí)，引導(dǎo)處理器執(zhí)行各種操作。
[0027]計(jì)算系統(tǒng)100還可包括處理計(jì)算機(jī)產(chǎn)生的圖形的圖形處理器106。該圖形處理器106配置為處理與要傳送給顯示器(未示出)的圖形的產(chǎn)生相關(guān)的存儲(chǔ)器。該顯示器可為從外部連接至計(jì)算機(jī)系統(tǒng)100的計(jì)算機(jī)系統(tǒng)100的機(jī)內(nèi)組件。該計(jì)算機(jī)系統(tǒng)100還可包括用于連接和控制其它I/o設(shè)備(未示出)的1/0集線器108，例如網(wǎng)絡(luò)接口控制器、存儲(chǔ)器存儲(chǔ)設(shè)備、用戶輸入設(shè)備等。耦合至1/0集線器108的1/0設(shè)備可為計(jì)算機(jī)系統(tǒng)100的機(jī)內(nèi)組件，或者可為從外部連接至計(jì)算機(jī)系統(tǒng)100的設(shè)備。
[0028]該計(jì)算系統(tǒng)100還可包括處理處理器102、存儲(chǔ)器104、圖形處理器106和1/0集線器108之間的通信的存儲(chǔ)控制集線器110。計(jì)算系統(tǒng)100的各組件間的通信可通過多種數(shù)據(jù)總線執(zhí)行。例如，圖形處理器106可通過圖形總線112耦合至存儲(chǔ)控制器110。存儲(chǔ)器104可通過存儲(chǔ)總線114耦合至存儲(chǔ)控制器110。處理器102和存儲(chǔ)控制器110之間的數(shù)據(jù)總線可稱為前端總線116。存儲(chǔ)控制器110和1/0集線器108之間的數(shù)據(jù)總線可稱為內(nèi)部總線118。
[0029]在某些實(shí)施例中，處理器102、圖形處理器106、存儲(chǔ)設(shè)備104、存儲(chǔ)控制器110、以及1/0集線器108可為耦合至主板的分離集成電路芯片。在某些實(shí)施例中，處理器102、圖形處理器106、存儲(chǔ)設(shè)備104、存儲(chǔ)控制器110以及1/0集線器108的一個(gè)或多個(gè)可包含在多芯片模塊(MCM)、多芯片封裝(MCP)或片上系統(tǒng)(S0C)中。取決于特定應(yīng)用的設(shè)計(jì)考慮，總線112、114、116、118中的一個(gè)或多個(gè)的信號(hào)線至少部分地可被安排在一個(gè)或多個(gè)電路板上。
[0030]計(jì)算系統(tǒng)100還包括促進(jìn)耦合至各自總線的組件之間的數(shù)字通信的信令模塊120。每個(gè)信令模塊120接收一個(gè)數(shù)字信號(hào)并產(chǎn)生在各總線的信號(hào)線上傳播的電壓信號(hào)。如下文進(jìn)一步解釋的，電壓信號(hào)由信令模塊以減少數(shù)據(jù)總線的信號(hào)線間的串?dāng)_效果的方式編碼。各自的信令模塊120可耦合至或包含于通過使用單端通信的數(shù)據(jù)總線傳送數(shù)據(jù)的計(jì)算設(shè)備100的任意組件。例如，信號(hào)組件可包含在處理器102、圖形處理器106、存儲(chǔ)設(shè)備104、存儲(chǔ)控制器110以及1/0集線器108等中。
[0031]應(yīng)當(dāng)理解，圖1的框圖并不意欲表明計(jì)算系統(tǒng)100要包括圖1中示出的所有組件。而是計(jì)算機(jī)系統(tǒng)100可包括更少的或沒有在圖1示出的額外組件。此外，組件可根據(jù)任何適當(dāng)?shù)南到y(tǒng)架構(gòu)彼此耦合，包括圖1示出的系統(tǒng)架構(gòu)或使用數(shù)據(jù)總線以促進(jìn)組件之間單端通信的任何其它適當(dāng)?shù)南到y(tǒng)架構(gòu)。例如，本發(fā)明的實(shí)施例還可實(shí)施于任何適當(dāng)?shù)碾娮釉O(shè)備，包括超小型設(shè)備，諸如片上系統(tǒng)(S0C)以及多芯片模塊。它還可用在用