一種基于aic信息準則的信號源個數(shù)估計硬件電路及其實現(xiàn)方法
【技術領域】
[0001] 本發(fā)明設及陣列信號處理領域，具體地說是一種基于AIC信息準則的信號源個數(shù) 估計硬件電路及其實現(xiàn)方法。
【背景技術】
[0002] 陣列信號處理屬于現(xiàn)代信號處理的重要研究內容，在移動通信、電子對抗、參數(shù)估 計、信號識別等領域都有著廣泛的應用前景。一般來講，陣列信號處理是將多個傳感器設置 在空間的不同位置來組成傳感器陣列，通過對接收機輸出的數(shù)據(jù)進行處理，利用各個信號 在空間位置上的差異，提取信號源的特征信息。運些特征信息包括：空間信號源的方向、數(shù) 目、頻率、相位、調制形式等。
[0003] 陣列信號處理中，估計信號源的個數(shù)是一個十分關鍵的問題。在實際應用當中，信 號源個數(shù)往往是一個未知數(shù)，大部分算法設計都需要知道入射信號源的個數(shù)，然后才能得 到其他關于入射信號的信息，例如入射信號的方向等。很多學者提出了在信號源數(shù)目估計 方面較為有效的方法，包括信息論方法、平滑秩法、矩陣分解法、蓋氏圓方法W及正則相關 等方法。
[0004] 信息論的方法是WaxΜ和KailathT提出的，信息論的方法都有一個統(tǒng)一的表達 形式
[0005] J(k) =L(k)+p〇〇 (1)
[000引式（1)中，L似是對數(shù)似然函數(shù)，p(k)是罰函數(shù)。通過對L(k)和p(k)的不同選 擇就可W得到不同的準則。其中邸C信息論準則可W用式（2)表達，
[0007] EDC (η) = L (M-n) In八（η) +n (2M-n) "L)似
[000引式似中，η為待估計的信號源數(shù)（自由度），L為采集信號的快拍數(shù)，Λ(η)為似 然函數(shù)，Μ為陣元數(shù)目，并有：
[0009]
[0010] 在式似中選擇C(L)為1，就可W得到AIC準則，即
[0011] AlC(n)=化(Μ-η)ΙηΛ(n)+化（2M-n) (4)
[0012] 由于在設計ASIC或者基于FPGA設計硬件電路時，沒有對數(shù)運算單元，導致式（4) 中的對數(shù)運算部分InΛ(η)無法在FPGA和ASIC中求解，使得基于AIC準則的信號源估計 的理論方法無法直接完整地在FPGA或ASIC等硬件電路中實現(xiàn)；式（3)中Λ(η)的計算過 程很復雜，包括乘方運算和除法運算，在FPGA或者ASIC等硬件電路中實現(xiàn)乘方運算和除法 運算，電路設計的難度較大，資源消耗較多，并且運算時間較長；如果直接根據(jù)式（4)分別 通過Μ次計算得到Μ個輸出AICi，AIC2,…，AIC,，…，AICm，而不考慮Μ次計算過程中數(shù)據(jù)的 相關性，會帶來大量重復的計算，浪費了運算時間。

【發(fā)明內容】

[0013] 本發(fā)明為了避免上述技術的不足之處，提出了一種基于AIC信息準則的信號源個 數(shù)估計硬件電路及其實現(xiàn)方法，W期降低硬件實現(xiàn)的復雜度，加快運算速度，從而在硬件電 路中高效地實現(xiàn)信號源個數(shù)估計。
[0014] 本發(fā)明為解決技術問題采用如下技術方案：
[0015] 本發(fā)明一種基于AIC信息準則的信號源個數(shù)估計硬件電路的特點是包括：協(xié)方差 矩陣的特征值累加和的對數(shù)運算模塊、協(xié)方差矩陣的特征值乘積的對數(shù)運算模塊、AIC函數(shù) 值計算模塊W及AIC函數(shù)值最小值點求解模塊；所述協(xié)方差矩陣的特征值累加和的對數(shù)運 算模塊W及協(xié)方差矩陣的特征值乘積的對數(shù)運算模塊中分別包含對數(shù)運算模塊；
[0016] 所述協(xié)方差矩陣的特征值累加和的對數(shù)運算模塊W及所述協(xié)方差矩陣的特征值 乘積的對數(shù)運算模塊分別依次讀入源操作數(shù)λι，λ,，…，λ,，…，λΜ并進行運算，分別獲 得Μ個運算結果ln_sumi,ln_sum2,…，ln_sumj,…，1]1_8111%^及l(fā)n_acc1,ln_acc2,…，1η_ accj,…，ln_accM并輸出給所述AIC函數(shù)值計算模塊；
[0017]所述AIC函數(shù)值計算模塊依次讀入2M個運算結果ln_sum2,…，ln_sumj,…，ln_ sm%ln_acci,ln_acc2,…，ln_accj,…，ln_accMW及采樣頻率K，常數(shù)ω和陣元數(shù)目Μ并進 行運算，獲得Μ個運算結果AICi，AIC2,…，AlCj，…，AIQi再輸出給所述AIC函數(shù)值最小值點 求解模塊；
[001引所述AIC函數(shù)值最小值點求解模塊讀入所述Μ個運算結果AICi，AIC2,…，AlCj，…，AICm并進行運算，從而獲得信號源個數(shù)的估計值source_num。
[0019] 本發(fā)明一種基于AIC信息準則的信號源個數(shù)估計硬件電路的實現(xiàn)方法的特點是 按如下步驟進行：
[0020]步驟1、根據(jù)式（1)，利用2個加法器、1個減法器、3個乘法器、2個除法器、1個比 較器、1個選擇器和4個寄存器設計對數(shù)運算模塊LN_PE;將源操作數(shù)a讀入對所述數(shù)運算 模塊LN_PE中進行求對數(shù)運算，從而獲得運算結果Ina作為所述對數(shù)運算模塊LN_PE的輸 出值；
[0021]
[002引 式（1)中，i= 1，2, 3···η巧 > 0 ;
[0023]步驟2、根據(jù)式似，利用所述對數(shù)運算模塊LN_PE、1個加法器、2個選擇器、(Μ+1) 個寄存器設計協(xié)方差矩陣的特征值累加和的對數(shù)運算模塊；將源操作數(shù)λ1，λ2,…，λ,，… ，入Μ依次讀入所述協(xié)方差矩陣的特征值累加和的對數(shù)運算模塊，從而依次得出Μ個運算結 果ln_sumi,ln_sum2,…，ln_sumj,…，ln_sumM:
[0024]
[002引式似中，λ1，λ2,…，λ,，…，λΜ表示協(xié)方差矩陣的Μ個按照從大到小順序排列 的特征值，λ,表示第j個特征值；ln_sum,表示第j個特征值λ,所對應的累加和對數(shù)運算 結果；Μ表示陣元數(shù)目；j= 1，2, 3…Μ;
[0026] 步驟3、根據(jù)式（3)，利用1個加法器、2個選擇器、所述對數(shù)運算模塊LN_PE和 (M+1)個寄存器設計協(xié)方差矩陣的特征值的乘積的對數(shù)運算模塊；將源操作數(shù)λ1，λ2,… ，λ，，…，λΜ依次讀入所述設計協(xié)方差矩陣的特征值乘積的對數(shù)運算模塊，依次得出Μ個運 算結果ln_acci,ln_acc2,…，ln_acCj,…，ln_accM:
[0027]
[0028] 式（3)中，ln_accj表示第j個特征值λj所對應的乘積對數(shù)運算結果；
[0029]步驟4、根據(jù)式（4)，利用7個乘法器和3個減法器設計AIC函數(shù)值的運算模塊；將 源操作數(shù)
[0030] K, ln_sumi, ln_sum2, ···，ln_sumj, ···，ln_sumM，ln_acci, ln_acc2, ···，ln_acc j, ··· ，ln_accM，ω依次讀入所述AIC函數(shù)值的運算模塊，依次得到M個輸出結果AICi，AIC2,… ,AlCj,…，AICm:
[0031]
[0032] 式（4)中，K表示采樣頻率，ω表示常數(shù)，并有
[0033] 步驟5、根據(jù)式巧），利用2個比較器、1個計數(shù)器、1個選擇器、1個減法器和3個寄 存器設計AIC函數(shù)值的最小值點求解模塊；將源操作數(shù)AICi，AIC2,…，AlCj，…，AICm依次讀 入所述AIC函數(shù)值的最小值點求解模塊，得到AIC函數(shù)值的最小值點min_index和信號源 個數(shù)的估計值sourcejium:
[0036]
[0037] 與現(xiàn)有技術相比，本發(fā)明有益效果體現(xiàn)在：
[003引 1、本發(fā)明根據(jù)AIC準則，創(chuàng)造性地提出了一種信號源個數(shù)估計硬件電路及其實現(xiàn) 方法，對陣元數(shù)目，采集信號的快拍數(shù)，入射信號的參數(shù)（信噪比、頻率、信號強度等）沒有 限制，硬件電路可W適用于不同的工作條件下，體現(xiàn)了設計的通用性和靈活性；本發(fā)明通過 級數(shù)展開的方法，通過運算得出滿足運算精度要求的對數(shù)運算結果，使得AIC準則可W成 功地運用到硬件電路中，實現(xiàn)來了信號源個數(shù)估計；本發(fā)明可采用不同的數(shù)據(jù)格式，硬件電 路中的各類運算器，包括乘法器、加法器、減法器均可W根據(jù)輸入數(shù)據(jù)的格式，選擇合適的 IP核或者進行自定義設計。
[0039] 2、本發(fā)明根據(jù)對數(shù)運算規(guī)律，從設計高效硬件電路的角度出發(fā)，將計算AIC函數(shù) 值的理論公式進行了等價變形，主要是將ΙηΛ(η)的運算中乘方運算和除法運算轉化為乘 積運算和減法運算，最大程度地降低了設計難度，減少了資源消耗并且提高了運算速度。
[0040] 3、本發(fā)明中對數(shù)運算模塊LN_PE，源操作數(shù)a的取值范圍是a> 0,適用范圍很廣， 通用性較強，可W通過設計或者使用不同精度的運算器來滿足精度要求，靈活性較強，對數(shù) 運算模塊不僅可W用于信號源估計，而且也能用來進行普通對數(shù)運算。
[0041] 4、本發(fā)明中協(xié)方差矩陣的特征值累加和的對數(shù)運算模塊中加法器Add_l的運算 結果保存在寄存器regl中，并且運算結果可W通過反饋作為加法器Add_l的輸入，運種設 計方法利用了累加運算的中間結果，避免了重復的運算。
[0042] 5、本發(fā)明中協(xié)方差矩陣的特征值乘積的對數(shù)運算模塊中加法器Add_l的運算結 果保存在寄存器regl中，并且運算結果可W通過反饋作為加法器Add_l的輸入，運種設計 方法利用了累加運算的中間結果，避免了重復的運算。
[0043] 6、本發(fā)明中協(xié)方差矩陣的特征值累加和的對數(shù)運算模塊和協(xié)方差矩陣的特征值 乘積的對數(shù)運算模塊是相互獨立的，二者可W實現(xiàn)并行計算，從而縮短了實現(xiàn)信號源個數(shù) 估計所需要的總時間。
【附圖說明】、
[0044] 圖1為本發(fā)明基于AIC信息準則的信號源個數(shù)估計的硬件電路的結構示意圖；
[0045] 圖2為本發(fā)明對數(shù)運算模塊的硬件電路結構示意圖；
[0046] 圖3為本發(fā)明協(xié)方差矩陣特征值的累加和的對數(shù)運算模塊的硬件電路結構示意 圖；
[0047] 圖4為本發(fā)明協(xié)方差矩陣特征值的乘積的對數(shù)運算模塊的硬件電路結構示意圖；
[0048] 圖5為本發(fā)明AIC函數(shù)值運算模塊的硬件電路結構示意圖；
[0049] 圖6為本發(fā)明AIC函數(shù)值最小值點求解模塊的硬件電路結構示意圖。
【具體實施方式】
[0050] 本實施例中，如圖1所示，一種基于AIC信息準則的信號源個數(shù)估計硬件電路包 括：協(xié)方差矩陣的特征值累加和的對數(shù)運算模塊、協(xié)方差矩陣