一種基于fpga+多核dsp的pd雷達(dá)信號(hào)處理系統(tǒng)及其并行實(shí)現(xiàn)方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明為一種基于FPGA+多核DSP的ro雷達(dá)信號(hào)處理系統(tǒng)及其并行實(shí)現(xiàn)方法，它 是基于FPGA+多核DSP的硬件平臺(tái)，實(shí)現(xiàn)多核DSP的雷達(dá)信號(hào)處理，屬于數(shù)字信號(hào)處理領(lǐng) 域。
【背景技術(shù)】
[0002] 多普勒雷達(dá)是指利用多普勒效應(yīng)對(duì)目標(biāo)的信息進(jìn)行提取和處理的雷達(dá)。如果雷達(dá) 發(fā)射的是脈沖調(diào)制的射頻信號(hào)，即稱之為脈沖多普勒雷達(dá)，簡(jiǎn)稱ro雷達(dá)。為了得到大時(shí)寬 帶寬積信號(hào)，提高雷達(dá)速度和距離的分辨率，雷達(dá)通常發(fā)射線性調(diào)頻信號(hào)，基于線性調(diào)頻的 ro雷達(dá)結(jié)合脈沖多普勒和脈沖壓縮的特點(diǎn)。在信號(hào)處理時(shí)還采用了相參積累提高檢測(cè)的信 噪比，工程實(shí)現(xiàn)時(shí)常用對(duì)同一個(gè)距離門的數(shù)據(jù)進(jìn)行FFT的方法實(shí)現(xiàn)多普勒濾波器組濾波的 方法，輸出信號(hào)經(jīng)過(guò)求模后到恒虛警率檢測(cè)（CFAR)系統(tǒng)中，根據(jù)檢測(cè)單元是否超過(guò)門限來(lái) 判斷距離門內(nèi)是否存在目標(biāo)。雷達(dá)通過(guò)提高目標(biāo)的信噪比、信雜比來(lái)對(duì)目標(biāo)進(jìn)行檢測(cè)。
[0003] 在對(duì)雷達(dá)信號(hào)進(jìn)行檢測(cè)處理的過(guò)程中，主要分為脈沖壓縮、相參積累、恒虛警率 (CFAR)檢測(cè)等模塊，雖然對(duì)提高目標(biāo)信號(hào)檢測(cè)有顯著幫助，但是也同時(shí)增加了處理的運(yùn)算 量，如計(jì)算大數(shù)點(diǎn)的FFT等，對(duì)處理器的實(shí)時(shí)計(jì)算要求大大提升。此外，新雷達(dá)技術(shù)的提出 和應(yīng)用使雷達(dá)的功能越來(lái)越強(qiáng)大，但同時(shí)對(duì)雷達(dá)信號(hào)處理器提出了更高要求。
[0004] 隨著半導(dǎo)體技術(shù)和存儲(chǔ)技術(shù)的快速發(fā)展，超高速集成電路（VHSIC)和超大規(guī)模集 成電路（VLSI)技術(shù)得到了大幅度提高，TI公司推出了多核DSP芯片，提出了新型的處理器 架構(gòu)，運(yùn)算性能大幅度提升，這使得快速實(shí)現(xiàn)各種算法成為可能。
[0005] 針對(duì)上面提到的處理器性能提升的需求，本發(fā)明人設(shè)計(jì)了一種基于FPGA+多核 DSP的雷達(dá)信號(hào)處理系統(tǒng)，該系統(tǒng)采用FPGA+多核DSP架構(gòu)，外圍除了 FPGA，DSP工作所 需的最小系統(tǒng)電路外，還有兩個(gè)網(wǎng)口芯片，雷達(dá)信號(hào)處理在FPGA和多核DSP中編程實(shí)現(xiàn)，能 夠滿足復(fù)雜雷達(dá)信號(hào)處理的實(shí)時(shí)性需求。

【發(fā)明內(nèi)容】

[0006] 1、目的：本發(fā)明的目的在于提供一種基于FPGA+多核DSP的雷達(dá)信號(hào)處理系統(tǒng) 及其并行實(shí)現(xiàn)方法，其目的在于通過(guò)硬件語(yǔ)言、C語(yǔ)言編程和多核DSP程序設(shè)計(jì)實(shí)現(xiàn)ro雷 達(dá)信號(hào)處理系統(tǒng)。
[0007] 2、技術(shù)方案：本發(fā)明的目的通過(guò)以下技術(shù)方案來(lái)實(shí)現(xiàn)。
[0008] (1)本發(fā)明一種基于FPGA+多核DSP的ro雷達(dá)信號(hào)處理系統(tǒng)，它包括FPGA核心芯 片及其外圍最小系統(tǒng)電路、DSP芯片及其外圍最小系統(tǒng)電路、千兆網(wǎng)絡(luò)接口芯片、電源芯片 和電平轉(zhuǎn)換芯片。其系統(tǒng)結(jié)構(gòu)如圖1所示，它們之間的位置連接關(guān)系及信號(hào)走向是：FPGA核 心芯片接收數(shù)據(jù)采集芯片采集到的雷達(dá)直波和回波信號(hào)，進(jìn)行下變頻處理后存在內(nèi)存中， 接收完一幀的數(shù)據(jù)之后通過(guò)FPGA核心芯片與DSP芯片之間的SRIO接口將數(shù)據(jù)傳輸?shù)紻SP 芯片中的DDR3,然后DSP芯片進(jìn)行脈沖壓縮、相參積累和恒虛警率（CFAR)檢測(cè)，得到目標(biāo)點(diǎn) 的信息，最后通過(guò)網(wǎng)口將目標(biāo)信息上傳到上位機(jī)。
[0009] 該FPGA核心芯片選擇XC6VSX315T，屬于Xilinx公司的Virtex-6系列，采用第三 代Xilinx ASMBL架構(gòu)的40nm制造工藝，具有高效雙寄存器6輸入LUT (查找表）邏輯，具 有豐富的IO資源，大量的片內(nèi)存儲(chǔ)器資源，支持DDR3。與前一代產(chǎn)品相比功耗降低50%， 成本降低20%。此外，該芯片具有強(qiáng)大的信號(hào)處理能力并具有基于低功耗GTX6. 5Gbps收發(fā) 器的串行連接能力，保證FPGA核心芯片與DSP芯片之間的高速串行傳輸。FPGA核心芯片在 接收到數(shù)據(jù)采集芯片采樣得到的數(shù)據(jù)之后，經(jīng)過(guò)數(shù)字下變頻后將數(shù)據(jù)存在內(nèi)存中，得到一 幀的數(shù)據(jù)之后通過(guò)SRIO傳輸?shù)紻SP芯片中。
[0010] 該FPGA核心芯片外圍最小系統(tǒng)電路，包括時(shí)鐘源和程序加載FLASH，它們負(fù)責(zé)輔 助FPGA核心芯片完成處理功能。時(shí)鐘源為FPGA核心芯片提供時(shí)鐘信號(hào)；由于FPGA核心芯 片中程序斷電自動(dòng)被清除，所以必須將程序代碼固化到一個(gè)程序加載FLASH中，每次上電 后，F(xiàn)LASH中的程序自動(dòng)加載到FPGA核心芯片中以使其正常工作。時(shí)鐘源提供FPGA核心 芯片工作的系統(tǒng)時(shí)鐘，晶體振蕩器產(chǎn)生所需要的頻率直接傳送給FPGA核心芯片。
[0011] 該DSP芯片采用TI推出的TMS320C6678多核處理芯片。該芯片采用一種改進(jìn)的哈 佛總線結(jié)構(gòu)：一套256位的程序總線，兩套64位數(shù)據(jù)總線和一套32位DMA專用總線。處 理單元采用高性能、先進(jìn)的超長(zhǎng)指令字結(jié)構(gòu)，每時(shí)鐘周期可并行執(zhí)行8條32bit的指令。采 用8個(gè)運(yùn)算速度高達(dá)I. 25GHz的DSP內(nèi)核構(gòu)建，在單個(gè)芯片上實(shí)現(xiàn)了 320GMAC與160GFL0P 定點(diǎn)及浮點(diǎn)性能。單核除了可配置為CACHE的32KB的LlP和L1D，還包括512KB可配置為 RAM或者CACHE的的LL2SRAM，另外還有4MB的多核共享內(nèi)存，可以當(dāng)做共享的L2SRAM或者 共享L3SRAM使用，內(nèi)置DDR3控制器，可尋址33bit地址及8GB存儲(chǔ)空間。TMS320C6678芯 片提供了豐富的外圍接口，其中根據(jù)任務(wù)需求，信號(hào)處理組合主要用到串行RapidI0、PCIE、 Hyperlink、DDR3等接口。在本發(fā)明中利用SRIO接收到FPGA核心芯片傳輸?shù)降囊粠走_(dá) 脈沖串信號(hào)，進(jìn)行多核任務(wù)的設(shè)計(jì)和分配，編排脈沖壓縮、相參積累和CFAR檢測(cè)的多核并 行實(shí)現(xiàn)過(guò)程，最后得到目標(biāo)點(diǎn)的信息，通過(guò)網(wǎng)口上傳到上位機(jī)，實(shí)現(xiàn)計(jì)算過(guò)程的性能提升。
[0012] 該DSP芯片最小系統(tǒng)外圍電路，包括時(shí)鐘源，程序加載FLASH，外部DDR3存儲(chǔ)器，它 們負(fù)責(zé)輔助DSP芯片完成處理功能。由于DSP芯片程序斷電后自動(dòng)被清除，所以必須將程 序代碼固化到一個(gè)程序加載FLASH中，每次上電后，F(xiàn)LASH中的程序自動(dòng)加載到DSP芯片中 以使其正常工作。由于DSP芯片需要暫存和處理大量數(shù)據(jù)，所以必須在其外部擴(kuò)展存儲(chǔ)空 間。DSP芯片外掛四片DDR3存儲(chǔ)器，將原始數(shù)據(jù)和中間處理的緩沖結(jié)果等數(shù)據(jù)存儲(chǔ)其中。 時(shí)鐘源提供DSP芯片工作的系統(tǒng)時(shí)鐘，晶體振蕩器產(chǎn)生所需要的頻率直接傳送給DSP芯片。
[0013] 該千兆網(wǎng)絡(luò)接口芯片選擇Marvell公司的88E1111以太網(wǎng)物理層芯片，在DSP芯 片的EMC模塊的控制下，與上位機(jī)以千兆以太網(wǎng)絡(luò)形式傳輸原始信息數(shù)據(jù)。
[0014] 該電源芯片提供整個(gè)系統(tǒng)工作所需的電壓。外界給系統(tǒng)輸入+5V的隔離電壓， 通過(guò)電源芯片將 +5V 電壓轉(zhuǎn)成 +3. 3V、+2. 5V、+1. 8V、+1. 5V、+1. 2V、+1. 0V、+0· 75V、CMGT_ AVTT、CMGT_AVCC，來(lái)分別提供給 FPGA 核心芯片（+3. 3V、+2. 5V、+1. 8V、+1. 0V)、程序加載 FLASH(+3. 3V、+1. 8V)、DSP 芯片（+3. 3V、+1. 8V、+1. 0V)、DDR3 模塊（+1. 5V、+0· 75V)、千兆 網(wǎng)絡(luò)接口芯片（+3. 3V、+1. 2V)、時(shí)鐘提供源（+3. 3V)，其中CMGT_AVTT和CMGT_AVCC分別為 FPGA核心芯片高速接口提供+1. 2V和+1. OV電壓。
[0015] 該電平轉(zhuǎn)換芯片是采用的是TI公司推出的SN74ALVC164245芯片。該芯片支持 +2. 5V到+3. 3V、+3. 3V到+5V的電平轉(zhuǎn)換。
[0016] (2)本發(fā)明是一種基于FPGA+多核DSP的雷達(dá)信號(hào)處理系統(tǒng)及其并行實(shí)現(xiàn)方 法，其構(gòu)建過(guò)程概述如下：在FPGA核心芯片中接收數(shù)據(jù)采集得到的中頻數(shù)據(jù)，進(jìn)行數(shù)字下 變頻后得到基帶信號(hào)數(shù)據(jù)，并將數(shù)據(jù)送入片內(nèi)RAM進(jìn)行緩存；當(dāng)?shù)玫揭粠}沖串?dāng)?shù)據(jù)之后， 通過(guò)FPGA和DSP的高速串口 SRIO進(jìn)行數(shù)據(jù)的傳輸；DSP芯片得到一幀下變頻后的基帶信 號(hào)，存放在DDR3中，設(shè)計(jì)多核并行實(shí)現(xiàn)一幀數(shù)據(jù)的脈沖壓縮算法處理；將脈沖壓縮后的數(shù) 據(jù)存放在DDR3的緩存中，然后設(shè)計(jì)多核實(shí)現(xiàn)并行的相參積累算法處理和CFAR檢測(cè)處理，得 到目標(biāo)點(diǎn)的信息；最后通過(guò)網(wǎng)口將目標(biāo)點(diǎn)信息傳送到上位機(jī)。
[0017] 綜上所述，本發(fā)明一種基于FPGA+多核DSP的雷達(dá)信號(hào)處理系統(tǒng)及其并行實(shí)現(xiàn) 方法，該方法具體步驟如下：
[0018] 步驟一：在FPGA核心芯片中對(duì)中頻信號(hào)進(jìn)行數(shù)字下變頻
[0019] 該步驟由FPGA核心芯片中數(shù)字下變頻模塊完成，數(shù)字下變頻模塊由數(shù)據(jù)采集、模 二抽取邏輯、延時(shí)校正濾波器、雙口 RAM模塊組成。數(shù)字下變頻模塊采用多相濾波結(jié)構(gòu)，經(jīng) 過(guò)二倍奇偶抽取，延時(shí)校正后將中頻采樣數(shù)據(jù)下變頻得到基帶復(fù)數(shù)據(jù)。數(shù)據(jù)采集模塊將數(shù) 據(jù)采集芯片采樣后得到的數(shù)據(jù)作為單端輸入。模二抽取邏輯將輸入數(shù)據(jù)抽取成I、Q兩路數(shù) 據(jù)，在每個(gè)時(shí)鐘的上升沿將標(biāo)志位取反，當(dāng)標(biāo)志位為1時(shí)將數(shù)據(jù)取負(fù)。延時(shí)校正濾波由12階 FIR濾波器實(shí)現(xiàn)，系數(shù)由Matlab生成；濾波后取I、Q兩路高16位拼接成32位基帶數(shù)據(jù)。
[0020] 步驟二：在FPGA核心芯片中緩存數(shù)據(jù)，并配置SRIO準(zhǔn)備傳輸數(shù)據(jù)
[0021] FPGA核心芯片與DSP芯片之間采用x4的SRIO互連，單通道速率為5Gbps，考慮到 8b/10b編碼，有效帶寬高達(dá)2Gbps。其結(jié)構(gòu)圖如圖3所示，本發(fā)明利用了 Xilinx提供的串 行Rapid IO IP核，并設(shè)計(jì)了本地端和遠(yuǎn)端。包括本地?cái)?shù)據(jù)處理、遠(yuǎn)端數(shù)據(jù)處理和IP核。本 地?cái)?shù)據(jù)處理負(fù)責(zé)發(fā)送本地的數(shù)據(jù)請(qǐng)求包并接收遠(yuǎn)端發(fā)出的對(duì)本地?cái)?shù)據(jù)響應(yīng)包。遠(yuǎn)端數(shù)據(jù)處 理負(fù)責(zé)接收來(lái)自遠(yuǎn)端的數(shù)據(jù)包。IP核的主要功能是打包和解包，初始化以及協(xié)議實(shí)現(xiàn)。
[0022] 當(dāng)本地發(fā)送數(shù)據(jù)給遠(yuǎn)端時(shí)，把數(shù)據(jù)寫入發(fā)送緩存，并在寫完后給發(fā)送控制器啟動(dòng) 信號(hào)。本地?cái)?shù)據(jù)處理端根據(jù)設(shè)置好的SRIO包頭信息，包括包類型、包大小、包數(shù)目、發(fā)送地 址、對(duì)方ID等來(lái)控制產(chǎn)生請(qǐng)求模塊從發(fā)送緩存中產(chǎn)生包。這些包經(jīng)過(guò)IP核的處理傳輸給 遠(yuǎn)端。當(dāng)遠(yuǎn)端獲取數(shù)據(jù)包并發(fā)送響應(yīng)包給本地時(shí)，IP核將接收到的串行比特流解出SRIO包 并傳遞給本地?cái)?shù)據(jù)響應(yīng)處理模塊。遠(yuǎn)端數(shù)據(jù)處理控制遠(yuǎn)端數(shù)據(jù)請(qǐng)求處理模塊將包內(nèi)的數(shù)據(jù) 寫入接收緩存，并在寫完后發(fā)送完成信號(hào)給需要數(shù)據(jù)的模塊，需要數(shù)據(jù)的模塊可以從接收 緩存讀出數(shù)據(jù)。
[0023] 步驟三：在DSP芯片中配置SRIO寄存器接收數(shù)據(jù)并存放在DDR3中
[0024] DSP芯片端的SRIO模塊圖如圖4所示，SRIO模塊中本地器件為DSP芯片，遠(yuǎn)端器件 指的是FPGA核心芯片。DSP芯片中的SRIO模塊主要由載入/載出模塊和物理層組成。載 入/載出模塊在CPU/EDMA的控制下向DDR3存儲(chǔ)器發(fā)送VBUSM請(qǐng)求、接受VBUSM響應(yīng)。在 載入/載出模塊內(nèi)，MMR命令寄存器控制發(fā)送緩存和接收緩存，并與物理層的FIFO相連。
[0025] 在DSP芯片中，通常調(diào)用CSL (片上支持庫(kù)）函數(shù)實(shí)現(xiàn)SRIO的配置，包括使能、初 始化、打開和建立通信等函數(shù)。SRIO的實(shí)現(xiàn)可分為4步：地址映射；配置ID、SRIO端口、中 斷向量；配置寄存器，包括傳輸模式和速率的配置；等待鏈接。在鏈接之后，DSP芯片能夠接 收和發(fā)送SRIO包。DSP芯片和FPGA核心芯片之間需要知道對(duì)方的目的ID和起始地址才能 正確傳輸數(shù)據(jù)。在數(shù)據(jù)傳輸時(shí)選擇DirectIO方式，只需要TX和RX雙方的地址映射關(guān)系就 可實(shí)現(xiàn)傳輸。
[0026] 步驟四：在DSP芯片中實(shí)現(xiàn)多核處理脈沖壓縮算法
[0027] 該步驟在DSP芯片中完成，需要設(shè)計(jì)一套多核任務(wù)并行實(shí)現(xiàn)算法來(lái)進(jìn)行脈沖壓縮 算法的數(shù)據(jù)處理。雷達(dá)信號(hào)處理的流程如圖5所示，脈沖壓縮是以脈沖為單位進(jìn)行計(jì)算，而 相參積累和CFAR檢測(cè)是根據(jù)脈沖串的距離切片位單位進(jìn)行計(jì)算的，只有脈沖串全部完成 脈沖壓縮之后，才能進(jìn)行相參積累和CFAR檢測(cè)，所以總體上將流程分成兩次任務(wù)，一次完 成所有脈沖的脈沖壓縮計(jì)算，一次是相參積累和CFAR檢測(cè)。由于脈沖壓縮計(jì)算時(shí)脈沖之間 數(shù)據(jù)關(guān)聯(lián)小，相參積累和CFAR檢測(cè)計(jì)算之間的數(shù)據(jù)關(guān)聯(lián)小，所以多核實(shí)現(xiàn)采用主從模式實(shí) 現(xiàn)，一核負(fù)責(zé)任務(wù)的調(diào)