用于調(diào)用多線程加速器的裝置和方法
【專利說明】用于調(diào)用多線程加速器的裝置和方法發(fā)明領(lǐng)域
[0001]本發(fā)明的領(lǐng)域總體上涉及計算系統(tǒng)設(shè)計并且更具體地涉及用于調(diào)用多線程加速器的裝置和方法。
[0002]背景
[0003]隨著半導體制造工藝正在到達接近每管芯一萬億個晶體管的時代，設(shè)計工程師面臨如何最有效地使用所有可用晶體管的問題。一種設(shè)計方法是用管芯上的專用硬件“加速”以及一個或多個通用CPU核實現(xiàn)特定計算密集型功能。
[0004]加速是用被設(shè)計成用于執(zhí)行特定計算密集型功能的專用邏輯塊實現(xiàn)的。將密集型計算迀移到這種專用邏輯塊將CPU核從執(zhí)行大量指令中釋放，由此提高了 CPU核的有效性和效率。
[0005]盡管協(xié)處理器(諸如圖形協(xié)處理器)形式的“加速”在本領(lǐng)域中是已知的，這種傳統(tǒng)的協(xié)處理器被OS視為位于OS運行所在的CPU核外部的單獨的“設(shè)備”(在更大的計算系統(tǒng)內(nèi))。因此通過特殊設(shè)備驅(qū)動軟件訪問這些協(xié)處理器并且其不在與CPU核相同的存儲器空間之外操作。這樣，傳統(tǒng)的協(xié)處理器不共享或考慮在CPU核上實現(xiàn)的虛擬地址到物理地址轉(zhuǎn)換方案。
[0006]而且，當任務(wù)被OS分流到傳統(tǒng)的協(xié)處理器時，遇到較大等待時間。確切地，因為CPU核和傳統(tǒng)的協(xié)處理器本質(zhì)上與單獨的隔離的子系統(tǒng)相對應(yīng)，當在GPP核上的主OS內(nèi)定義的任務(wù)被傳遞到協(xié)處理器的“內(nèi)核”軟件時，耗費大量的通信資源。這種較大等待時間有利于如下系統(tǒng)設(shè)計:該系統(tǒng)設(shè)計在協(xié)處理器上從主OS調(diào)用相對不頻繁的任務(wù)但是對于每個任務(wù)具有大的相關(guān)聯(lián)的數(shù)據(jù)塊。事實上，傳統(tǒng)的協(xié)處理器主要以粗粒度方式而不是細粒度方式被利用。
[0007]因為當前系統(tǒng)設(shè)計人員對向計算系統(tǒng)引入具有更細粒度使用的更多加速感興趣，保證了用于在計算系統(tǒng)內(nèi)集成加速的新范例。
[0008]附圖
[0009]通過舉例而非通過限制在附圖的圖示中展示本發(fā)明，在附圖中，類似的參考表示類似的元素，并且在附圖中:
[0010]圖1示出其處理核各自包括通用處理核和緊密地耦合到通用處理核的加速器的計算系統(tǒng)；
[0011]圖2示出用于從主通用CPU核調(diào)用多線程加速器核的過程；
[0012]圖3示出具有通用CPU核和加速器的處理器的實施例，其中通用CPU核包括用于為加速器的多個微線程創(chuàng)建主線程的上下文的多個副本的邏輯電路；
[0013]圖4示出用于異常和/或中斷處理的方法。
[0014]詳細描述
[0015]盡管協(xié)處理器(諸如圖形協(xié)處理器)形式的“加速”在本領(lǐng)域中是已知的，這種傳統(tǒng)的協(xié)處理器被OS視為位于OS運行所在的CPU核外部的單獨的“設(shè)備”(在更大的計算系統(tǒng)內(nèi))。因此通過特殊設(shè)備驅(qū)動軟件訪問這些協(xié)處理器并且其不在與CPU核相同的存儲器空間之外操作。這樣，傳統(tǒng)的協(xié)處理器不共享或考慮在CPU核上實現(xiàn)的虛擬地址到物理地址轉(zhuǎn)換方案。
[0016]而且，當任務(wù)被OS分流到傳統(tǒng)的協(xié)處理器時，遇到較大等待時間。確切地，因為CPU核和傳統(tǒng)的協(xié)處理器本質(zhì)上與單獨的隔離的子系統(tǒng)相對應(yīng)，當在GPP核上的主OS內(nèi)定義的任務(wù)被傳遞到協(xié)處理器的“內(nèi)核”軟件時，耗費大量的通信資源。這種較大等待時間有利于如下系統(tǒng)設(shè)計:該系統(tǒng)設(shè)計在協(xié)處理器上從主OS調(diào)用相對不頻繁的任務(wù)但是對于每個任務(wù)具有大的相關(guān)聯(lián)的數(shù)據(jù)塊。事實上，傳統(tǒng)的協(xié)處理器主要以粗粒度方式而不是細粒度方式被利用。
[0017]因為當前系統(tǒng)設(shè)計人員對向計算系統(tǒng)引入具有更細粒度使用的更多加速感興趣，保證了用于在計算系統(tǒng)內(nèi)集成加速的新范例。
[0018]圖1示出新的處理核100_1架構(gòu)，其中加速器101_1至101_N被設(shè)計為類似于耦合到核的傳統(tǒng)通用CPU 102的大標量功能單元。多個這種核100_1至100_Q可布置在單個處理器120上，該單個處理器布置在如圖1所示的半導體芯片上。
[0019]在此，從存儲器讀取標準指令并且其由CPU核102中的核的傳統(tǒng)功能單元執(zhí)行。然而，處理核100_1所接收的其他類型的指令將觸發(fā)加速器動作。在特定實現(xiàn)方式中，底層硬件支持軟件用代碼調(diào)用特定加速器的能力。即，特定命令可由軟件編程人員(或由編譯器)體現(xiàn)為代碼，其中該特定命令調(diào)用特定加速器單元并定義輸入操作數(shù)。
[0020]該命令最終以某種目標代碼的形式展現(xiàn)。在運行時期間，底層硬件“執(zhí)行”該目標代碼并且在這樣做時用相關(guān)聯(lián)的輸入數(shù)據(jù)調(diào)用該特定加速器。
[0021]當被調(diào)用時，該加速器在與CPU核102相同的存儲器空間之外操作。這樣，可為具有虛擬地址的加速器標識數(shù)據(jù)操作數(shù)，這些虛擬地址到物理地址空間的相應(yīng)轉(zhuǎn)換與CPU核102所使用的那些相同。而且，通常，加速器單元執(zhí)行命令的執(zhí)行時間長于傳統(tǒng)/標準指令(由于所執(zhí)行的任務(wù)的復雜性質(zhì))。輸入操作數(shù)和/或產(chǎn)物也可大于CPU 102內(nèi)的指令執(zhí)行流水線的標準寄存器尺寸。
[0022]加速器因此可通常被視為比CPU 102的傳統(tǒng)功能單元和指令的粒度更粗糙(具有更大的執(zhí)行時間和/或在更大的數(shù)據(jù)塊上操作)。同時，加速器還可通常被視為粒度更細，或者至少比傳統(tǒng)協(xié)處理器更緊密地耦合到CPU核102。
[0023]確切地，避免耗時的“驅(qū)動器調(diào)用”以便由加速器和通用CPU 102調(diào)用加速器和/或共享相同的存儲器空間，這對應(yīng)于到通用CPU 102和加速器之間的與傳統(tǒng)協(xié)處理器相比更緊密耦合。此外，加速器被調(diào)用執(zhí)行的特定各個任務(wù)也可比傳統(tǒng)上由協(xié)處理器執(zhí)行的更大的批量任務(wù)的粒度更細。適合作為單個“可調(diào)用”操作通過加速器實現(xiàn)的特定各個任務(wù)包括紋理采樣、運動搜索或運動補償、安全相關(guān)計算(例如，密碼術(shù)、加密等等)、特定金融計算和/或特定科學計算。
[0024]通用CPU核102可具有一個或多個指令執(zhí)行流水線?，F(xiàn)代CPU核通常能夠并發(fā)地執(zhí)行多個線程。通過多個流水線的多個線程并發(fā)執(zhí)行是直接的概念。而且，單個流水線還可被設(shè)計成用于支持多個線程的并發(fā)執(zhí)行。
[0025]因為加速器的目的是為特定計算提供比通用CPU核能夠提供的性能更高的性能，可如何獲得“更高的性能”的某種討論是值得的。圖2示出在通用CPU核上執(zhí)行的示例性線程201_1。注意，通用CPU核是并發(fā)地支持至少一個其他線程201_X的執(zhí)行的多線程核。與線程的共同理解相一致，如圖2所示，線程201_1至201_X各自是單個指令流。
[0026]在點202，線程201_1調(diào)用加速器。在典型的實現(xiàn)方式中，加速器包括被特殊地設(shè)計成用于執(zhí)行復雜任務(wù)的一個或多個專用執(zhí)行單元。這些專用執(zhí)行單元的調(diào)用提供由加速器提供的某些加速。然而，如圖2所示，加速器的調(diào)用還產(chǎn)生多個“微線程”203_1至203_Y。
[0027]微線程203_1至203_Y有待與微代碼區(qū)分。微代碼是位于執(zhí)行單元內(nèi)部的執(zhí)行單元用于執(zhí)行其被設(shè)計成用于執(zhí)行的指令的原子程序代碼。加速器的執(zhí)行單元可以是微代碼化的，但這并非必須。對比之下，微線程203_1至203_Υ是類似于線程201_1至201_Χ的指令流。也就是，微線程203_1至203_Υ指定有待由加速器的執(zhí)行單元