寫入DDR2芯片中。DDR2輸出的數(shù)據(jù)再次通過FIFO A2進(jìn)行位寬及速率轉(zhuǎn)換后經(jīng)PXIe總線送往上位機(jī)。DDR2芯片的寫入與讀取過程通過判斷FIFO Al的空滿標(biāo)志位進(jìn)行切換，當(dāng)FIFO Al將滿時(shí)將數(shù)據(jù)寫入DDR2，當(dāng)FIFO Al將空時(shí)讀取DDR2中的數(shù)據(jù)，從而在一片DDR2SDRAM內(nèi)部實(shí)現(xiàn)乒乓操作，保證了數(shù)據(jù)的高速傳輸。
[0024]數(shù)據(jù)速率切換模塊如圖4所示，該模塊由DCM_BASE、DCM_ADV和速率切換控制器組成，數(shù)據(jù)傳輸速率的切換通過改變I/o 口的讀寫時(shí)鐘實(shí)現(xiàn)。首先將晶振產(chǎn)生的100MHz系統(tǒng)時(shí)鐘與DCM_BASE的輸入時(shí)鐘連接，在DCM_BASE內(nèi)部實(shí)現(xiàn)對系統(tǒng)時(shí)鐘的分頻，該分頻時(shí)鐘作為DCM_ADV的驅(qū)動時(shí)鐘與DCM_ADV的驅(qū)動時(shí)鐘端口相連。當(dāng)PCIe接口模塊接收到速率切換指令信號時(shí)，速率切換控制器根據(jù)該指令信號對DCM_ADV進(jìn)行配置從而產(chǎn)生1MHz至10MHz的動態(tài)時(shí)鐘信號，進(jìn)而實(shí)現(xiàn)數(shù)據(jù)傳輸速率的動態(tài)切換。
[0025]電平切換模塊如圖5所示，該模塊由FPGA的I2C總線和程控電源芯片進(jìn)行相應(yīng)連接構(gòu)成。該程控電源芯片芯片采用I2C總線的用戶接口，芯片內(nèi)部為每一電平輸出口提供一個(gè)配置寄存器，F(xiàn)PGA通過I2C總線向配置寄存器中寫入相應(yīng)的控制字，進(jìn)而實(shí)現(xiàn)對芯片輸出電壓的控制，最后將該輸出電壓與32路1/0所屬Bank的專用電源引腳相連，從而實(shí)現(xiàn)數(shù)據(jù)電平的切換。
[0026]電平約束重配置模塊如圖6所示，該模塊主要由ICAP和配置芯片組成，當(dāng)數(shù)據(jù)電平改變時(shí)，對應(yīng)數(shù)據(jù)高低電平的判斷閾值也需要做相應(yīng)改變，所以本發(fā)明采用一種電平約束重配置的方法對數(shù)據(jù)I/o管腳電平約束做了相應(yīng)切換。通過ICAP核接口的配置總線和控制總線分別與配置芯片的數(shù)據(jù)引腳和控制引腳相連，當(dāng)PCIe接口模塊接收到電平切換指令信號時(shí)，ICAP核根據(jù)該指令信號的要求對配置芯片內(nèi)部不同地址的配置文件進(jìn)行調(diào)用，此模塊配置芯片中分別放置了 1.8V、2.5V、3.3V三個(gè)電平約束文件。
[0027]數(shù)據(jù)傳輸方式切換模塊如圖7所示，該模塊由輸入串并轉(zhuǎn)換器ISERDES和輸出并串轉(zhuǎn)換器0SERDES組成。通過串聯(lián)/解串器SERDES的輸入輸出口與數(shù)字1/0接口相連，當(dāng)ISERDES的數(shù)據(jù)輸入使能信號為高電平時(shí)，進(jìn)行數(shù)字1/0高速串行數(shù)據(jù)的采集，將該串行數(shù)據(jù)串并轉(zhuǎn)換為低速并行數(shù)據(jù)；當(dāng)0SERDES的數(shù)據(jù)輸出使能信號為高電平時(shí)進(jìn)行低速并行數(shù)據(jù)的輸出，將該并行數(shù)據(jù)并串轉(zhuǎn)換為高速的串行數(shù)據(jù)與數(shù)字1/0 口相連。
[0028]數(shù)據(jù)傳輸方式重配置模塊如圖8所示，該模塊主要由Micoblaze、GP10、和配置芯片組成，由于全局重配置的方法會導(dǎo)致上位機(jī)重啟對PCIe接口模塊進(jìn)行識別，所以本發(fā)明采用一種局部重配置的方法，僅對數(shù)字I/O 口的串聯(lián)/解串器SERDES部分進(jìn)行切換，有效避免了系統(tǒng)重啟的問題。首先通過GP1與PCIe總線的指令信號線相連，然后通過Micoblaze與GP1的輸出信號線相連，最后通過Micoblaze與配置芯片的配置總線、控制總線相連，當(dāng)傳輸方式切換指令信號到達(dá)后，Micoblaze根據(jù)該指令信號分別對配置芯片中相應(yīng)地址的配置文件進(jìn)行調(diào)用，此模塊配置芯片中分別放置了 ISERDES、0SERDES兩種傳輸方式配置文件。
[0029]本發(fā)明采用PCIe總線配合DDR2高速緩存的設(shè)計(jì)完成高速數(shù)字I/O系統(tǒng)的數(shù)據(jù)傳輸，保證了數(shù)據(jù)傳輸?shù)膶?shí)時(shí)性，并通過上位機(jī)控制可實(shí)現(xiàn)數(shù)據(jù)速率、數(shù)據(jù)電平、數(shù)據(jù)傳輸方式三種系統(tǒng)功能的動態(tài)切換，既保證了數(shù)據(jù)的穩(wěn)定傳輸，有提高了系統(tǒng)的靈活性和可操作性。
【主權(quán)項(xiàng)】
1.一種基于PXIe總線的高速數(shù)字I/O系統(tǒng)，該系統(tǒng)采用FPGA作為主控芯片實(shí)現(xiàn)對各外設(shè)芯片的接口控制，其特征在于:該系統(tǒng)包括PCIe接口模塊、高速緩存模塊、速率切換模塊、電平切換模塊、數(shù)據(jù)傳輸方式切換模塊和配置模塊六部分； 所述的PCIe接口模塊通過FPGA內(nèi)部的Rocket1 GTP收發(fā)器與PCIe接口的數(shù)據(jù)總線相連，差分時(shí)鐘信號與PCIe接口的時(shí)鐘總線相連，通過PCIe接口與上位機(jī)的PCIe插槽相連，通過上位機(jī)進(jìn)行數(shù)據(jù)信號和指令信號的傳輸； 所述的高速緩存模塊包括2個(gè)異步FIFO、I個(gè)MIG控制器和I片DDR2芯片，2個(gè)異步FIFO分別位于MIG控制器的前后兩端，與MIG控制器的數(shù)據(jù)總線相連，最后通過MIG控制器與DDR2芯片的數(shù)據(jù)總線、地址總線、時(shí)鐘總線進(jìn)行相應(yīng)連接； 所述的速率切換模塊包括晶振芯片、DCM_BASE和DCM_ADV，首先將晶振產(chǎn)生的時(shí)鐘信號與FPGA專用的時(shí)鐘接口相連，該時(shí)鐘信號進(jìn)入FPGA內(nèi)部后與DCM_BASE的時(shí)鐘接口相連，然后DCM_BASE輸出的時(shí)鐘信號再與DCM_ADV的時(shí)鐘接口相連，最后DCM_ADV產(chǎn)生的動態(tài)時(shí)鐘信號與系統(tǒng)的數(shù)字I/O 口相連；DCM_BASE用來產(chǎn)生系統(tǒng)的各種內(nèi)部時(shí)鐘信號；DCM_ADV根據(jù)PCIe接口模塊接收到的指令信號的要求產(chǎn)生動態(tài)時(shí)鐘信號用來實(shí)現(xiàn)數(shù)據(jù)傳輸速率在1Mbps至10Mbps間的動態(tài)切換； 所述的電平切換模塊包括程控電源芯片和I2C總線，首先通過FPGA的I2C總線與程控電源芯片的配置引腳相連，然后通過程控電源芯片的輸出電壓作為FPGA的高速數(shù)字I/O 口所屬BANK的電源引腳的輸入，該模塊根據(jù)PCIe接口模塊接收到的指令信號的要求對程控電源芯片的配置寄存器進(jìn)行配置，并將配置后的程控電源芯片的輸出電壓作為高速數(shù)字I/O的數(shù)據(jù)電平，從而實(shí)現(xiàn)數(shù)據(jù)電平在1.8V、2.5V、3.3V間的的動態(tài)切換； 所述的數(shù)據(jù)傳輸方式切換模塊包括ISERDES串并轉(zhuǎn)換、0SERDES并串轉(zhuǎn)換、和微處理器Micoblaze，首先微處理器Micoblaze與PCIe接口模塊的得到的指令信號線相連，然后通過微處理器Micoblaze解析得到的指令信號與ISERDES和0SERDES的使能接口相連，該模塊通過微處理器Micoblaze對PCIe總線接收到的指令信號進(jìn)行解析，在該指令信號的控制下實(shí)現(xiàn)數(shù)據(jù)傳輸方式在32路數(shù)字1/0、SERDES串聯(lián)/解串器控制下的I路數(shù)字I/O間的動態(tài)切換； 所述的配置模塊將BPI FLASH芯片的地址總線和數(shù)據(jù)總線分別與FPGA芯片的配置地址總線和數(shù)據(jù)總線進(jìn)行連接，BPI FLASH配置芯片存儲多個(gè)配置文件，根據(jù)系統(tǒng)需要對不同的配置文件進(jìn)行調(diào)用。
【專利摘要】一種基于PXIe總線的高速數(shù)字I/O系統(tǒng)涉及信號與信息處理領(lǐng)。系統(tǒng)采用FPGA作為主控芯片實(shí)現(xiàn)對各外設(shè)芯片的接口控制，其特征在于：該系統(tǒng)包括PCIe接口模塊、高速緩存模塊、速率切換模塊、電平切換模塊、數(shù)據(jù)傳輸方式切換模塊和配置模塊六部分；本發(fā)明使用一種程控電源芯片配合約束文件全局重配置的方法實(shí)現(xiàn)數(shù)據(jù)電平在1.8V、2.5V、3.3V之間的動態(tài)切換，使用SERDES(串聯(lián)/解串器)配合局部重配置的方法實(shí)現(xiàn)數(shù)據(jù)傳輸方式在32路并行傳輸和1路串行傳輸之間的動態(tài)切換。使用DCM(數(shù)字時(shí)鐘管理模塊)技術(shù)實(shí)現(xiàn)數(shù)據(jù)采集或輸出速率從10Mbps至100Mbps之間的動態(tài)切換，在保證了高速數(shù)字I/O系統(tǒng)穩(wěn)定傳輸?shù)幕A(chǔ)上實(shí)現(xiàn)了對不同應(yīng)用環(huán)境下多任務(wù)要求的動態(tài)配置。
【IPC分類】G06F13/38, G06F13/362
【公開號】CN104915303
【申請?zhí)枴緾N201510351154
【發(fā)明人】賽景波, 劉杰, 江繼龍, 王文琮
【申請人】北京工業(yè)大學(xué)
【公開日】2015年9月16日
【申請日】2015年6月23日