一種混合型加法器和高效混合型加法器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及計算機技術(shù)，尤指一種混合型加法器和高效混合型加法器。
【背景技術(shù)】
[0002] 隨著高性能處理器（Central Processing Unit，簡稱為：CPU)的發(fā)展，加法器作為 算數(shù)邏輯單元(Arithmetic Logical Unit，簡稱為：ALU)中的核心部件之一，廣泛應用與數(shù) 字信號處理、通信、圖像和視頻處理中。通常要求加法器的運算在一個周期內(nèi)完成，隨著計 算機對CPU芯片的工作頻率和數(shù)據(jù)位寬提出的更高要求，加法器的運算速率成為限制ALU 工作效率的主要因素。目前的加法器主要包括兩種，一種是采用典型結(jié)構(gòu)逐層疊加形成的 具有更高位計算功能的加法器，然而該類型的加法器的運算延遲較長，運算速率較低，同時 具有較大的版圖面積；另一種是采用并行前綴結(jié)構(gòu)的加法器，該類型的加法器雖然在一定 程度上提高了運算速率，但是由于具有較大扇從而造成延時的增加。
[0003] 顯然地，現(xiàn)有技術(shù)提供加法器，難以實現(xiàn)運算速率與版圖面積之間的合理規(guī)劃。

【發(fā)明內(nèi)容】

[0004] 為了解決上述技術(shù)問題，本發(fā)明提供了一種混合型加法器和高效混合型加法器， 能夠在提高加法器運算速率的同時保證具有較小的版圖面積，從而降低功耗。
[0005] 與現(xiàn)有技術(shù)相比，本發(fā)明提供的一種混合型加法器，包括：運算裝置和進位值生成 裝置；所述運算裝置包括依次設置的第一 4位加法器和N個4位運算單元，其中，所述第一 4位加法器的進位值為0, N為1到7之間的整數(shù)；
[0006] 每個所述4位運算單元包括兩個并行的第二4位加法器和第一進位選擇單元，一 個所述第二4位加法器的進位值為0,另一個所述第二4位加法器的進位值為1，所述兩個 第二4位加法器的輸出端一一對應的連接到所述第一進位選擇單元的兩個數(shù)據(jù)輸入端，所 述第一進位選擇單元包括所述兩個數(shù)據(jù)輸入端，一個進位輸入端和一個輸出端；每個所述 4位運算單元用于根據(jù)所述第一進位選擇單元的進位輸入端接收到的進位信號，選擇兩個 第二4位加法器中的一個生成的運算結(jié)果，并將所選擇的運算結(jié)果通過所述輸出端輸出；
[0007] 所述進位值生成裝置中設置有N個進位值輸出端，所述N個進位值輸出端一一對 應的連接到N個所述第一進位選擇單元的進位輸入端，用于通過每個所述進位值輸出端向 與所述進位值輸出端連接的第一進位選擇單元傳輸進位信號。
[0008] 如上所述的混合型加法器，其中，所述依次設置的第一 4位加法器和N個4位運算 單元中的每一位與操作數(shù)的每一位之間一一對應，所述進位值生成裝置的第η個所述進位 值輸出端用于根據(jù)操作數(shù)的1到4η位輸出進位信號，1 < η < Ν。
[0009] 如上所述的混合型加法器，其中，N = 7 ;
[0010] 所述進位值生成裝置包括7個組合邏輯模塊，每個所述組合邏輯模塊包括4對輸 入端和1對輸出端，第η個所述組合邏輯模塊的4對輸入端對應操作數(shù)的4η-3到4η位，每 個所述組合邏輯模塊包括第一、第二和第三組合邏輯單元，所述第一、第二和第三組合邏輯 單元分別包括2對輸入端和1對輸出端，其中，所述第一和第二組合邏輯單元并聯(lián)，所述第 一組合邏輯單元的2對輸入端和第二組合邏輯單元的2對輸入端作為所述組合邏輯模塊的 4對輸入端，所述第一組合邏輯單元的1對輸出端和第二組合邏輯單元的1對輸出端一一對 應的連接到所述第三組合邏輯單元的2對輸入端，所述第三組合邏輯單元的1對輸出端作 為所述組合邏輯模塊的1對輸出端；每個所述組合邏輯模塊用于根據(jù)所述4對輸入端對應 的操作數(shù)，由第一和第二組合邏輯單元分別輸出第一信號和第二信號，從而由第三組合邏 輯單元根據(jù)所述第一信號和第二信號輸出第三信號，其中，所述第一、第二和第三信號中分 別包括進位值生成信號和進位值傳播信號，I < η < N ;
[0011] 所述進位值生成裝置還包括3個第四組合邏輯單元和6個進位生成邏輯單元，其 中，第1個所述第四組合邏輯單元的輸入端連接到第3個和第4個所述組合邏輯模塊的輸 出端，第2個所述第四組合邏輯單元的輸入端連接到第5個和第6個所述組合邏輯模塊的 輸出端，第3個所述第四組合邏輯單元的輸入端連接到第6個和第7個所述組合邏輯模塊 的輸出端，所述第1個所述進位生成邏輯單元的輸入端連接到第1個和第2個所述組合邏 輯模塊的輸出端，所述第2個所述進位生成邏輯單元的輸入端連接到第1個所述進位生成 邏輯單元的輸出端和第3個所述組合邏輯模塊的輸出端，所述第3個所述進位生成邏輯單 元的輸入端連接到第1個所述進位生成邏輯單元的輸出端和第1個所述第四組合邏輯單元 的輸出端，所述第4個所述進位生成邏輯單元的輸入端連接到第3個所述進位生成邏輯單 元的輸出端和第5個所述組合邏輯模塊的輸出端，所述第5個所述進位生成邏輯單元的輸 入端連接到第3個所述進位生成邏輯單元的輸出端和第2個所述第四組合邏輯單元的輸出 端，所述第6個所述進位生成邏輯單元的輸入端連接到第3個所述進位生成邏輯單元的輸 出端和第3個所述第四組合邏輯單元的輸出端；
[0012] 第1個所述組合邏輯模塊的輸出端和所述6個進位生成邏輯單元的輸出端一一對 應的連接到所述7個4位運算單元的進位輸入端，其中，第1個所述組合邏輯模塊輸出的第 三信號中的進位值生成信號具體為輸入到第1個所述4位運算單元的進位信號。
[0013] 如上所述的混合型加法器，其中，所述進位值生成裝置還包括6個緩沖器，第1個 所述緩沖器連接在第1個所述組合邏輯模塊的輸出端與第1個所述4位運算單元的輸入端 之間，第2個所述緩沖器連接在第1個所述進位生成邏輯單元的輸出端與第2個所述4位 運算單元的輸入端之間，第3個所述緩沖器連接在第3個所述組合邏輯模塊的輸出端與第2 個所述進位生成邏輯單元的輸入端之間，第4個所述緩沖器連接在第5個所述組合邏輯模 塊的輸出端與第4個所述進位生成邏輯單元的輸入端之間，第5個所述緩沖器連接在第2 個所述第四組合邏輯單元的輸出端與第5個所述進位生成邏輯單元的輸入端之間，第6個 所述緩沖器連接在第7個所述組合邏輯模塊的輸出端與第3個所述第四組合邏輯單元的輸 入端之間。
[0014] 本發(fā)明還提供的一種高效混合型加法器，包括：高位運算模塊和低位運算模塊；
[0015] 所述高位運算模塊包括兩個并行的如上述任一項中所述的混合型加法器和第二 進位選擇單元，一個所述混合型加法器的進位值為0,另一個所述混合型加法器的進位值為 1，所述兩個混合型加法器的輸出端一一對應的連接到所述第二進位選擇單元的兩個數(shù)據(jù) 輸入端，所述第二進位選擇單元包括所述兩個數(shù)據(jù)輸入端，一個進位輸入端和一個輸出端； 所述高位運算模塊用于根據(jù)所述第二進位選擇單元的進位輸入端接收到的進位信號，選擇 所述兩個混合型加法器中的一個生成的運算結(jié)果，并將所選擇的運算結(jié)果通過所述輸出端 輸出；
[0016] 所述低位運算模塊包括一個如上述任一項所述的混合型加法器，所述低位運算 模塊還包括低位輸出端和進位輸出端，所述低位輸出端作為所述高效混合型加法器的低 4*(N+1)位輸出端，所述進位輸出端連接到所述第二進位選擇單元的進位輸入端，用于向所 述第二進位選擇單元傳輸進位信號。
[0017] 如上所述的高效混合型加法器，其中，所述低位運算模塊還包括第一控制信號輸 入端，所述高效混合型加法器用于在所述第一控制信號輸入端的輸入為0時執(zhí)行加法運 算，在所述第一控制信號輸入端的輸入為1時執(zhí)行減法運算。
[0018] 如上所述的高效混合型加法器，其中，還包括：設置于所述低位運算模塊與所述 第二進位選擇單元之間的模式選擇單元，所述低位運算模塊的進位輸出端連接到所述模式 選擇單元的輸入端，所述模式選擇單元的輸出端連接到所述第二進位選擇單元的進位輸入 端，所述模式選擇單元還包括模式選擇輸入端和第二控制信號輸入端；
[0019] 所述模式選擇單元在所述模式選擇輸入端的輸入為1時，選擇所述低位運算模塊 的低位輸出端的輸出值；或者，
[0020] 所述模式選擇單元在所述模式選擇輸入端的輸入為0時，選擇所述第二控制信號 輸入端的輸入值。
[0021] 如上所述的高效混合型加法器，其中，若所述模式選擇輸入端的輸入為0,則所述 低位運算模塊用于在所述第一控制信號輸入端的輸入為0時執(zhí)行加法運算，在所述第一控 制信號輸入端的輸入為1時執(zhí)行減法運算，并且所述高位運算模塊用于在所述第二控制信 號輸入端的輸入為0時執(zhí)行加法運算，在所述第二控制信號輸入端的輸入為1時執(zhí)行減法 運算。
[0022] 本發(fā)明提供的混合型加法器和高效混合型加法器，其中，混合型加法器通過運算 裝置和進位值生成裝置同時進行操作數(shù)的求和運算和進位運算，具體地，在進位值生成裝 置產(chǎn)生進位值的同時，運算裝置中每個4位運算單元的兩路并行的第二4位加法器計算出 進位值為〇和1時的兩個運算結(jié)果，從而在4位運算單元的第一進位選擇單元獲取到實際 產(chǎn)生的進位值時，直接從上述兩路并行的第二4位加法器獲取的運算結(jié)果中選擇與該實際 進位值匹配的結(jié)果。本實施例提供的混合型加法器，能夠在提高加法器運算速率的同時保 證具有較小的版圖面積，從而降低功耗。
【附圖說明】
[0023] 附圖用來提供對本發(fā)明技術(shù)方案的進一步理解，并且構(gòu)成說明書的一部分，與本 申請的實施