低擺幅電壓模式驅(qū)動器的制造方法
【技術(shù)領(lǐng)域】
[0001]一般來說，本發(fā)明的實施例涉及裝置互連，以及更具體來說，涉及經(jīng)由低擺幅電壓模式驅(qū)動器的較低功率互連。
[0002]著作權(quán)聲明/許可
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【背景技術(shù)】
[0003]持續(xù)存在對計算裝置的增加需求以及對計算裝置的增加性能的需求。雖然存在對較高性能裝置的需求，但是也存在對較低功率裝置的較大需求。在低功率裝置中，裝置上的組件之間的交互消耗許多裝置功率。組件之間的交互一般能夠稱作1/0(輸入/輸出)，其中組件交換信息。
[0004]組件I/O中的大多數(shù)有功功率由輸出驅(qū)動器使用。系統(tǒng)當前具有調(diào)整I/O電路的功率消耗的極有限能力。通常，I/O電路使用固定電壓擺幅，其值基于最壞情況設定。甚至假定存在可在特定裝置中使用較低功率的更好選項設定，當前存在調(diào)整I/o功率設定可用的有限選項。此外，將理解，改變I/o設定以降低功率消耗能夠以能夠抵消通過改變設定所得到的增益的其它方式導致低效顯現(xiàn)本身。
[0005]降低I/O功率使用的當前努力所遭遇的一個問題在于，電壓擺幅和驅(qū)動器輸出阻抗(Ron)不是相互無關(guān)的。因此，(靜態(tài)或動態(tài)地)調(diào)整Ron以降低I/O功率的當前努力引起信號完整性降級，這意味著，存儲器I/O功率能夠降低，但是更大功率在其他系統(tǒng)組件中使用以應對信號完整性的損失。全系統(tǒng)觀點是通過調(diào)整Ron的最小至沒有功率降低。
【附圖說明】
[0006]以下描述包括對具有作為本發(fā)明的實施例的實現(xiàn)的示例所提供的說明的附圖的論述。附圖應當理解為作為示例而不是進行限制。本文所使用的對一個或多個“實施例”的提及將被理解為描述本發(fā)明的至少一個實現(xiàn)中包含的具體特征、結(jié)構(gòu)或特性。因此，本文中出現(xiàn)的諸如“在一個實施例中”或者“在備選實施例中”之類的詞語描述本發(fā)明的各個實施例和實現(xiàn)，并且不一定全部表示同一實施例。但是，它們也不一定相互排斥。
[0007]圖1是將驅(qū)動器設置成對邏輯高和邏輯低不同的系統(tǒng)的一實施例的框圖。
[0008]圖2是使用用于輸出邏輯高的一個上拉配置以及用于輸出邏輯低的不同上拉配置的系統(tǒng)的一實施例的框圖。
[0009]圖3A是具有可變輸出阻抗配置的I/O系統(tǒng)的一實施例的框圖。
[0010]圖3B是等效用于輸出邏輯高的I/O系統(tǒng)的一實施例的框圖。
[0011]圖3C是等效用于輸出邏輯低的I/O系統(tǒng)的一實施例的框圖。
[0012]圖4是示出輸出電壓擺幅的曲線的一實施例。
[0013]圖5A是具有大裕度的信號眼的一實施例的框圖。
[0014]圖5B是具有降低裕度的信號眼的一實施例的框圖。
[0015]圖6A是多支路上拉阻抗電路的一實施例的框圖。
[0016]圖6B是多支路下拉阻抗電路的一實施例的框圖。
[0017]圖7是用于采用具有可變輸出阻抗配置的輸出驅(qū)動器來驅(qū)動輸出信號的過程的一實施例的流程圖。
[0018]圖8是其中能夠?qū)崿F(xiàn)具有可變輸出阻抗配置的輸出驅(qū)動器的計算系統(tǒng)的一實施例的框圖。
[0019]圖9是其中能夠?qū)崿F(xiàn)具有可變輸出阻抗配置的輸出驅(qū)動器的移動裝置的一實施例的框圖。
[0020]下面是某些細節(jié)和實現(xiàn)的描述，包括附圖的描述，附圖可示出以下所述的實施例的部分或全部，以及論述本文所提供的發(fā)明概念的其他可能的實施例或?qū)崿F(xiàn)。
【具體實施方式】
[0021]如本文所述的輸出驅(qū)動器包括控制邏輯，其配置成接通上拉電路和下拉電路以提供傳輸線路上的邏輯低的輸出阻抗。輸出驅(qū)動器包括可變上拉電阻器。控制邏輯配置成將上拉電路接通到第一阻抗值以驅(qū)動傳輸線路上的邏輯高。控制邏輯配置成將上拉電路接通到第二阻抗值，并且接通下拉電路以提供輸出阻抗，以驅(qū)動傳輸線路上的邏輯低。輸出阻抗的不同值降低輸出驅(qū)動器的功率消耗。動態(tài)地改變輸出阻抗還降低信號完整性失真，從而引起功率節(jié)省而沒有信號完整性的損失。本領(lǐng)域的技術(shù)人員將理解，系統(tǒng)備選地可配置成接通上拉電路和下拉電路，以提供傳輸線路上的邏輯高的輸出阻抗，其中只有下拉電路對邏輯低接通。
[0022]計算系統(tǒng)的存儲器接口涉及存儲器裝置與存儲器控制器或者其上安裝存儲器裝置的主機平臺的其它組件之間的I/o。存儲器裝置以及存儲器裝置與其交換數(shù)據(jù)的組件將具有輸出驅(qū)動器以驅(qū)動連接裝置的信號線路。本文所述的輸出驅(qū)動器阻抗控制能夠由存儲器裝置或(一個或多個)主機平臺組件或者它們兩者來使用。在一個實施例中，存儲器裝置是DRAM(動態(tài)隨機存取存儲器)。本文所述的接口能夠與存儲器接口配合使用，其中包括DDRx實現(xiàn)(例如，DDR4 (雙倍數(shù)據(jù)速率版本4)、LPDDR4 (低功率雙倍數(shù)據(jù)速率版本4)、GDDR5(圖形雙倍數(shù)據(jù)速率版本5))、WIDE1和SXP (簡單可擴展管道，其具有與DDR4相似的I/O慣例)，其各在本申請?zhí)峤粫r具有制訂中的規(guī)范。
[0023]上述存儲器接口使用基于單端電壓模式的驅(qū)動器。傳統(tǒng)驅(qū)動器設計是具有上拉(Pu)和下拉(Pd)，其共同形成輸出阻抗Ron(其對輸出邏輯高以及對輸出邏輯低是相同的)。因此，傳統(tǒng)驅(qū)動器設計鏈接電壓擺幅和Ron，這還意味著，還鏈接信號完整性眼寬度和眼高度(參見圖5A和圖5B)。但是，如本文所述，不同Ron用于邏輯高和邏輯低。
[0024]雖然能夠存在實現(xiàn)可變輸出阻抗的不同方式，但是一種常見方式是包括多個輸出驅(qū)動器支路、段或部分(為了簡潔起見，本文中使用表達“支路”)。各支路通常包括晶體管或開關(guān)和電阻器。輸出電阻或阻抗通過確定要接通多少支路來設置。在一個實施例中，輸出驅(qū)動器配置成以同時操作的上拉支路和下拉支路的比率進行操作。如果支路的總數(shù)設置輸出阻抗，則上拉和下拉的比率能夠調(diào)整電壓擺幅。前置驅(qū)動器邏輯控制上拉和/或下拉支路的接通。上拉和下拉支路的比率能夠適用于邏輯低和邏輯高，這取決于系統(tǒng)的配置。常規(guī)上僅采用上拉和下拉電路來驅(qū)動另一邏輯值。以下附圖和描述作為示例具體地使用一種系統(tǒng)，其配置成僅采用上拉電路來驅(qū)動邏輯高，以及對邏輯低接通上拉和下拉電路的組合。本領(lǐng)域的技術(shù)人員將理解如何將系統(tǒng)配置用于相反操作:僅采用下拉電路來驅(qū)動邏輯低，以及對邏輯高接通上拉和下拉電路的組合。
[0025]圖1是將驅(qū)動器設置成對邏輯高和邏輯低不同的系統(tǒng)的一實施例的框圖。系統(tǒng)100是I/O接口或互連系統(tǒng)。雖然系統(tǒng)100沒有示出傳送器和接收器所屬的特定組件，但是將理解，接口組件在傳輸線路140的任一側(cè)上連接。傳輸線路140表示跡線或?qū)Ь€或者提供驅(qū)動器130與接收器150之間的電連接的其他物理介質(zhì)。在一個實施例中，為了輸出阻抗，接合導線、焊盤、銷、凸塊和/或其他互連介質(zhì)可被認為是傳輸線路140的部分。將理解，傳輸線路140能夠是雙向線路，以及當組件來回交換信號時，接收器和驅(qū)動器的作用能夠切換。
[0026]接收器150是接收傳輸?shù)难b置的一部分。驅(qū)動器130表示傳送器，其是向接收器150發(fā)送傳輸?shù)难b置的一部分。驅(qū)動器130米用輸出信號來驅(qū)動傳輸線路140。在傳送器偵牝前置驅(qū)動器120配置驅(qū)動器130，并且準備輸出信號用于傳輸。信號源110能夠是驅(qū)動器130作為其部分的同一組件的一部分，或者它能夠在驅(qū)動器130作為其部分的組件的外部。信號源110通常是在組件的處理器或邏輯上運行的應用或進程。在一個實施例中，傳送器是存儲器控制器，以及接收器是存儲器裝置。在一個實施例中，傳送器是存儲器裝置，以及存儲器控制器是接收器。
[0027]驅(qū)動器130包括可變上拉電阻器以將傳輸線路140上拉到第一阻抗值以驅(qū)動邏輯高，以及上拉到第二不同阻抗值以驅(qū)動邏輯低。以下描述包括與能夠包含在驅(qū)動器130中的上拉和下拉電路的實施例有關(guān)的更多細節(jié)。
[0028]圖2是使用用于輸出邏輯高的一個上拉配置以及用于輸出邏輯低的不同上拉配置的系統(tǒng)的一實施例的框圖。系統(tǒng)200是按照圖1的系統(tǒng)100的接口系統(tǒng)的一個示例。具體來說，存儲器控制器210經(jīng)由一個或多個傳輸線路250耦合到DRAM 230。在一個實施例中，存儲器控制器210和DRAM 230分別耦合到焊盤212和232，指系統(tǒng)200的襯底上的互連機制。通常，將存在每傳輸線250每裝置的單個焊盤。
[0029]存儲器控制器210包括收發(fā)器220，其表示傳送(TX)和接收(RX)電路。類似地，DRAM 230包括收發(fā)器240，其表示DRAM側(cè)的TX和RX電路。在一個實施例中，TX和RX電路共享到相同焊盤(212和232)的連接，并且對傳送或接收操作不同地配置。因此，收發(fā)器220包括PU(上拉電路)222和H)(下拉電路)224。收發(fā)器240包括PU 242和H) 244。
[0030]DRAM能夠涉及任何類型的存儲器裝置，例如作為DIMM(雙列直插存儲器模塊)或其它存儲器模塊的部分的存儲器裝置、直接耦合到母板的存儲器裝置、3DS(三維堆疊)裝置、混合存儲器立方體(HMC)或者其它存儲器裝置。存儲器控制器能夠是獨立裝置、支持提供系統(tǒng)200的硬件平臺的功率和接口邏輯的基礎設施的硬件邏輯或“芯片組”的一部分，或者系統(tǒng)200的主處理器(未不出)的一部分。
[0031]PU 222和PU 242包括可變上拉電阻器以上拉傳輸線路250。PD 224和PD 244包括下拉電阻器以下拉傳輸線路250。雖然在系統(tǒng)200中沒有具體示出，但是各收發(fā)器220和240包括耦合到相應PU和ro電路的