基于數(shù)字校準(zhǔn)的長距離mipi d-phy串行鏈路的偏斜消除的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及通訊鏈路的校準(zhǔn)，尤其是，涉及MIPID-PHY串行鏈路的偏斜消除。
【背景技術(shù)】
[0002] 在移動電話的技術(shù)中，行動產(chǎn)業(yè)處理器接口（MIPI)D-PHY(物理層）的串行鏈路， 是用于芯片到芯片的內(nèi)部通訊的移動電話的最盛行和成功的高速串行鏈路標(biāo)準(zhǔn)。傳統(tǒng)的 MIPID-PHY鏈路在低功率下操作，而具有較短的范圍，例如，在小于約30厘米的印刷電路 板（PCB)蹤跡。在傳統(tǒng)的MIPID-PHY鏈路中，前向雙數(shù)據(jù)速率（DDR)的時鐘方案被用于簡 化的和功率有效率的接收器的設(shè)計。高速的DDR時鐘的傳送通常與鏈路數(shù)據(jù)具有正交相位 的關(guān)系。目前典型的實(shí)際數(shù)據(jù)傳輸速度極限大約是1. 〇十億字節(jié)/通道（Gbs/lane)。
[0003] 在比移動電話更大的裝置中，例如電視機(jī)，液晶（LCD)顯示器，平板計算機(jī)/手持 裝置，或其他裝置，長距離的能力，即，比2. 0米長是所希望的。在目前的數(shù)據(jù)傳輸速度下， 由于時鐘的雙絞導(dǎo)線和MIPID-PHY串行鏈路的數(shù)據(jù)信道的失配，及由于CMOS的失配所引 起的發(fā)送器（Tx)電路和接收器（Rx)前接收端的相位偏移，可能會發(fā)生時鐘偏斜。在長距 離的應(yīng)用中，偏斜可以足夠大，大到會限制鏈路傳輸?shù)淖畲髷?shù)據(jù)速率。

【發(fā)明內(nèi)容】

[0004] 根據(jù)本發(fā)明的一個方面，行動產(chǎn)業(yè)處理器接口（MIPI)物理層（D-PHY)的串行通訊 鏈路裝置被提供。串行鏈路裝置包括時鐘發(fā)送電路，其用來在MIPID-PHY串行鏈路的第一 信道上發(fā)送時鐘信號；數(shù)據(jù)發(fā)送電路，其用來在MIPID-PHY串行鏈路的第二信道上發(fā)送數(shù) 據(jù)信號；時鐘接收電路，其用來在MIPID-PHY串行鏈路的第一信道上接收時鐘信號；數(shù)據(jù) 接收電路，其用來在MIPID-PHY串行鏈路的第二信道上接收數(shù)據(jù)信號。時鐘發(fā)送電路和數(shù) 據(jù)發(fā)送電路適合用于在校準(zhǔn)模式期間發(fā)送同相的時鐘信號和數(shù)據(jù)信號，而在正常操作期間 則發(fā)送異相的時鐘信號和數(shù)據(jù)信號。
[0005] 根據(jù)本發(fā)明的另一個方面，減少在行動產(chǎn)業(yè)處理器接口（MIPI)D-PHY(物理層）的 串行鏈路中的時鐘-數(shù)據(jù)偏斜的方法被提供。該方法包括：在MIPID-PHY串行鏈路的第一 信道上發(fā)送時鐘信號；在MIPID-PHY串行鏈路的第二信道上發(fā)送數(shù)據(jù)信號在MIPID-PHY 串行鏈路的第一信道上接收時鐘信號；及在MIPID-PHY串行鏈路的第二信道上接收數(shù)據(jù) 信號。在校準(zhǔn)模式期間發(fā)送同相的時鐘信號和數(shù)據(jù)信號，而在正常操作期間則發(fā)送異相的 時鐘信號和數(shù)據(jù)信號。
【附圖說明】
[0006] 由較佳實(shí)施例的更具體的描述，如附圖所示，上述和其他的特征和優(yōu)點(diǎn)將會變得 顯而易見，圖中類似的標(biāo)號表示相同的部件。圖示不一定是按比例繪制的，而是將重點(diǎn)放在 說明本發(fā)明的概念的原理上。
[0007] 圖1包括兩個電路的部分的示意性方塊圖，例如，被MIPI高速串行鏈路所連接的 集成電路（IC)。
[0008] 圖2A和2B包括時序圖，其顯示在MIPI串行鏈路的數(shù)據(jù)信號和時鐘信號的示例性 的時序。圖2A顯示理想情況下信號的時序，其中不存在時鐘數(shù)據(jù)的偏斜。而圖2B顯示存 在時鐘數(shù)據(jù)的偏斜的情況。
[0009] 圖3A和3B包括根據(jù)示例性實(shí)施例所用的數(shù)據(jù)信號和時鐘信號的時序圖，其實(shí)施 了示例性實(shí)施例的消除偏斜的校準(zhǔn)。
[0010] 圖4包括根據(jù)一些示例性實(shí)施例的二個電路的部分的示意性方塊圖，例如，被 MIPI高速串行鏈路所連接的集成電路（IC)。
[0011] 圖5包括根據(jù)示例性實(shí)施例的去偏斜校準(zhǔn)模塊的詳細(xì)的示意性方塊圖。
[0012] 圖6包括根據(jù)一些其他的示例性實(shí)施例的二個電路的部分的示意性方塊圖，例 如，被MIPI高速串行鏈路所連接的集成電路（IC)。
[0013] 圖7包括根據(jù)一些其他的示例性實(shí)施例的二個電路的部分的示意性方塊圖，例 如，被MIPI高速串行鏈路所連接的集成電路（IC)。
[0014] 圖8包括根據(jù)一些示例性實(shí)施例的邏輯流程圖，其顯示去偏斜校準(zhǔn)過程的邏輯流 程。
【具體實(shí)施方式】
[0015] 發(fā)明詳述
[0016] 圖1包括兩個電路的部分的示意性方塊圖，例如，被MIPI高速串行鏈路所連接的 集成電路（1C)。請參考圖1，第一集成電路（IC) 10,其可以被稱為"主集成電路"（"Master 1C"），其經(jīng)由MIPI高速串行鏈路14被連接到，且可以與第二集成電路（IC) 12進(jìn)行通訊。 如圖1所示，參考時鐘信號被輸入鎖相回路（PLL)的倍頻器16,其輸出比特率的時鐘信號。 比特率的時鐘信號被施加到一對D觸發(fā)器18和22,它們分別在比特率的時鐘信號的上升邊 緣和下降邊緣被觸發(fā)。觸發(fā)器18的Ql輸出被施加到觸發(fā)器18的D輸入端，使得觸發(fā)器18 產(chǎn)生雙倍數(shù)據(jù)速率（DDR)的時鐘信號，并在其Q輸出端輸出DDR時鐘信號。輸入數(shù)據(jù)信號 被施加到觸發(fā)器22的D輸入端，其由輸入數(shù)據(jù)信號來產(chǎn)生串行的數(shù)據(jù)，并在其Q輸出端輸 出串行的數(shù)據(jù)信號。DDR時鐘信號被驅(qū)動器20驅(qū)動到標(biāo)號26所示的時鐘互連通道上，時鐘 互連通道將DDR時鐘信號傳導(dǎo)到第二或從屬集成電路（1012。類似地，串行的數(shù)據(jù)信號被 驅(qū)動器24驅(qū)動到標(biāo)號28所示的數(shù)據(jù)互連信道上，數(shù)據(jù)互連信道將串行的數(shù)據(jù)信號傳導(dǎo)到 第二或從屬集成電路（1012。
[0017] 第二或從屬集成電路（IC) 12包括第一接收器30和第二接收器32,第一接收器從 第一或主集成電路（IC) 10接收DDR時鐘信號，第二接收器32從第一或主集成電路（IC) 10 接收串行的數(shù)據(jù)信號，且第二集成電路（IC) 12包括一對D觸發(fā)器34和36。DDR時鐘信號 被施加到觸發(fā)器34和36二者的時鐘輸入端，使得D觸發(fā)器34在DDR時鐘信號的下降邊緣 被觸發(fā)，而D觸發(fā)器36在DDR時鐘信號的上升邊緣被觸發(fā)。串行數(shù)據(jù)信號被施加到觸發(fā)器 34和36二者的D輸入端。因此，來自串行數(shù)據(jù)信號的串行數(shù)據(jù)經(jīng)由D觸發(fā)器34和36被計 時，使得來自串行數(shù)據(jù)信號的串行數(shù)據(jù)作為已收到的數(shù)據(jù)，而出現(xiàn)于D觸發(fā)器34和36的Q 輸出端，且具有串行數(shù)據(jù)信號的雙倍的數(shù)據(jù)速率。
[0018] 圖2A和2B包括時序圖，其顯示在MIPI串行數(shù)據(jù)鏈路的數(shù)據(jù)信號和時鐘信號的 示例性的時序。在圖2A和圖2B中，數(shù)據(jù)信號被標(biāo)示為"MIPI數(shù)據(jù)"，而時鐘信號被標(biāo)示為 "MIPI時鐘"。圖2A顯示理想情況下信號的時序，其中不存在時鐘數(shù)據(jù)的偏斜。垂直虛線表 示時鐘信號的上升邊緣，其可觸發(fā)數(shù)據(jù)信號的取樣。如圖2A所示，在沒有時鐘數(shù)據(jù)的偏斜 之下，數(shù)據(jù)信號理想地在活動時間間隔的中間被取樣。
[0019] 相反地，圖2B顯示時鐘數(shù)據(jù)偏斜存在的情況。這種偏斜可以被引入，例如，經(jīng)由長 距離的應(yīng)用，如其中的時鐘互連26和數(shù)據(jù)互連28超過30公分長，例如，約為2. 0米長或更 長。在這種情況下，在時鐘信號的上升邊緣，及，因此，數(shù)據(jù)信號的取樣，不發(fā)生在數(shù)據(jù)信號 的數(shù)據(jù)活動期間的中間。反而是，時鐘-數(shù)據(jù)的偏斜會造成數(shù)據(jù)的取樣