支持fc協(xié)議16g通訊速率的串行數(shù)據(jù)通道的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及通信技術(shù)領(lǐng)域，提出一種支持FC協(xié)議16G通訊速率的高質(zhì)量串行數(shù)據(jù)通道的設(shè)計方法。
技術(shù)背景
[0002]自2001年2G FC技術(shù)推出以來，新一代的FC互聯(lián)技術(shù)迅速發(fā)展，目前已有4G、8G的FC成熟產(chǎn)品，第五代16G FC也已初現(xiàn)，甚至32G FC的標準也已經(jīng)面世。隨著FC速率的提高，高速串行數(shù)據(jù)通道的性能成為了高速FC傳輸?shù)年P(guān)鍵設(shè)計因素，數(shù)據(jù)通道在線速14.025G的頻率上，我們會遇到嚴重的信號傳輸挑戰(zhàn)，如果不采取措施其結(jié)果是信號到達接收端將無法有效接收數(shù)據(jù)(眼圖閉合)。面對越來越快的FC傳輸速率，是FC硬件工程師面臨的首要挑戰(zhàn)。傳統(tǒng)的設(shè)計方法中，雖然考慮FPGA器件的選擇、板材的介質(zhì)耗散因子和疊層結(jié)構(gòu)的合理設(shè)計等，卻不能準確的估算串行數(shù)據(jù)傳輸通道的損耗和串行數(shù)據(jù)傳輸通道之間的串擾等，很容易導(dǎo)致傳輸通道的損耗不能滿足16G FC的需要或者相鄰?fù)ǖ来當_過大，誤碼率增加甚至鏈路斷開而反復(fù)修改，最終導(dǎo)致項目周期延誤、成本大大增加甚至項目失敗。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的發(fā)明目的在于針對16G FC傳輸特點，提出一種支持FC協(xié)議16G通訊速率的串行數(shù)據(jù)通道的制作方法，從FPGA選型、串行數(shù)據(jù)通道的定制、高頻信號質(zhì)量、差分傳輸線設(shè)計等方面都進行了有效的仿真估算，保證16G FC數(shù)據(jù)傳輸通道的損耗和串擾等能夠滿足傳輸要求，極大程度上提高了 16G FC傳輸?shù)脑O(shè)計成功率。
[0004]本發(fā)明的發(fā)明目的通過以下技術(shù)方案實現(xiàn):
[0005]一種支持FC協(xié)議16G通訊速率的串行數(shù)據(jù)通道的制作方法，包含以下步驟:
[0006]步驟I)、在PCB板上利用FPGA器件構(gòu)建16G速率的串行數(shù)據(jù)收發(fā)器；
[0007]步驟2)、將光電轉(zhuǎn)換模塊焊接在PCB板上；
[0008]步驟3)、在PCB板上進行差分傳輸線的布線，并對最長的差分傳輸線進行前仿真并估算電傳輸通道的損耗，根據(jù)估算的電傳輸通道的損耗結(jié)果調(diào)整差分傳輸線的走線方式；
[0009]步驟4)、對PCB板上整個傳輸通道的插接損耗進行估算，并根據(jù)估算的串行傳輸通道的插接損耗結(jié)果調(diào)整差分傳輸線的走線方式以及PCB板的板材；
[0010]步驟5)、PCB板設(shè)計完成后，對PCB板上的所有串行數(shù)據(jù)通道進行頻域仿真，檢查每一個電傳輸通道的損耗，如果某I路或多路串行數(shù)據(jù)通道的損耗過大，需要單獨調(diào)整該串行數(shù)據(jù)通道的差分傳輸線的走線方式；
[0011]步驟6)、對PCB板上的所有串行數(shù)據(jù)通道做串擾仿真，根據(jù)串擾仿真結(jié)果，找出干擾最大的串行數(shù)據(jù)通道，修改差分傳輸線的走線方式，再重新做串擾仿真，直至所有的串行數(shù)據(jù)通道的串擾都在要求范圍內(nèi)。
[0012]依據(jù)上述特征，所述步驟I)中FPGA器件構(gòu)建16G速率的串行數(shù)據(jù)通道包含以下步驟:
[0013]步驟1.1)、構(gòu)建支持10GBASE-R協(xié)議的PCS層和14.025G的PMA層；
[0014]步驟1.2)、在PCS層中設(shè)計發(fā)送預(yù)加重模塊、連續(xù)時間線性均衡模塊、自適應(yīng)判定反饋均衡模塊。
[0015]依據(jù)上述特征，所述步驟3)在PCB板上進行差分傳輸線的布線的方法為:
[0016]步驟2.1)仿真估算FPGA的BGA單端扇出和差分扇出的插損從而選擇是BGA單端扇出還是差分扇出方式，如果單端扇出和差分扇出的插損效果相同，選擇單端扇出；
[0017]步驟2.2)差分傳輸線使用弧形走線，計算差分傳輸線的特征阻抗，優(yōu)化過孔的同時增加地孔，形成GSSG布局；
[0018]步驟2.3)對無法走表底層的差分傳輸線使用背鉆技術(shù)去除過孔的stub ;
[0019]步驟2.4)、使用合適的耦合電容，計算耦合電容下方的參考平面的挖空寬度，增大合適的特征阻抗。
[0020]本發(fā)明的有益效果為:針對高速數(shù)據(jù)傳輸?shù)男枨?，設(shè)計的符合16G FC協(xié)議的高速串行數(shù)據(jù)通道，極大地提高了數(shù)據(jù)的傳輸速率，滿足了未來電子設(shè)備和數(shù)字化信息的急劇增加對數(shù)據(jù)傳輸速率的要求。極大地提高了高速串行數(shù)據(jù)通道的設(shè)計成功率，大大降低了16G FC研制成本。
【附圖說明】
[0021]圖1為16G FC高速串行數(shù)據(jù)通道示意圖。
[0022]圖2高速傳輸線設(shè)計流程圖。
[0023]圖3串行數(shù)據(jù)傳輸通道損耗估算流程圖。
【具體實施方式】
[0024]下面根據(jù)附圖和實施例對本發(fā)明作進一步詳細說明:
[0025]本實施例硬件模塊包括高速PCB板、FPGA電路和光電轉(zhuǎn)換模塊。高速數(shù)據(jù)首先從FPGA輸出經(jīng)過高速PCB的差分傳輸線最后到達光電轉(zhuǎn)換模塊。本發(fā)明主要針對FPGA的PCS層和PMA層、高速PCB差分傳輸通道提出了一種新的有效的設(shè)計方法，能夠滿足16G FC數(shù)據(jù)傳輸?shù)母邘?、低延時、低抖動的性能要求。
[0026]本發(fā)明的基本思路是:首先根據(jù)16G FC協(xié)議的要求，選擇合適的FPGA器件構(gòu)建16G速率的串行數(shù)據(jù)收發(fā)器，本實施例中選用Altera 28nm Stratix GX V FPGA。利用FPGA構(gòu)建支持10GBASE-R協(xié)議的PCS層和14.025G的PMA層，在PCS層中設(shè)計發(fā)送預(yù)加重模塊、連續(xù)時間線性均衡模塊、自適應(yīng)判定反饋均衡模塊，實現(xiàn)支持16G FC協(xié)議的串行數(shù)據(jù)通道如圖1所示。
[0027]發(fā)送預(yù)加重模塊:可以提高發(fā)送信號的高頻分量，避免在傳輸過程中的高頻損耗過大，導(dǎo)致接收端的高頻信號能量很弱。
[0028]連續(xù)時間線性均衡模塊:提高信號的信噪比，增大增益。
[0029]自適應(yīng)判定反饋均衡模塊:降低碼間干擾。
[0030]預(yù)加重模塊、連續(xù)時間線性均衡模塊、自適應(yīng)判定反饋均衡模塊都是在信號的源頭進行控制，提高信號的完整性，相當于提高信號本身的質(zhì)量，降低對傳輸通道的苛刻要求。
[0031]將光電轉(zhuǎn)換模塊焊接在PCB板上。
[0032]差分傳輸線設(shè)計時如圖2所示，首先選擇介質(zhì)耗散因子小的PCB材料，設(shè)計合理的疊層結(jié)構(gòu)。使用Ansoft HFSS全場仿真估算FPGA的BGA單端扇出和差分扇出的插損，根據(jù)估算的單端扇出和差分扇出的插損結(jié)果選擇是BGA單端扇出還是差分扇出方式，同樣效果下，優(yōu)選走線更寬，損耗更小的單端扇出。
[0033]差分傳輸線使用弧形走線，計算差分傳輸線的特征阻抗，優(yōu)化過孔的同時增加地孔，形成GSSG布局。對無法走表底層的差分傳輸線，使用背鉆技術(shù)去除過孔的stub。盡量使用最小封裝的耦合電容，使用場求解軟件Polar Si9000計算耦合電容下方的參考平面的挖空寬度，增大合適的特征阻抗。
[0034]PCB布局完成后，使用Ansoft的SiWave軟件對最長的串行數(shù)據(jù)通道進行前仿真，估算電傳輸通道的損耗。根據(jù)估算出的電傳輸通道的損耗結(jié)果，如果不能滿足16G通訊的需求，需要調(diào)整差分線的走線方式(包括差分線的間距、線寬、過孔數(shù)量)。
[0035]然后對整個串行數(shù)據(jù)通道包括電傳輸通道損耗和光電模塊的插損進行估算。按OIF CE1-25G LR標準控制16GFC傳輸通道的損耗。如果損耗過大，需要調(diào)整差分線的走線方式、甚至需要更換損耗因子更小的PCB板材。
[0036]板級設(shè)計完成后，由于PCB上有很多路串行數(shù)據(jù)通道存在串擾，對PCB進行頻域仿真，檢查每一個電傳輸通道的損耗。最后使用HyperLynx軟件做串擾仿真，修改串擾比較大的差分對，盡可能減小串擾。再重新做串擾仿真，直至所有的串行數(shù)據(jù)通道的串擾都在要求范圍內(nèi)。經(jīng)過以上的數(shù)據(jù)傳輸通道的設(shè)計流程，可以極大地提高高速串行數(shù)據(jù)傳輸通道的成功率，大大降低了研制成本。
[0037]綜上所述，如圖3所示，本發(fā)明在串行數(shù)據(jù)通道設(shè)計過程中多次進行損耗估算，大大提高了 16G FC高速數(shù)據(jù)傳輸通道設(shè)計的成功率。
[0038]本發(fā)明根據(jù)16G FC協(xié)議的理解，在目前16G FC處于前沿研宄領(lǐng)域的情況下，提出了一種有效的高質(zhì)量的串行數(shù)據(jù)通道的設(shè)計方法。大大提高了 16G FC高速數(shù)據(jù)傳輸通道設(shè)計的成功率，降低了研制成本。對更高速的數(shù)據(jù)傳輸也有一定的參考價值。本發(fā)明提出的設(shè)計方法新穎有效，滿足了數(shù)字信息系統(tǒng)中對高速數(shù)據(jù)傳輸?shù)男枨蟆?br>【主權(quán)項】
1.一種支持FC協(xié)議16G通訊速率的串行數(shù)據(jù)通道的制作方法，包含以下步驟: 步驟I)、在PCB板上利用FPGA器件構(gòu)建16G速率的串行數(shù)據(jù)收發(fā)器； 步驟2)、將光電轉(zhuǎn)換模塊焊接在PCB板上； 步驟3)、在PCB板上進行差分傳輸線的布線，并對最長的差分傳輸線進行前仿真并估算電傳輸通道的損耗，根據(jù)估算的電傳輸通道的損耗結(jié)果調(diào)整差分傳輸線的走線方式；步驟4)、對PCB板上整個傳輸通道的插接損耗進行估算，并根據(jù)估算的傳輸通道的插接損耗結(jié)果調(diào)整差分傳輸線的走線方式以及PCB板的板材； 步驟5)、PCB板設(shè)計完成后，對PCB板上的所有串行數(shù)據(jù)通道進行頻域仿真，檢查每一個電傳輸通道的損耗，如果某I路或多路串行數(shù)據(jù)通道的損耗過大，需要單獨調(diào)整該串行數(shù)據(jù)通道的差分傳輸線的走線方式； 步驟6)、對PCB板上的所有串行數(shù)據(jù)通道做串擾仿真，根據(jù)串擾仿真結(jié)果，找出干擾最大的串行數(shù)據(jù)通道，修改差分傳輸線的走線方式，再重新做串擾仿真，直至所有的串行數(shù)據(jù)通道的串擾都在要求范圍內(nèi)。
2.根據(jù)權(quán)利要求1所述的制作方法，其特征在于所述FPGA器件構(gòu)建16G速率的串行數(shù)據(jù)通道包含以下步驟: 步驟1.1)、構(gòu)建支持1GBASE-R協(xié)議的PCS層和14.025G的PMA層； 步驟1.2)、在PCS層中設(shè)計發(fā)送預(yù)加重模塊、連續(xù)時間線性均衡模塊、自適應(yīng)判定反饋均衡模塊。
3.根據(jù)權(quán)利要求1所述的制作方法，其特征在于所述步驟3)在PCB板上進行差分傳輸線的布線的方法為: 步驟2.1)仿真估算FPGA的BGA單端扇出和差分扇出的插損從而選擇是BGA單端扇出還是差分扇出方式，如果單端扇出和差分扇出的插損效果相同，選擇單端扇出； 步驟2.2)差分傳輸線使用弧形走線，計算差分傳輸線的特征阻抗，優(yōu)化過孔的同時增加地孔，形成GSSG布局； 步驟2.3)對無法走表底層的差分傳輸線使用背鉆技術(shù)去除過孔的stub ; 步驟2.4)、使用合適的耦合電容，計算耦合電容下方的參考平面的挖空寬度，增大合適的特征阻抗。
【專利摘要】本發(fā)明公開了一種支持FC協(xié)議16G通訊速率的串行數(shù)據(jù)通道的制作方法，包含以下步驟：1)、利用FPGA器件構(gòu)建16G速率的串行數(shù)據(jù)收發(fā)器；2)、將光電轉(zhuǎn)換模塊焊接在PCB板上；3)、在PCB板上進行差分傳輸線的布線，并對最長的差分傳輸線進行損耗估算；4)、對PCB板上整個傳輸通道的插接損耗進行估算；5)、PCB板設(shè)計完成后，對PCB板上的所有串行數(shù)據(jù)通道進行頻域仿真；6)、對PCB板上的所有串行數(shù)據(jù)通道做串擾仿真。本發(fā)明保證了16G FC數(shù)據(jù)傳輸通道的損耗和串擾等能夠滿足傳輸要求，極大程度上提高了16G FC傳輸?shù)脑O(shè)計成功率。
【IPC分類】G06F13-42, H04L25-08, G06F17-50
【公開號】CN104636307
【申請?zhí)枴緾N201510007635
【發(fā)明人】張占芳
【申請人】中國航空無線電電子研究所
【公開日】2015年5月20日
【申請日】2015年1月8日