專利名稱：一種非整數(shù)除頻裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種非整數(shù)除頻裝置，且特別是有關(guān)于一種將輸入的時鐘除以非整數(shù)以得到電路板所需的各種時鐘的非整數(shù)除頻裝置。
由于半導(dǎo)體技術(shù)的大幅進步，使得近代電腦的運作速度越來越快，中央處理單元(central process unit,CPU)是個人電腦(personal computer,PC)的心臟，而時鐘(clock)是中央處理單元能否正常運作的關(guān)鍵。在個人電腦中同時擁有幾個不同的時鐘，是極有可能的，同時也是目前的標準，每一個時鐘都有其不同的用途。
其中最著名的時鐘便是中央處理單元的內(nèi)部時鐘。此即為經(jīng)常聽到的266MHz(或300MHz、350MHz、400MHz及450MHz等)。其代表了個人電腦中最快的元件的運作速度。在今日，除了中央處理單元內(nèi)部核心以這種速度運作之外，幾乎沒有其他的元件是在這種速度下運作的。
從中央處理單元到主存儲器的總線(bus)，通常以中央處理單元時鐘的幾分之一運作著。也就是說，實際控制速度的時鐘電路是在中央處理單元外部的主機板(motherboard)上，而中央處理單元則以外部時鐘的數(shù)倍速度同步進行工作。
在主機板中中央處理單元必須透過輸入/輸出總線(I/O bus)才可與外界的周邊裝置連接，而一般工業(yè)結(jié)構(gòu)標準(ISA)輸入/輸出總線并無法以高于8.33MHz的速度運作。這個訊號是由與主存儲器相同時鐘66MHz除以8所獲得的，ISA時鐘速度需要以這種緩慢的速度，以確保所有老舊的ISA擴充卡可以在最新的個人電腦上正確的運作。
現(xiàn)在的個人電腦又多了一個以上的擴充I/O總線，而這些總線的速度比ISA總線快很多，不過還是無法和主存儲器的速度相比，在今日的個人電腦中，周邊裝置互連(peripheral component interconnection,PCI)總線可以在33MHz的速度下運作，也就是主存儲器時鐘速度的一半或三分之一。
現(xiàn)今的集成電路(IC)上皆有一鎖相環(huán)路(phase-lockloop,PLL)，以提供個人電腦所需的各種頻率時鐘。又由于如今電路的復(fù)雜度，操作時的復(fù)雜度，操作時的各種時鐘可能不是整數(shù)倍的關(guān)系，例如，同一顆集成電路(IC)內(nèi)可能需要用到66MHz,100MHz,133MHz的時鐘。使用鎖相環(huán)路來產(chǎn)生集成電路內(nèi)所需的各種頻率時鐘是最經(jīng)濟的方法，也就是經(jīng)過除頻的動作，使鎖相環(huán)路振在固定頻率，而得到多個時鐘輸出。
在目前支援先進繪圖端口(Advanced Graphic Port,AGP)4X模式的集成電路中，時鐘的要求從266MHz開始。若以整數(shù)除頻來制作，則鎖相環(huán)路必須振在800MHz，以同時得到266MHz(800MHz/3=266MHz)，200MHz(800MHz/4),133MHz(800MHz/6),100MHz(800MHz/8)及66MHz(800MHz/12)。如此將提高設(shè)計高頻鎖相環(huán)路的困難度，且功率消耗也會增加。
本發(fā)明提供一種將輸入時鐘訊號除以非整數(shù)的非整數(shù)除頻裝置，使鎖相環(huán)路振在400MHz即可得到上述各種頻率的時鐘，如266MHz(400MHz/1.5=266MHz),200MHz(400MHz/2),133MHz(400MHz/3),100MHz(400MHz/4)及66MHz(400MHz/6)等，大大降低了設(shè)計高頻鎖相環(huán)路的困難度，且因低頻的鎖相環(huán)路噪聲比較小，消耗的功率也較少，整體電路的效能(performance)受外界影響的程度也較小。
本發(fā)明提供一種非整數(shù)除頻裝置，其至少包括三種輸出入時鐘，分別為輸入時鐘、相移(phase shift)的輸入時鐘與目標時鐘(target clock)訊號。此種非整數(shù)除頻裝置至少包括第一時鐘訊號邊緣(edge)產(chǎn)生電路、第二時鐘訊號邊緣產(chǎn)生電路以及時鐘訊號合成電路。第一時鐘訊號邊緣產(chǎn)生電路是依據(jù)輸入時鐘產(chǎn)生復(fù)數(shù)個第一邊緣訊號，其至少包括正緣觸發(fā)的環(huán)型計數(shù)器所產(chǎn)生的訊號A的上升緣(rising edge)ar與負緣觸發(fā)的環(huán)型計數(shù)器所產(chǎn)生的訊號A的下降緣(falling edge)af等訊號。
此種非整數(shù)除頻裝置所包括的第二時鐘訊號邊緣產(chǎn)生電路，其輸出接至?xí)r鐘訊號合成電路，其輸入接至相移的輸入時鐘，此第二時鐘訊號邊緣產(chǎn)生電路是依據(jù)輸入相移時鐘產(chǎn)生復(fù)數(shù)個第二邊緣訊號，其至少包括正緣觸發(fā)的環(huán)型計數(shù)器所產(chǎn)生的訊號B的上升緣(rising edge)br與負緣觸發(fā)的環(huán)型計數(shù)器所產(chǎn)生的訊號B的下降沿(falling edge)bf等訊號。
此種非整數(shù)除頻裝置所包括的時鐘訊號合成電路，其輸入訊號連接至第一時鐘訊號邊緣產(chǎn)生電路與第二時鐘訊號邊緣產(chǎn)生電路的輸出訊號，其至少包括第一“異”門，連接至第一時鐘訊號邊緣產(chǎn)生電路，依據(jù)訊號A的上升緣ar及訊號B的下降緣bf產(chǎn)生目標時鐘的第一個工作周期(duty cycle)訊號；第二“異”門，連接至第二時鐘訊號邊緣產(chǎn)生電路，依據(jù)訊號A的下降緣af及訊號B的上升緣br產(chǎn)生目標時鐘的第二個工作周期訊號；以及“或”門，連接至第一“異”門與第二“異”門的輸出端，依據(jù)第一“異”門的第一個工作周期訊號與第二“異”門的第二個工作周期訊號合成目標時鐘訊號。
由于使用本發(fā)明的一種非整數(shù)除頻裝置，主機板的鎖相環(huán)路可使用較低的400MHz時鐘訊號即可得到各種頻率的時鐘，如266MHz,200MHz,133MHz,100MHz及66MHz等，大大降低了設(shè)計高頻鎖相環(huán)路的困難度，且因低頻的鎖相環(huán)路噪聲比較小，消耗的功率也較少，整體電路的效能(performance)受外界影響的程度也較小。
依照本發(fā)明的一較佳實施例，提供一種將輸入時鐘訊號除以非整數(shù)的時鐘產(chǎn)生電路，包括振蕩器、第一時鐘訊號邊緣產(chǎn)生電路、第二時鐘訊號邊緣產(chǎn)生電路以及時鐘訊號合成電路。其中振蕩器產(chǎn)生輸入時鐘訊號及同頻率的復(fù)數(shù)個相移時鐘訊號；其中的第一時鐘訊號邊緣產(chǎn)生電路依據(jù)輸入時鐘訊號產(chǎn)生復(fù)數(shù)個第一邊緣訊號。其中的第二時鐘訊號邊緣產(chǎn)生電路依據(jù)復(fù)數(shù)個相移時鐘訊號之一產(chǎn)生復(fù)數(shù)個第二邊緣訊號。其中的時鐘訊號合成電路依據(jù)第一時鐘訊號邊緣產(chǎn)生電路產(chǎn)生的復(fù)數(shù)個第一邊緣訊號及第二時鐘訊號邊緣產(chǎn)生電路產(chǎn)生的復(fù)數(shù)個第二邊緣訊號合成目標時鐘訊號。
為讓本發(fā)明的上述目的、特征、和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合附圖，作詳細說明如下附圖簡要說明

圖1繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置使用振蕩器產(chǎn)生相移輸入時鐘的方框示意圖；圖2繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置使用相移電路產(chǎn)生相移輸入時鐘的方框示意圖；圖3繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的目標時鐘訊號時序圖；圖4繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的振蕩器的接線示意圖；圖5繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的第一時鐘訊號邊緣產(chǎn)生電路的正緣觸發(fā)環(huán)型計數(shù)器接線示意圖；圖6繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的第一時鐘訊號邊緣產(chǎn)生電路的正緣觸發(fā)環(huán)型計數(shù)器的復(fù)數(shù)個邊緣訊號的時序圖；圖7繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的第一時鐘訊號邊緣產(chǎn)生電路的負緣觸發(fā)環(huán)型計數(shù)器接線示意圖；圖8繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的第一時鐘訊號邊緣產(chǎn)生電路的負緣觸發(fā)環(huán)型計數(shù)器的復(fù)數(shù)個邊緣訊號的時序圖；圖9繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的第一時鐘訊號邊緣產(chǎn)生電路及第二時鐘訊號邊緣產(chǎn)生電路接線示意圖；圖10繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的復(fù)數(shù)個邊緣訊號及時鐘訊號合成電路的相關(guān)時序圖；圖11繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的時鐘訊號合成電路接線示意圖；以及圖12繪示依據(jù)本發(fā)明另一較佳實施例的一種非整數(shù)除頻裝置除以4/3的目標時鐘訊號時序圖。
圖1所示，其繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置使用振蕩器產(chǎn)生相移輸入時鐘的方框示意圖。請參照圖1，本發(fā)明所提供的一種非整數(shù)除頻裝置，是依據(jù)第一時鐘訊號邊緣產(chǎn)生電路所產(chǎn)生的復(fù)數(shù)個第一邊緣訊號及第二時鐘訊號邊緣產(chǎn)生電路所產(chǎn)生的復(fù)數(shù)個第二邊緣訊號合成目標時鐘訊號。使用此種非整數(shù)除頻裝置，主機板的鎖相環(huán)路可使用較低的400MHz時鐘訊號即可得到各種頻率的時鐘，如266MHz,200MHz,133MHz,100MHz及66MHz等，大大降低了設(shè)計高頻鎖相環(huán)路的困難度，且因低頻的鎖相環(huán)路噪聲比較小，消耗的功率也較少，整體電路的效能(peformance)受外界影響的程度也較小。
如圖1所示，本發(fā)明的一種非整數(shù)除頻裝置，包括有振蕩器13、第一時鐘訊號邊緣產(chǎn)生電路15、第二時鐘訊號邊緣產(chǎn)生電路20及時鐘訊號合成電路30。其中的第一時鐘訊號邊緣產(chǎn)生電路15連接至輸入時鐘訊號，經(jīng)由邊緣觸發(fā)環(huán)型計數(shù)器產(chǎn)生復(fù)數(shù)個第一邊緣訊號至?xí)r鐘訊號合成電路30。其中的振蕩器13產(chǎn)生輸入時鐘訊號及復(fù)數(shù)個頻率相同但具有不同相移的時鐘訊號；第二時鐘訊號邊緣產(chǎn)生電路20連接至振蕩器13，依據(jù)復(fù)數(shù)個相移時鐘訊號之一，經(jīng)由邊緣觸發(fā)環(huán)型計數(shù)器產(chǎn)生復(fù)數(shù)個第二邊緣訊號至?xí)r鐘訊號合成電路30。其中的時鐘訊號合成電路30連接至第一時鐘訊號邊緣產(chǎn)生電路15及第二時鐘訊號邊緣產(chǎn)生電路20，經(jīng)由“異”門及“或”門合成目標時鐘訊號。
如圖2所示，其繪示本發(fā)明的一種非整數(shù)除頻裝置使用相移電路產(chǎn)生相移輸入時鐘的方框示意圖，包括有相移電路14、第一時鐘訊號邊緣產(chǎn)生電路15、第二時鐘訊號邊緣產(chǎn)生電路20及時鐘訊號合成電路30。其中的第一時鐘訊號邊緣產(chǎn)生電路15連接至輸入時鐘訊號，經(jīng)由邊緣觸發(fā)環(huán)型計數(shù)器產(chǎn)生復(fù)數(shù)個第一邊緣訊號至?xí)r鐘訊號合成電路30。其中的相移電路14依據(jù)輸入時鐘訊號產(chǎn)生各種相移的時鐘訊號；第二時鐘訊號邊緣產(chǎn)生電路20連接至相移電路14，依據(jù)相移的輸入時鐘訊號，經(jīng)由邊緣觸發(fā)環(huán)型計數(shù)器產(chǎn)生復(fù)數(shù)個第二邊緣訊號至?xí)r鐘訊號合成電路30。其中的時鐘訊號合成電路30連接至第一時鐘訊號邊緣產(chǎn)生電路15及第二時鐘訊號邊緣產(chǎn)生電路20，經(jīng)由“異”門(XOR)及“或”門(OR)合成目標時鐘訊號。
圖3所示，其繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的目標時鐘訊號時序圖。請參照圖3，本發(fā)明所提供的一種非整數(shù)除頻裝置，依據(jù)周期為2.5納秒(ns)即頻率為400MHz的輸入時鐘訊號及相移90度的400MHz輸入時鐘訊號合成一周期為3.75納秒(ns)即頻率為266MHz的目標時鐘訊號。
圖4所示，其繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的振蕩器的方框示意圖。其包括復(fù)數(shù)個反相器，每一個反相器皆具有180度的基本相移再加上所預(yù)期的相移，例如，圖3中有4個反相器131,132,133,134,每個反相器提供180度的相移，總共有720度的相移，如欲達到振蕩的目的，則總相移必須為360度的倍數(shù)，因此總相移為1080度(720度不適用)，扣掉4個反相器的720度外，每個反相器必須再提供90度的相移才可達到振蕩的目的。若欲提供60度、120度的相移則此振蕩器13必須有3個反相器串接在一起，3個反相器提供540度的相移，剩下的180度則由每個反相器各提供60度的相移，因此即可在第一個反相器的輸出端取得相移60度時鐘訊號，在第二個反相器的輸出端取得相移120度時鐘訊號。
圖5繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的第一時鐘訊號邊緣產(chǎn)生電路的正緣觸發(fā)環(huán)型計數(shù)器接線示意圖；請參照圖5，此正緣觸發(fā)環(huán)型計數(shù)器16為第一時鐘訊號邊緣產(chǎn)生電路的部分電路，其中包括3個正緣觸發(fā)D型觸發(fā)器161、162及163以及反相器164，原為除以3電路，但因為觸發(fā)器163經(jīng)由反相器164回饋至第1個正緣觸發(fā)D型觸發(fā)器161，因此在6個時鐘后才會再從新開始下一個正周期，因此其變成一除以6的電路。請配合參照圖6，在初始時所有D型觸發(fā)器的輸出端皆為低電位，當輸入第1個時鐘訊號時在第1個正緣觸發(fā)D型觸發(fā)器161的輸出端可以得到高電位值，在下一個時鐘訊號時第2個正緣觸發(fā)D型觸發(fā)器162的輸出端可以得到高電位值，再下一個時鐘訊號時第3個正緣觸發(fā)D型觸發(fā)器163的輸出端可以得到高電位值，經(jīng)反相器164反向后變成低電位，因此需要經(jīng)過3個時鐘訊號后才可再得到高電位的輸出，如此即可得到將輸入時鐘訊號除以6的時鐘訊號。
圖7所示，其繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的第一時鐘訊號邊緣產(chǎn)生電路的負緣觸發(fā)環(huán)型計數(shù)器接線示意圖；請參照圖7，此負緣觸發(fā)環(huán)型計數(shù)器17為第一時鐘訊號邊緣產(chǎn)生電路的部分電路，其中包括3個負緣觸發(fā)D型觸發(fā)器171、172及173以及反相器174，其中第3個負緣觸發(fā)D型觸發(fā)器173的正態(tài)輸出端(Q)經(jīng)由反相器174回饋至第1個正緣觸發(fā)D型觸發(fā)器171，如上所述其亦為除以6的電路。請配合參照圖8，在初始時所有D型觸發(fā)器的輸出端皆為低電位，當輸入第1個時鐘訊號時在第1個負緣觸發(fā)D型觸發(fā)器171的輸出端在輸入時鐘訊號的下降緣時可以得到高電位值，在下一個時鐘訊號時第2個正緣觸發(fā)D型觸發(fā)器172的輸出端在輸入時鐘訊號的下降緣時可以得到高電位值，再下一個時鐘訊號時第3個正緣觸發(fā)D型觸發(fā)器173的輸出端在輸入時鐘訊號的下降緣時可以得到高電位值，經(jīng)反相器174反相后變成低電位，因此需要經(jīng)過3個時鐘訊號后才可再得到高電位的輸出如此即可得到將輸入時鐘訊號相移180度且除以6的時鐘訊號。
圖9所示，其繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的第一時鐘訊號邊緣產(chǎn)生電路及第二時鐘訊號邊緣產(chǎn)生電路接線示意圖；請參照圖9，其中第一時鐘訊號邊緣產(chǎn)生電路15包括正緣觸發(fā)環(huán)型計數(shù)器16及負緣觸發(fā)環(huán)型計數(shù)器17。其中的第二時鐘訊號邊緣產(chǎn)生電路20包括正緣觸發(fā)環(huán)型計數(shù)器21及負緣觸發(fā)環(huán)型計數(shù)器22，其中正緣觸發(fā)環(huán)型計數(shù)器21及負緣觸發(fā)環(huán)型計數(shù)器22的工作原理與所產(chǎn)生的相關(guān)時序訊號同上述的正緣觸發(fā)環(huán)型計數(shù)器16及負緣觸發(fā)環(huán)型計數(shù)器17。
圖10所示，其繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的復(fù)數(shù)個邊緣訊號及時鐘訊號合成電路的相關(guān)時序圖。請參照圖10，其中訊號A為400MHz的輸入時鐘訊號，訊號B為由振蕩器13或相移電路14輸出的相移90度的400MHz輸入時鐘訊號。其中的復(fù)數(shù)個邊緣訊號包括D型觸發(fā)器161的輸出訊號ar、D型觸發(fā)器172的輸出訊號af、D型觸發(fā)器213的輸出訊號br及D型觸發(fā)器221的輸出訊號bf。將上述的D型觸發(fā)器161的輸出訊號ar及D型觸發(fā)器221的輸出訊號bf輸入至“異”門31以產(chǎn)生400MHz/1.5=266MHz目標時鐘訊號的第一個工作周期訊號。
圖11所示，其繪示依據(jù)本發(fā)明一較佳實施例的一種非整數(shù)除頻裝置的時鐘訊號合成電路接線示意圖。請參照圖11，將圖9中的D型觸發(fā)器172的輸出訊號af及D型觸發(fā)器213的輸出訊號br輸入至“異”門32以產(chǎn)生400MHz/1.5=266MHz目標時鐘訊號的第二個工作周期訊號。將上述的第一個工作周期訊號與第二個工作周期訊號連接至“或”門33即可得到除以1.5的266MHz的目標時鐘訊號。
圖12所示，其繪示本發(fā)明的另一種非整數(shù)除頻裝置將輸入時鐘訊號除以4/3的時序圖。欲將輸入時鐘訊號除以4/3，亦即在4個輸入時鐘訊號周期中得到3個目標時鐘訊號周期，因此其需要具有4個觸發(fā)器的環(huán)型計數(shù)器以得到除以4的時鐘訊號；另需要振蕩器13或相移電路14提供相移60度及120度的相移時鐘訊號。如前所述，此提供相移60度及120度的相移時鐘訊號的振蕩器13，需要3個反相器所組成，以提供所需的相移時鐘訊號。此外還需要一由3個“異”門所組成的時鐘訊號合成電路30，依據(jù)輸入時鐘訊號與相移60度的時鐘訊號所產(chǎn)生的復(fù)數(shù)個邊緣訊號合成目標時鐘訊號的第一個工作周期訊號。輸入時鐘訊號與相移120度的時鐘訊號所產(chǎn)生的復(fù)數(shù)個邊緣訊號合成目標時鐘訊號的第二個工作周期訊號及相移60度的時鐘訊號與相移120度的時鐘訊號所產(chǎn)生的復(fù)數(shù)個邊緣訊號合成目標時鐘訊號的第三個工作周期訊號。如此即可將輸入時鐘訊號除以非整數(shù)4/3，以得到所需的目標時鐘。
由上述兩個實施例可以得知，本案所提供的一種非整數(shù)除頻裝置，用以將頻率相同的復(fù)數(shù)個輸入時鐘訊號轉(zhuǎn)換為目標時鐘訊號，該些輸入時鐘訊號的m個周期等于該目標時鐘訊號的n個周期(例如第一實施例中除以3/2，則m=3,n=2)，其中n與m為大于0的正整數(shù)且m＞n，該些輸入時鐘訊號的相位差為360°/2n的整倍數(shù)(例如第一實施例中需要90度相移，因n=2，故360/4=90度)，此非整數(shù)除頻裝置包括復(fù)數(shù)個時鐘訊號邊緣產(chǎn)生電路，依據(jù)復(fù)數(shù)個輸入時鐘訊號產(chǎn)生復(fù)數(shù)個邊緣訊號，這些邊緣訊號的周期等于該些輸入時鐘訊號的2m個周期，且任一個該些邊緣訊號的上升緣及下降緣同步于該些輸入時鐘訊號其中之一的上升緣及下降緣；以及時鐘訊號合成電路，耦接至復(fù)數(shù)個時鐘訊號邊緣產(chǎn)生電路，用以依據(jù)復(fù)數(shù)個邊緣訊號合成目標時鐘訊號。
其中時鐘訊號合成電路包括n個“異”門，耦接至復(fù)數(shù)個時鐘訊號邊緣產(chǎn)生電路，用以產(chǎn)生n個工作周期訊號；以及一“或”門，具有n個輸入端，耦接至復(fù)數(shù)個工作周期訊號，以合成該目標時鐘訊號。
其中的復(fù)數(shù)個時鐘訊號邊緣產(chǎn)生電路包括復(fù)數(shù)個正緣觸發(fā)環(huán)型計數(shù)器以及復(fù)數(shù)個負緣觸發(fā)環(huán)型計數(shù)器。其中此復(fù)數(shù)個正緣觸發(fā)環(huán)型計數(shù)器包括反相器；以及m個D型觸發(fā)器，這些D型觸發(fā)器是正緣觸發(fā)型觸發(fā)器，且其時鐘輸入端并聯(lián)連接至復(fù)數(shù)個輸入時鐘訊號之一，此復(fù)數(shù)個D型觸發(fā)器的Q輸出端串接至下一級的D型觸發(fā)器的D輸入端，最后一級的D型觸發(fā)器的Q輸出端耦接至反相器的輸入端，此反相器的輸出端耦接至第一級的D型觸發(fā)器的D輸入端。
其中復(fù)數(shù)個負緣觸發(fā)環(huán)型計數(shù)器包括反相器；以及m個D型觸發(fā)器，這些D型觸發(fā)器是負緣觸發(fā)型觸發(fā)器，且其時鐘輸入端并聯(lián)連接至復(fù)數(shù)個輸入時鐘訊號之一，這些D型觸發(fā)器的Q輸出端串接至下一級的D型觸發(fā)器的D輸入端，最后一級的D型觸發(fā)器的Q輸出端耦接至反相器的輸入端，此反相器的輸出端耦接至第一級的D型觸發(fā)器的D輸入端。
綜上所述，本發(fā)明的一種將輸入時鐘訊號除以非整數(shù)的時鐘產(chǎn)生電路與已知技術(shù)相較之下至少具有下列的優(yōu)點與功效已知技術(shù)因為使用整數(shù)除頻器，因此若要得到266MHz的時鐘訊號，則需使用較高頻率的800MHz時鐘訊號。而依據(jù)本發(fā)明的一種非整數(shù)除頻裝置，其可使用較低頻率的時鐘訊號400MHz除以一非整數(shù)，例如為1.5，以得到主機板所需的各種時鐘訊號，如266MHz、200MHz、133MHz、100MHz及66MHz等，如此大大降低了設(shè)計高頻鎖相環(huán)路的困難度，且因低頻的鎖相環(huán)路噪聲比較小，消耗的功率也較少，整體電路的效能(performance)受外界影響的程度也較小。
綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的更動與潤飾，因此本發(fā)明的保護范圍當視本發(fā)明的權(quán)利要求所界定者為準。
權(quán)利要求
1．一種非整數(shù)除頻裝置，用以將頻率相同的復(fù)數(shù)個輸入時鐘訊號轉(zhuǎn)換為一目標時鐘訊號，該些輸入時鐘訊號的m個周期等于該目標時鐘訊號的n個周期，其中n與m為大于0的正整數(shù)且m＞n，該些輸入時鐘訊號的相位差為360°/2n的整倍數(shù)，其特征是該非整數(shù)除頻裝置包括復(fù)數(shù)個時鐘訊號邊緣產(chǎn)生電路，用以依據(jù)該些輸入時鐘訊號產(chǎn)生復(fù)數(shù)個邊緣訊號，該些邊緣訊號的周期等于該些輸入時鐘訊號的2m個周期，且任一個該些邊緣訊號的上升緣及下降緣同步于該些輸入時鐘訊號其中之一的上升緣及下降緣；以及一時鐘訊號合成電路，耦接至該些時鐘訊號邊緣產(chǎn)生電路，用以依據(jù)該些邊緣訊號合成該目標時鐘訊號。
2．如權(quán)利要求1所述的非整數(shù)除頻裝置，其特征是，該時鐘訊號合成電路包括n個“異”門，耦接至該些時鐘訊號邊緣產(chǎn)生電路，用以產(chǎn)生n個工作周期訊號；以及一“或”門，具有n個輸入端，耦接至該些工作周期訊號，以合成該目標時鐘訊號。
3．如權(quán)利要求1所述的非整數(shù)除頻裝置，其特征是，該些時鐘訊號邊緣產(chǎn)生電路包括復(fù)數(shù)個正緣觸發(fā)環(huán)型計數(shù)器以及復(fù)數(shù)個負緣觸發(fā)環(huán)型計數(shù)器。
4．如權(quán)利要求3所述的非整數(shù)除頻裝置，其特征是，該些正緣觸發(fā)環(huán)型計數(shù)器包括一反相器；以及m個D型觸發(fā)器，該些D型觸發(fā)器是正緣觸發(fā)型觸發(fā)器，且其時鐘輸入端并聯(lián)連接至該些輸入時鐘訊號之一，該些D型觸發(fā)器的Q輸出端串接至下一級的D型觸發(fā)器的D輸入端，最后一級的D型觸發(fā)器的Q輸出端耦接至該反相器的輸入端，該反相器的輸出端耦接至第一級的D型觸發(fā)器的D輸入端。
5．如權(quán)利要求3所述的非整數(shù)除頻裝置，其特征是，該些負緣觸發(fā)環(huán)型計數(shù)器包括一反相器；以及m個D型觸發(fā)器，該些D型觸發(fā)器是負緣觸發(fā)型觸發(fā)器，且其時鐘輸入端并聯(lián)連接至該些輸入時鐘訊號之一，該些D型觸發(fā)器的Q輸出端串接至下一級的D型觸發(fā)器的D輸入端，最后一級的D型觸發(fā)器的Q輸出端耦接至該反相器的輸入端，該反相器的輸出端耦接至第一級的D型觸發(fā)器的D輸入端。
6．一種非整數(shù)除頻裝置，用以將一輸入時鐘訊號轉(zhuǎn)換為一目標時鐘訊號，該輸入時鐘訊號的3個周期等于該目標時鐘訊號的2個周期，其特征是，該非整數(shù)除頻裝置包括一相移電路，依據(jù)該輸入時鐘訊號產(chǎn)生所需的一相移90度時鐘訊號；一第一時鐘訊號邊緣產(chǎn)生電路，依據(jù)該輸入時鐘訊號產(chǎn)生復(fù)數(shù)個第一邊緣訊號；一第二時鐘訊號邊緣產(chǎn)生電路，依據(jù)該相移90度時鐘訊號產(chǎn)生復(fù)數(shù)個第二邊緣訊號；以及一時鐘訊號合成電路，耦接于該第一及第二時鐘訊號邊緣產(chǎn)生電路，依據(jù)該些第一及第二邊緣訊號合成該目標時鐘訊號。
7．如權(quán)利要求6所述的非整數(shù)除頻裝置，其特征是，該第一時鐘訊號邊緣產(chǎn)生電路包括一第一正緣觸發(fā)環(huán)型計數(shù)器以及一第一負緣觸發(fā)環(huán)型計數(shù)器，該第二時鐘訊號邊緣產(chǎn)生電路包括一第二正緣觸發(fā)環(huán)型計數(shù)器以及一第二負緣觸發(fā)環(huán)型計數(shù)器。
8．如權(quán)利要求7所述的非整數(shù)除頻裝置，其特征是，該第一正緣觸發(fā)環(huán)型計數(shù)器及該第二正緣觸發(fā)環(huán)型計數(shù)器包括一反相器；以及3個D型觸發(fā)器，該些D型觸發(fā)器是正緣觸發(fā)型觸發(fā)器，且其時鐘輸入端并聯(lián)連接，該第一正緣觸發(fā)環(huán)型計數(shù)器的時鐘輸入端連至該輸入時鐘，而該第二正緣觸發(fā)環(huán)型計數(shù)器的時鐘輸入端連至該相移90度時鐘訊號，該些D型觸發(fā)器的Q輸出端串接至下一級的D型觸發(fā)器的D輸入端，最后一級的D型觸發(fā)器的Q輸出端耦接至該反相器的輸入端，該反相器的輸出端耦接至第一級的D型觸發(fā)器的D輸入端。
9．如權(quán)利要求7所述的非整數(shù)除頻裝置，其特征是，該第一負緣觸發(fā)環(huán)型計數(shù)器及該第二負緣觸發(fā)環(huán)型計數(shù)器包括一反相器；以及3個D型觸發(fā)器，該些D型觸發(fā)器是負緣觸發(fā)型觸發(fā)器，且其時鐘輸入端并聯(lián)連接，該第一負緣觸發(fā)環(huán)型計數(shù)器的時鐘輸入端連至該輸入時鐘，而該第二負緣觸發(fā)環(huán)型計數(shù)器的時鐘輸入端連至該相移90度時鐘訊號，該些D型觸發(fā)器的Q輸出端串接至下一級的D型觸發(fā)器的D輸入端，最后一級的D型觸發(fā)器的Q輸出端耦接至該反相器的輸入端，該反相器的輸出端耦接至第一級的D型觸發(fā)器的D輸入端。
10．如權(quán)利要求6所述的非整數(shù)除頻裝置，其特征是，該時鐘訊號合成電路包括一第一“異”門，耦接至該第一時鐘訊號邊緣產(chǎn)生電路、該第二時鐘訊號邊緣產(chǎn)生電路，依據(jù)該些第一及第二邊緣訊號合成該目標時鐘訊號的一第一工作周期訊號；一第二“異”門，耦接至該第一時鐘訊號邊緣產(chǎn)生電路、該第二時鐘訊號邊緣產(chǎn)生電路，依據(jù)該些第一及第二邊緣訊號合成該目標時鐘訊號的一第二工作周期訊號；以及一“或”門，耦接至該第一及第二“異”門，依據(jù)該第一工作周期訊號及第二工作周期訊號合成該目標時鐘訊號。
11．一種非整數(shù)除頻裝置，用以將一振蕩器輸出的一輸入時鐘記號及與該輸入時鐘訊號相位差90度的一相移90度時鐘訊號，轉(zhuǎn)換為一目標時鐘訊號，該輸入時鐘訊號的3個周期等于該目標時鐘訊號的2個周期，其特征是該非整數(shù)除頻裝置包括一第一時鐘訊號邊緣產(chǎn)生電路，依據(jù)該輸入時鐘訊號產(chǎn)生復(fù)數(shù)個第一邊緣訊號；一第二時鐘訊號邊緣產(chǎn)生電路，依據(jù)該相移90度時鐘訊號產(chǎn)生復(fù)數(shù)個第二邊緣訊號；以及一時鐘訊號合成電路，耦接于該第一及第二時鐘訊號邊緣產(chǎn)生電路，依據(jù)該些第一及第二邊緣訊號合成該目標時鐘訊號。
12．如權(quán)利要求11所述的非整數(shù)除頻裝置，其特征是，該振蕩器是由復(fù)數(shù)個反相器相互串接所組成，該些反相器的最后一個反相器的輸出端又回授至第一個反相器的輸入端。
13．如權(quán)利要求11所述的非整數(shù)除頻裝置，其特征是，該第一時鐘訊號邊緣產(chǎn)生電路包括一第一正緣觸發(fā)環(huán)型計數(shù)器以及一第一負緣觸發(fā)環(huán)型計數(shù)器，該第二時鐘訊號邊緣產(chǎn)生電路包括一第二正緣觸發(fā)環(huán)型計數(shù)器以及一第二負緣觸發(fā)環(huán)型計數(shù)器。
14．如權(quán)利要求13所述的非整數(shù)除頻裝置，其特征是，該第一正緣觸發(fā)環(huán)型計數(shù)器及該第二正緣觸發(fā)環(huán)型計數(shù)器包括一反相器；以及3個D型觸發(fā)器，該些D型觸發(fā)器是正緣觸發(fā)型觸發(fā)器，且其時鐘輸入端并聯(lián)連接，該第一正緣觸發(fā)環(huán)型計數(shù)器的時鐘輸入端連至該輸入時鐘，而該第二正緣觸發(fā)環(huán)型計數(shù)器的時鐘輸入端連至該相移90度時鐘訊號，該些D型觸發(fā)器的Q輸出端串接至下一級的D型觸發(fā)器的D輸入端，最后一級的D型觸發(fā)器的Q輸出端耦接至該反相器的輸入端，該反相器的輸出端耦接至第一級的D型觸發(fā)器的D輸入端。
15．如權(quán)利要求13所述的非整數(shù)除頻裝置，其特征是，該第一負緣觸發(fā)環(huán)型計數(shù)器及該第二負緣觸發(fā)環(huán)型計數(shù)器包括一反相器；以及3個D型觸發(fā)器，該些D型觸發(fā)器是負緣觸發(fā)型觸發(fā)器，且其時鐘輸入端并聯(lián)連接，該第一負緣觸發(fā)環(huán)型計數(shù)器的時鐘輸入端連至該輸入時鐘，而該第二負緣觸發(fā)環(huán)型計數(shù)器的時鐘輸入端連至該相移90度時鐘訊號，該些D型觸發(fā)器的Q輸出端串接至下一級的D型觸發(fā)器的D輸入端，最后一級的D型觸發(fā)器的Q輸出端耦接至該反相器的輸入端，該反相器的輸出端耦接至第一級的D型觸發(fā)器的D輸入端。
16．如權(quán)利要求11所述的非整數(shù)除頻裝置，其特征是，該時鐘訊號合成電路包括一第一“異”門，耦接至該第一時鐘訊號邊緣產(chǎn)生電路、該第二時鐘訊號邊緣產(chǎn)生電路，依據(jù)該些第一及第二邊緣訊號合成該目標時鐘訊號的一第一工作周期訊號；一第二“異”門，耦接至該第一時鐘訊號邊緣產(chǎn)生電路、該第二時鐘訊號邊緣產(chǎn)生電路，依據(jù)該些第一及第二邊緣訊號合成該目標時鐘訊號的一第二工作周期訊號；以及一“或”門，耦接至該第一及第二“異”門，依據(jù)該第一工作周期訊號及第二工作周期訊號合成該目標時鐘訊號。
全文摘要
一種非整數(shù)除頻裝置,用以將輸入的時鐘訊號除以一非整數(shù)的數(shù)以提供主機板所需的各種時鐘訊號。其包括:第一時鐘訊號邊緣產(chǎn)生電路是依據(jù)輸入時鐘產(chǎn)生復(fù)數(shù)個第一邊緣訊號,第二時鐘訊號邊緣產(chǎn)生電路是依據(jù)有相位差的輸入時鐘產(chǎn)生復(fù)數(shù)個第二邊緣訊號,時鐘訊號合成電路依據(jù)復(fù)數(shù)個第一邊緣訊號與復(fù)數(shù)個第二邊緣訊號產(chǎn)生目標時鐘訊號;因所使用的輸入時鐘訊號頻率較低,因此大大降低了設(shè)計高頻鎖相環(huán)路的困難度。因低頻鎖相環(huán)路噪聲較小,消耗功率少,整體電路的性能受外界影響的程度也較小。
文檔編號G06F7/60GK1298146SQ99124358
公開日2001年6月6日 申請日期1999年11月25日 優(yōu)先權(quán)日1999年11月25日
發(fā)明者李珊珊, 林志峰 申請人:威盛電子股份有限公司