專利名稱：信息處理設(shè)備和存儲(chǔ)媒體的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及信息處理設(shè)備和存儲(chǔ)媒體，并且更具體地涉及一種信息處理設(shè)備和一種計(jì)算機(jī)可讀的存儲(chǔ)媒體，該信息處理設(shè)備設(shè)計(jì)成通過判定輸入請(qǐng)求是超高速緩存控制請(qǐng)求還是DMA控制請(qǐng)求執(zhí)行超高速緩存控制或執(zhí)行DMA控制，而該計(jì)算機(jī)可讀的存儲(chǔ)媒體以一種硬件描述語言存儲(chǔ)電路信息，以用于由計(jì)算機(jī)設(shè)計(jì)這種信息處理設(shè)備。


圖1是一個(gè)系統(tǒng)框圖，其示出常規(guī)信息處理設(shè)備的一個(gè)示例。該信息處理設(shè)備包括按圖1中所示連接的一個(gè)用于數(shù)據(jù)處理的精簡(jiǎn)指令集計(jì)算機(jī)(RISC)處理機(jī)201，一個(gè)超高速緩沖存儲(chǔ)器202，一個(gè)用于信號(hào)處理的信號(hào)處理數(shù)字信號(hào)處理機(jī)(DSP)203，一個(gè)帶有直接存儲(chǔ)器存取(DMA)的存儲(chǔ)器204，一個(gè)存儲(chǔ)器總線205以及一個(gè)主存儲(chǔ)部分206。例如，設(shè)置RISC處理機(jī)201以執(zhí)行諸如通信協(xié)議的數(shù)據(jù)處理，并且設(shè)置DSP203以執(zhí)行高速信號(hào)處理。近來，積極地開發(fā)執(zhí)行有關(guān)圖象、音頻、計(jì)算機(jī)圖形等高速信號(hào)處理的媒體處理系統(tǒng)。還提出一種在單芯片上構(gòu)成具有RISC處理器201和DSP203的信息處理設(shè)備。
然而，根據(jù)上面說明的信息處理設(shè)備，彼此獨(dú)立地設(shè)置RISC處理機(jī)201和DSP203。從而，存在一個(gè)難以編程的問題，因?yàn)楫?dāng)用戶對(duì)該信息處理設(shè)備編程時(shí)，必須相對(duì)于RISC處理機(jī)201和DSP203生成獨(dú)立的指令代碼。
此外，為了高速存取具有大存儲(chǔ)容量的低速主存儲(chǔ)部分，通常采用的一種技術(shù)是在處理機(jī)和主存儲(chǔ)部分之間設(shè)置一個(gè)具有小存儲(chǔ)容量的高速存儲(chǔ)器，從而形成一個(gè)超高速緩沖存儲(chǔ)器系統(tǒng)和一個(gè)帶有DMA的存儲(chǔ)器系統(tǒng)。然而，當(dāng)如上面說明設(shè)置RISC處理器201和DSP 203時(shí)，必須相對(duì)于RISC處理機(jī)201和DSP203獨(dú)立地構(gòu)成超高速緩沖存儲(chǔ)器系統(tǒng)或帶有DMA的存儲(chǔ)器系統(tǒng)。更具體地，必須對(duì)于RISC處理機(jī)201設(shè)置包括著超高速緩沖存儲(chǔ)器202的一個(gè)超高速緩沖存儲(chǔ)器系統(tǒng)，并且對(duì)于DSP203設(shè)置獨(dú)立于該超高速緩沖存儲(chǔ)器系統(tǒng)的包括著帶有DMA的存儲(chǔ)器204的一個(gè)帶有DMA的存儲(chǔ)器系統(tǒng)。從而，存在另一個(gè)問題，即存儲(chǔ)器系統(tǒng)的結(jié)構(gòu)變?yōu)閺?fù)雜，并且提高整個(gè)信息處理設(shè)備的成本。
因此，本發(fā)明的一個(gè)總目的是提供一種新穎和有用的消除了上述問題的信息處理設(shè)備和存儲(chǔ)媒體。
本發(fā)明另一個(gè)和更具體的目的是提供一種可利用相對(duì)簡(jiǎn)單和便宜的結(jié)構(gòu)有效地處理超高速緩存控制請(qǐng)求和DMA控制請(qǐng)求的信息處理設(shè)備，并且提供一種存儲(chǔ)電路信息的計(jì)算機(jī)可讀存儲(chǔ)媒體，該電路信息是用硬件描述語言寫入的并用于設(shè)計(jì)這種信息處理設(shè)備。
本發(fā)明的另一個(gè)目的是提供由判斷裝置和控制裝置組成的信息處理設(shè)備，判斷裝置用于對(duì)輸入請(qǐng)求的地址譯碼，并輸出判斷信號(hào)以指明該輸入請(qǐng)求是超高速緩存控制請(qǐng)求還是DMA控制請(qǐng)求，控制裝置用于當(dāng)來自判斷裝置的判斷信號(hào)指明超高速緩存控制請(qǐng)求時(shí)執(zhí)行超高速緩存控制，并且當(dāng)判斷信號(hào)指明DMA控制請(qǐng)求時(shí)執(zhí)行DMA控制。依據(jù)本發(fā)明的信息處理設(shè)備，有可能利用相對(duì)簡(jiǎn)單和便宜的結(jié)構(gòu)有效地處理超高速緩存控制請(qǐng)求和DMA控制請(qǐng)求。
該信息處理設(shè)備還可包括一個(gè)由第一區(qū)和第二區(qū)組成的單個(gè)存儲(chǔ)器部分，第一區(qū)形成由超高速緩存控制使用的超高速緩存部分，第二區(qū)形成由DMA控制使用的數(shù)據(jù)存儲(chǔ)器部分?？刂蒲b置可包括用于根據(jù)某參數(shù)可變地設(shè)定第一區(qū)和第二區(qū)的比率的裝置。該存儲(chǔ)器部分可具有多端口結(jié)構(gòu)。此外，可在單芯片上設(shè)置該信息處理設(shè)備的各個(gè)部分。
本發(fā)明的另一個(gè)目的是提供一種以硬件描述語言存儲(chǔ)電路信息的計(jì)算機(jī)可讀存儲(chǔ)媒體，它包括第一數(shù)據(jù)區(qū)和第二數(shù)據(jù)區(qū)，第一數(shù)據(jù)區(qū)存儲(chǔ)和判斷裝置有關(guān)的電路信息，判斷裝置用于譯碼輸入請(qǐng)求的地址并輸出指明該輸入請(qǐng)求是超高速緩存控制請(qǐng)求還是DMA控制請(qǐng)求的判斷信號(hào)，第二數(shù)據(jù)區(qū)存儲(chǔ)和控制裝置有關(guān)的電路信息，控制裝置用于當(dāng)來自判斷裝置的判斷信號(hào)指明超高速緩存控制請(qǐng)求時(shí)執(zhí)行超高速緩存控制，并當(dāng)判斷信號(hào)指明DMA控制請(qǐng)求時(shí)執(zhí)行DMA控制。依據(jù)本發(fā)明的計(jì)算機(jī)可讀存儲(chǔ)媒體，有可能利用相對(duì)簡(jiǎn)單和便宜的結(jié)構(gòu)有效地處理超高速緩存控制請(qǐng)求和DMA控制請(qǐng)求。
本發(fā)明的其它目的和進(jìn)一步特性，在結(jié)合附圖閱讀下述詳細(xì)說明后會(huì)變得顯而易見。
圖1是一個(gè)系統(tǒng)框圖，表示常規(guī)信息處理設(shè)備的一個(gè)示例；圖2是一個(gè)系統(tǒng)框圖，表示依據(jù)本發(fā)明的信息處理設(shè)備的第一實(shí)施例；圖3是一個(gè)系統(tǒng)框圖，表示依據(jù)本發(fā)明的信息處理設(shè)備的第二實(shí)施例；圖4是一個(gè)系統(tǒng)框圖，表示依據(jù)本發(fā)明的信息處理設(shè)備的第三實(shí)施例；圖5表示參數(shù)設(shè)定方式、所使用的超高速緩存變址的數(shù)量以及地址的關(guān)系；圖6解釋地址結(jié)構(gòu)；圖7是一個(gè)系統(tǒng)框圖，表示第三實(shí)施例的超高速緩存控制部分的結(jié)構(gòu)；圖8表示由屏蔽位生成部份使用的真值表；圖9是一個(gè)系統(tǒng)框圖，表示依據(jù)本發(fā)明的信息處理設(shè)備的第四實(shí)施例；圖10是一個(gè)系統(tǒng)框圖，表示依據(jù)本發(fā)明的信息處理設(shè)備的第五實(shí)施例；圖11是一個(gè)系統(tǒng)框圖，表示數(shù)據(jù)選擇器部分連同地址控制部分的和存儲(chǔ)器部分的有關(guān)部分的結(jié)構(gòu)；圖12是一個(gè)系統(tǒng)框圖，表示數(shù)據(jù)排列部分連同地址控制部分的和存儲(chǔ)器部分的有關(guān)部分的結(jié)構(gòu)；圖13說明實(shí)際電路設(shè)計(jì)過程的過程圖；圖14是一個(gè)透視圖，表示實(shí)現(xiàn)圖13中的設(shè)計(jì)過程的一個(gè)計(jì)算機(jī)系統(tǒng)；
圖15表示處理機(jī)部分的結(jié)構(gòu)；圖16表示微代碼的結(jié)構(gòu)；圖17是一個(gè)流程圖，說明處理機(jī)部分的操作處理執(zhí)行方法，以及圖18說明處理機(jī)部分的操作處理。
在RISC型指令的情況下，多數(shù)不能預(yù)測(cè)要處理的其中包括超高速緩存控制請(qǐng)求的數(shù)據(jù)。另一方面，在DSP型指令情況下，多數(shù)不能預(yù)測(cè)要處理的其中包括DMA控制請(qǐng)求的數(shù)據(jù)。這樣，若有可能使RISC型指令和DSP型指令共存，則應(yīng)可能對(duì)于RISC型指令和DSP型指令共同使用一個(gè)用于指令的存儲(chǔ)器和一個(gè)用于數(shù)據(jù)的存儲(chǔ)器。然而，其特征在于，在數(shù)據(jù)處理和信號(hào)處理之間被處理的數(shù)據(jù)和被使用存儲(chǔ)器系統(tǒng)具有下述明顯的差異。
如果DMA的參數(shù)設(shè)定時(shí)間和DMA的數(shù)據(jù)傳送時(shí)間二者之和小于處理機(jī)處理被傳送數(shù)據(jù)的時(shí)間，則有可能通過對(duì)數(shù)據(jù)處理采用帶有DMA的存儲(chǔ)器系統(tǒng)可更有效地操作處理機(jī)。換言之，完全可以與操作處理并行地執(zhí)行數(shù)據(jù)傳送。然而，如果在不能預(yù)測(cè)下一個(gè)要處理的數(shù)據(jù)的情況下對(duì)數(shù)據(jù)處理采用帶有DMA的存儲(chǔ)器系統(tǒng)，則通過每次確定要處理的數(shù)據(jù)后設(shè)定DMA參數(shù)才執(zhí)行數(shù)據(jù)傳送，因此，串行地執(zhí)行操作處理和數(shù)據(jù)傳送。
另一方面，若對(duì)數(shù)據(jù)處理采用超高速緩沖存儲(chǔ)器系統(tǒng)，當(dāng)要處理的數(shù)據(jù)未在超高速緩存中存在時(shí)，串行地執(zhí)行操作處理和數(shù)據(jù)傳送。但是在這種情況下，由于不必設(shè)定參數(shù)，有可能減小數(shù)據(jù)傳送時(shí)間。
因此，若對(duì)于RISC型指令和DSP型指令采用使超高速緩沖存儲(chǔ)器系統(tǒng)作為一個(gè)用于數(shù)據(jù)的公用存儲(chǔ)器系統(tǒng)，則該結(jié)構(gòu)適用于數(shù)據(jù)處理，但由于不能并行地執(zhí)行操作處理和數(shù)據(jù)傳送，不能對(duì)信號(hào)處理有效地使用處理機(jī)的性能。另一方面，若對(duì)于RISC型指令和DSP型指令采用具有DMA的存儲(chǔ)器系統(tǒng)作為一個(gè)用于數(shù)據(jù)的公用存儲(chǔ)器系統(tǒng)，則該結(jié)構(gòu)適用于信號(hào)處理，但出于下述原因不能對(duì)數(shù)據(jù)處理有效地使用處理機(jī)的性能。即，和采用超高速緩沖存儲(chǔ)器系統(tǒng)的情況相比數(shù)據(jù)處理中的數(shù)據(jù)傳送時(shí)間變長，當(dāng)處理新數(shù)據(jù)時(shí)總是需要一條指令以便為DMA設(shè)定參數(shù)，而且增加程序步的數(shù)量。
從而，在本發(fā)明中，把信息處理設(shè)備構(gòu)造成包括判斷裝置和控制裝置，判斷裝置用于對(duì)輸入請(qǐng)求的地址譯碼并且輸出指明該輸入請(qǐng)求是超高速緩存控制請(qǐng)求還是DMA控制請(qǐng)求的判斷信號(hào)，控制裝置用于當(dāng)來自判斷裝置的判斷信號(hào)指明超高速緩存控制請(qǐng)求時(shí)執(zhí)行超高速緩存控制，并當(dāng)判斷信號(hào)指明DMA控制請(qǐng)求時(shí)執(zhí)行DMA控制。
此外，在本發(fā)明中，把存儲(chǔ)硬件描述語言下的電路信息的計(jì)算機(jī)可讀存儲(chǔ)媒體構(gòu)造成包括第一數(shù)據(jù)區(qū)和第二數(shù)據(jù)區(qū)，第一數(shù)據(jù)區(qū)存儲(chǔ)和判斷裝置有關(guān)的電路信息，判斷裝置用于譯碼輸入請(qǐng)求的地址并輸出指明該輸入請(qǐng)求是超高速緩存控制請(qǐng)求還是DMA控制請(qǐng)求的判斷信號(hào)，第二數(shù)據(jù)區(qū)存儲(chǔ)和控制裝置有關(guān)的電路信息，控制裝置用于當(dāng)來自判斷裝置的判斷信號(hào)指明超高速緩存控制請(qǐng)求時(shí)執(zhí)行超高速緩存控制，并當(dāng)判斷信號(hào)指明DMA控制請(qǐng)求時(shí)執(zhí)行DMA控制。
這樣，依據(jù)本發(fā)明，有可能通過利用相對(duì)簡(jiǎn)單和便宜的結(jié)構(gòu)有效地處理超高速緩存控制請(qǐng)求和DMA控制請(qǐng)求。
圖2是一個(gè)系統(tǒng)框圖，表示依據(jù)本發(fā)明的信息處理設(shè)備的第一實(shí)施例。該信息處理設(shè)備包括單處理機(jī)部分1，存儲(chǔ)器子系統(tǒng)2和主存儲(chǔ)部分3，它們按圖2中所示連接。在圖2中，虛線表示包含著地址的控制信號(hào)流，實(shí)線表示數(shù)據(jù)流。
處理機(jī)部分1生成諸如RISC指令的在大多數(shù)情況不能預(yù)測(cè)要處理的數(shù)據(jù)的超高速緩存控制請(qǐng)求，并且生成諸如DSP指令的在大多數(shù)情況下可預(yù)測(cè)要處理的數(shù)據(jù)的DMA控制請(qǐng)求。
存儲(chǔ)器子系統(tǒng)2包括一個(gè)地址譯碼器部分21，一個(gè)超高速緩存控制部分22，一個(gè)超高速緩沖存儲(chǔ)器部分23，一個(gè)數(shù)據(jù)存儲(chǔ)器部分24，一個(gè)DMA控制部分25以及一個(gè)數(shù)據(jù)選擇器部分26。存儲(chǔ)器子系統(tǒng)2存儲(chǔ)主存儲(chǔ)部分3的一部分?jǐn)?shù)據(jù)，并響應(yīng)來自處理機(jī)部分1的請(qǐng)求提供和接收數(shù)據(jù)。
主存儲(chǔ)部分3具有周知的存儲(chǔ)大量數(shù)據(jù)的結(jié)構(gòu)。
地址譯碼器部分21譯碼來自處理機(jī)部分1的輸入請(qǐng)求的地址，并判斷該輸入請(qǐng)求是否是對(duì)超高速緩沖存儲(chǔ)器部分23的請(qǐng)求或是對(duì)數(shù)據(jù)存儲(chǔ)器部分24的請(qǐng)求。向超高速緩存控制部分22、數(shù)據(jù)存儲(chǔ)器部分24和數(shù)據(jù)選擇器部分26提供表示該判斷的結(jié)果的判斷信號(hào)以及該輸入請(qǐng)求。更具體地，地址譯碼器部分21向超高速緩存控制部分22、數(shù)據(jù)存儲(chǔ)器部分24和數(shù)據(jù)選擇器部分26提供包括一個(gè)地址的控制信號(hào)，以作為指示判斷結(jié)果的判斷信號(hào)。
對(duì)于來自地址譯碼器部分21的訪問，超高速緩存控制部分22判斷該輸入請(qǐng)求的地址是否存在于超高速緩沖存儲(chǔ)器部分23中，若該輸入請(qǐng)求的地址存在于超高速緩沖存儲(chǔ)器部分23中則對(duì)超高速緩沖存儲(chǔ)器23的數(shù)據(jù)作出請(qǐng)求。若該輸入請(qǐng)求的地址存在于超高速緩沖存儲(chǔ)器部分23中，則發(fā)現(xiàn)該輸入請(qǐng)求是對(duì)超高速緩沖存儲(chǔ)器部分23的請(qǐng)求。若該請(qǐng)求是讀請(qǐng)求，超高速緩存控制部分22讀超高速緩沖存儲(chǔ)器部分23的相應(yīng)地址處的數(shù)據(jù)，并把讀出的數(shù)據(jù)提供給數(shù)據(jù)選擇器部分26。此外，若相應(yīng)地址的數(shù)據(jù)未存在于超高速緩沖存儲(chǔ)器部分23中，從主存儲(chǔ)部分3讀出所請(qǐng)求的數(shù)據(jù)，并在讀出和提供給數(shù)據(jù)選擇器部分26之前把它存儲(chǔ)在超高速緩沖存儲(chǔ)器部分23中。另一方面，若請(qǐng)求是寫請(qǐng)求，超高速緩存控制部分22把處理機(jī)部分1提供的數(shù)據(jù)寫入到超高速緩沖存儲(chǔ)器部分23。
超高速緩沖存儲(chǔ)器部分23具有周知的用于高速緩存地存儲(chǔ)數(shù)據(jù)的結(jié)構(gòu)。另一方面，數(shù)據(jù)存儲(chǔ)器部分24具有周知的用于DMA存儲(chǔ)數(shù)據(jù)的以及用于允許多端口訪問的結(jié)構(gòu)。在該實(shí)施例中，為了方便假定數(shù)據(jù)存儲(chǔ)器部分24是用周知的雙端口存儲(chǔ)器構(gòu)成的，它具有允許雙端口訪問的結(jié)構(gòu)。
對(duì)于來自處理機(jī)部分1的輸入請(qǐng)求，DMA控制部分25占用數(shù)據(jù)存儲(chǔ)器部分24的一個(gè)端口，并把數(shù)據(jù)從主存儲(chǔ)部分3傳送到數(shù)據(jù)存儲(chǔ)器部分24，或把數(shù)據(jù)從數(shù)據(jù)存儲(chǔ)器部分24傳送到主存儲(chǔ)部分3。
由于數(shù)據(jù)存儲(chǔ)器部分24具有雙端口結(jié)構(gòu)，對(duì)于數(shù)據(jù)存儲(chǔ)器部分24可以獨(dú)立地進(jìn)行一個(gè)來自DMA控制部分25的訪問和一個(gè)來自地址譯碼器部分21的訪問。對(duì)于來自地址譯碼器部分21的訪問，數(shù)據(jù)存儲(chǔ)器部分24利用另一個(gè)未由DMA控制部分25占用的端口，以在讀請(qǐng)求情況下讀出相應(yīng)的數(shù)據(jù)并把讀出的數(shù)據(jù)提供給數(shù)據(jù)選擇器部分26，而在寫請(qǐng)求的情況下寫入來自處理機(jī)部分1的數(shù)據(jù)。
若來自處理機(jī)部分1的輸入請(qǐng)求是讀請(qǐng)求，根據(jù)包括著地址并是從地址譯碼器部分21得到的控制信號(hào)(即，判斷信號(hào))，數(shù)據(jù)選擇器部分26選擇性地向處理機(jī)部分1提供經(jīng)超高速緩存控制部分22得到的來自超高速緩沖存儲(chǔ)器部分23的數(shù)據(jù)或者來自數(shù)據(jù)存儲(chǔ)器部分24的數(shù)據(jù)。
包括著超高速緩存控制部分22和超高速緩沖存儲(chǔ)器部分23的超高速緩沖存儲(chǔ)器系統(tǒng)是一種緩沖存儲(chǔ)器，其對(duì)具有大存儲(chǔ)容量的主存儲(chǔ)部分3提供能夠高速存取。該超高速緩沖存儲(chǔ)器系統(tǒng)在允許高速存取的超高速緩沖存儲(chǔ)器部分23中存儲(chǔ)數(shù)據(jù)，同時(shí)保持主存儲(chǔ)部分3的地址空間。從而，處理機(jī)部分1利用主存儲(chǔ)部分3的地址空間的地址值訪問超高速緩沖存儲(chǔ)器部分23。
另一方面，包括著DMA控制部分25和數(shù)據(jù)存儲(chǔ)器部分24的帶有DMA的存儲(chǔ)器系統(tǒng)存在于一個(gè)和主存儲(chǔ)部分3的地址空間不同的地址空間中，并且存儲(chǔ)主存儲(chǔ)部分3中的數(shù)據(jù)、由處理機(jī)部分1生成的數(shù)據(jù)等的拷貝。從而，處理機(jī)部分1利用和主存儲(chǔ)部分3不同的地址空間的地址值訪問數(shù)據(jù)存儲(chǔ)部分2。
通過利用地址空間區(qū)分來自處理機(jī)部分1的存儲(chǔ)器存取，有可能構(gòu)成在其中共存超高速緩沖存儲(chǔ)器系統(tǒng)和帶有DMA的存儲(chǔ)器系統(tǒng)的存儲(chǔ)器子系統(tǒng)2。地址譯碼器部分21可以通過簡(jiǎn)單的判斷生成上面說明的判斷信號(hào)，例如若地址小于或等于預(yù)定的值判斷請(qǐng)求是對(duì)超高速緩沖存儲(chǔ)器的請(qǐng)求，而若地址大于預(yù)定值則判斷請(qǐng)求是對(duì)帶有DMA的存儲(chǔ)器系統(tǒng)的請(qǐng)求。
依據(jù)該實(shí)施例，可以把處理機(jī)部分1的峰值性能和實(shí)際性能做成大致是相同的，并且可能構(gòu)造一種信息處理設(shè)備，在其中處理機(jī)部分1不會(huì)因數(shù)據(jù)供應(yīng)而停止。
接著，說明依據(jù)本發(fā)明的信息處理設(shè)備的第二實(shí)施例。圖3是一個(gè)系統(tǒng)框圖，表示本信息處理設(shè)備的第二實(shí)施例。在圖3中，和圖2中的對(duì)應(yīng)部分相同的各部分用相同的參照數(shù)標(biāo)示，并省略對(duì)它們的說明。
存儲(chǔ)器子系統(tǒng)2a包括地址譯碼器部分22、超高速緩存控制部分22a、DMA控制部分25、超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27，它們按圖3中所示連接。
超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27如圖2中所示的超高速緩沖存儲(chǔ)器部分23和數(shù)據(jù)存儲(chǔ)器部分24運(yùn)行，并且具有允許多端口訪問的結(jié)構(gòu)。在該實(shí)施例中，超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27具有允許雙端口訪問的結(jié)構(gòu)。超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的存儲(chǔ)器區(qū)可固定地分成用于超高速緩存控制部分22a的第一存儲(chǔ)器區(qū)和用于DMA控制部分25的第二存儲(chǔ)器區(qū)。
地址譯碼器部分21根據(jù)超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的存儲(chǔ)器區(qū)的劃分對(duì)來自處理機(jī)部分1的輸入請(qǐng)求的地址譯碼，并判斷輸入請(qǐng)求是對(duì)第一存儲(chǔ)器區(qū)的請(qǐng)求還是對(duì)第二存儲(chǔ)器區(qū)的請(qǐng)求。把輸入請(qǐng)求和指明地址譯碼器部分21作出的判斷的結(jié)果的判斷信號(hào)提供給超高速緩存控制部分22a。更具體地，地址譯碼器部分21向超高速緩存控制部分22a提供包含著指示判斷結(jié)果作為判斷信號(hào)的地址的控制信號(hào)。
對(duì)于來自地址譯碼器部分21的存取，超高速緩存控制部分22a判斷輸入請(qǐng)求的地址是否存在于超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的第一存儲(chǔ)器區(qū)中，若輸入請(qǐng)求的地址存在于第一存儲(chǔ)器區(qū)中，則作出對(duì)第一存儲(chǔ)器區(qū)的數(shù)據(jù)的請(qǐng)求。若輸入請(qǐng)求的地址存在于第一存儲(chǔ)器區(qū)中，則得知該輸入請(qǐng)求是超高速緩存控制請(qǐng)求。在輸入請(qǐng)求是讀請(qǐng)求的情況下，超高速緩存控制部分22a從超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的第一存儲(chǔ)器區(qū)的對(duì)應(yīng)地址讀出數(shù)據(jù)，并經(jīng)超高速緩存控制部分22a把讀出的數(shù)據(jù)提供給處理機(jī)部分1。另外，若相應(yīng)地址上的數(shù)據(jù)不存在于超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的第一存儲(chǔ)器區(qū)中，從主存儲(chǔ)部分3讀出請(qǐng)求的數(shù)據(jù)并存儲(chǔ)到超高速緩沖數(shù)據(jù)存儲(chǔ)器部分23的第一存儲(chǔ)器區(qū)中，然后從第一存儲(chǔ)器區(qū)讀出數(shù)據(jù)并經(jīng)超高速緩存控制部分22a提供到處理機(jī)部分1。另一方面，在輸入請(qǐng)求是寫請(qǐng)求的情況下，超高速緩存控制部分22a把處理機(jī)部分1經(jīng)超高速緩存控制部分22a提供的數(shù)據(jù)寫入到超高速緩存數(shù)據(jù)存儲(chǔ)器部分23的第一存儲(chǔ)器區(qū)。
DMA控制部分25根據(jù)來自處理機(jī)部分1的輸入請(qǐng)求占用超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的一個(gè)端口，并把來自主存儲(chǔ)部分3的數(shù)據(jù)傳送到超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的第二存儲(chǔ)器區(qū)，或者把來自超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的第二存儲(chǔ)器區(qū)的數(shù)據(jù)傳送到主存儲(chǔ)部分3。
由于超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27具有雙端口結(jié)構(gòu)，有可能獨(dú)立地完成來自DMA控制部分25的訪問和來自地址譯碼器部分21的訪問。對(duì)于來自地址譯碼器部分21的訪問，超高速緩沖數(shù)據(jù)存儲(chǔ)部分27使用一個(gè)不由DMA控制部分25占用的端口，在讀請(qǐng)求的情況下從第二存儲(chǔ)器區(qū)讀出對(duì)應(yīng)的數(shù)據(jù)，并經(jīng)超高速緩存控制部分22a把讀出的數(shù)據(jù)提供到處理機(jī)部分1，在寫請(qǐng)求的情況下把來自處理機(jī)部分1的數(shù)據(jù)寫入第二存儲(chǔ)器區(qū)。
在該實(shí)施例中，采用單個(gè)超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27代替圖2中所示的超高速緩沖存儲(chǔ)器部分23以及數(shù)據(jù)存儲(chǔ)器部分24。從而，不必設(shè)置圖2中示出的數(shù)據(jù)選擇器部分26。在來自處理機(jī)部分1的輸入請(qǐng)求是讀請(qǐng)求的情況下，可以把從超高速緩沖數(shù)據(jù)存儲(chǔ)器27的第一或第二存儲(chǔ)器區(qū)讀出的數(shù)據(jù)直接提供給處理機(jī)部分1。
依據(jù)該實(shí)施例，可以把處理機(jī)部分1的峰值性能和實(shí)際性能做成大致是相同的，并且可能構(gòu)造一種信息處理設(shè)備，在其中處理機(jī)部分1不會(huì)因數(shù)據(jù)供應(yīng)而停止。
下面說明依據(jù)本發(fā)明的信息處理設(shè)備的第三實(shí)施例。圖4是一個(gè)系統(tǒng)框圖，表示本信息處理設(shè)備的第三實(shí)施例。在圖4中，和圖3中的對(duì)應(yīng)部分相同的各部分用相同的參照數(shù)標(biāo)志，并省略對(duì)它們的說明。
存儲(chǔ)器子系統(tǒng)26包括地址譯碼器部分21、超高速緩存控制部分22b、DMA控制部分25及超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27，它們?nèi)鐖D4中所示連接。
在該實(shí)施例中，可把超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的存儲(chǔ)器區(qū)任意地劃分為由超高速緩存控制部分22b使用的第一存儲(chǔ)器區(qū)以及由DMA控制部分25使用的第二存儲(chǔ)器區(qū)。
只要其能把和超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27內(nèi)的第一存儲(chǔ)器區(qū)和第二存儲(chǔ)器區(qū)的比率有關(guān)的參數(shù)提供給超高速緩存控制部分22b，不把對(duì)超高速緩存控制部分22b設(shè)定參數(shù)的方法局限在某特定方法上。例如，可以從存儲(chǔ)器子系統(tǒng)2b或處理機(jī)部分1的外部直接向超高速緩存控制部分22b提供這些參數(shù)，或者，通過從存儲(chǔ)器子系統(tǒng)2b或處理機(jī)部分1的外部設(shè)定的某寄存器讀出這些參數(shù)直接向超高速緩存控制部分22b提供這些參數(shù)。此外，當(dāng)采用這樣的寄存器時(shí)，該寄存器可設(shè)置在存儲(chǔ)器子系統(tǒng)2b之內(nèi)、設(shè)置在存儲(chǔ)器子系統(tǒng)2b之外或設(shè)置在超高速緩存控制部分22b之內(nèi)。
依據(jù)該實(shí)施例，通過根據(jù)該信息處理設(shè)備的用途可變地設(shè)定第一和第二存儲(chǔ)器區(qū)的比率，有可能構(gòu)造一種適用于不同媒體處理應(yīng)用的信息處理設(shè)備。此外，可以把處理機(jī)部分1的峰值性能和實(shí)際性能做成大致是相同的，并且可能構(gòu)造一種信息處理設(shè)備，在其中處理機(jī)部分1不會(huì)因數(shù)據(jù)供應(yīng)而停止。
圖5和6說明一種通過可變地設(shè)定超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的一個(gè)散列函數(shù)任意地把超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27劃分成由超高速緩存控制部分22b使用的第一存儲(chǔ)器區(qū)和由DMA控制部分25使用的第二存儲(chǔ)器區(qū)的方法。圖5表示參數(shù)設(shè)定方式、所使用的超高速緩存變址的數(shù)量和地址的關(guān)系。圖6說明地址結(jié)構(gòu)。
在該實(shí)施例中，一種可變超高速緩存算法使用下述參數(shù)。
·直接映象系統(tǒng)·以字節(jié)為單元的地址adr[20:0]充當(dāng)?shù)刂贰?條超高速緩存線由16個(gè)字節(jié)構(gòu)成·超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的存儲(chǔ)器容量為8K字節(jié)·主存儲(chǔ)部分3的存儲(chǔ)容量為2M字節(jié)·存儲(chǔ)地址值的并在后面說明的TAG-RAM的存儲(chǔ)容量為1K字節(jié)
·如后面說明那樣使用的數(shù)據(jù)定義標(biāo)志(Valid)·如后面說明那樣使用的數(shù)據(jù)重寫標(biāo)志(Modify)如圖5中所示，該散列函數(shù)具有10參數(shù)設(shè)定方式“0”至“9”。例如，在參數(shù)設(shè)定方式“0”的情況下，超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的整個(gè)存儲(chǔ)器區(qū)用作超高速緩沖存儲(chǔ)器部分，并且由于使用的變址數(shù)量是512(0到511)上述各標(biāo)志和RAG-RAM使用整個(gè)存儲(chǔ)器區(qū)。另外，在參數(shù)設(shè)定方式“1”的情況下，超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的4K字節(jié)的存儲(chǔ)器區(qū)充當(dāng)超高速緩存部分而剩余4K字節(jié)充當(dāng)數(shù)據(jù)存儲(chǔ)器部分，并且由于所使用的變址數(shù)量是256(0到255)上述各標(biāo)志和TAG-RAM使用一半的存儲(chǔ)器區(qū)。換言之，當(dāng)參數(shù)設(shè)定方式為“1”時(shí)，和變址256至511對(duì)應(yīng)的超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的存儲(chǔ)器區(qū)在用DMA傳送數(shù)據(jù)時(shí)充當(dāng)數(shù)據(jù)存儲(chǔ)器部分。而且，當(dāng)參數(shù)設(shè)定方式為“9”時(shí)，超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的整個(gè)存儲(chǔ)器區(qū)充當(dāng)數(shù)據(jù)存儲(chǔ)器部分，而超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27處于超高速緩存關(guān)閉狀態(tài)。
圖6表示地址結(jié)構(gòu)和圖5中示出的變址的關(guān)系。在地址中，地址段adr[3:0]用于字節(jié)選擇，地址段adr[20:4]具有圖6中示出的結(jié)構(gòu)。在地址段[20:4]中，由adr[X:4]指示變址0至511，并對(duì)各變址提供定義標(biāo)志(Valid)、重寫標(biāo)志(Modify)、TAG-RAM區(qū)及超高速緩沖數(shù)據(jù)存儲(chǔ)器區(qū)。對(duì)于參數(shù)設(shè)定方式“0”至“8”X取12至4的值，而參數(shù)設(shè)定方式“9”對(duì)應(yīng)于超高速緩存關(guān)閉狀態(tài)。TAG-RAM區(qū)具有16(位)×512=1(K字節(jié))的存儲(chǔ)容量，超高速緩沖數(shù)據(jù)存儲(chǔ)器區(qū)具有16(字節(jié))×5128(K字節(jié))的存儲(chǔ)容量。
圖7是一個(gè)系統(tǒng)框圖，表示本實(shí)施例的超高速緩存控制部分22b的結(jié)構(gòu)。超高速緩存控制部分22b具有如圖7中所示連接的一個(gè)屏蔽位生成部分221、一個(gè)地址屏蔽部分222、一個(gè)TAG-RAM 223、一個(gè)數(shù)據(jù)RAM 224、TAG地址屏蔽部分225和226、一個(gè)數(shù)據(jù)選擇器部分227、一個(gè)比較器部分228及一個(gè)位屏蔽部分229。
對(duì)屏蔽位生成部分221輸入一個(gè)指示參數(shù)設(shè)定方式“0”至“9”中之一的方式信號(hào)。屏蔽位生成部分221根據(jù)圖8中示出的真值表生成和該方式信號(hào)所指示的參數(shù)設(shè)定方式對(duì)應(yīng)的超高速緩存關(guān)閉信號(hào)CACHE OFF和位屏蔽信號(hào)BIT_MASK[12:5]。把位屏蔽信號(hào)BIT_MASK[12:5]提供到地址屏蔽部分222和TAG地址屏蔽部分225、226。超高速緩存關(guān)閉信號(hào)CACHE_OFF提供給位屏蔽部分229。
輸入到超高速緩存控制部分22b的地址adr[20:0]中的地址段adr[12:4]輸入到地址屏蔽部分222。地址adr[20:0]的地址段adr[20:5]輸入到TAG地址屏蔽部分225，地址adr[20:0]的地址段adr[3:0]輸入到數(shù)據(jù)選擇器部分227。地址屏蔽部分222得到位屏蔽信號(hào)BIT_MASK[12:5]和地址段adr[12:5]之間的以位為單位的邏輯積(AND)，并且輸出變址INDEX[12:5]，而且還按其原樣傳送地址段adr[4]并把該地址段adr[4]輸出為變址INDEX[4]。把地址屏蔽部分222中AND運(yùn)算得到的變址INDEX[12:5]提供給數(shù)據(jù)RAM224。另一方面，把通過地址屏蔽部分222的INDEX[4]提供給TAG-RAM223。
TAG地址屏蔽部分225在地址段adr[12:5]和位屏蔽信號(hào)BIT_MASK[12:5]之間以位為單位得到AND，并且輸出地址屏蔽adr_msk[12:5]。TAG地址屏蔽部分225使地址段[20:13]按原樣通過，并把該地址段[20:13]輸出為地址屏蔽adr_msk[20:13]。
TAG地址屏蔽部分226在來自TAG-RAM223的標(biāo)記數(shù)據(jù)tag-data[12:5]和位屏蔽信號(hào)BIT_MASK[12:5]之間以位為單位得到AND，并輸出標(biāo)志屏蔽tag_msk[12:5]。此外，TAG地址屏蔽部分226使標(biāo)志數(shù)據(jù)tag_data[20:13](來自TAG-RAM 223)按原樣通過，并把該標(biāo)志數(shù)據(jù)tag_data[20:13]輸出為標(biāo)志屏蔽tag_msk[20:13]。
比較器部分228把來自TAG地址屏蔽部分225的地址屏蔽adr_msk[20:5]和來自TAG地址屏蔽部分226的標(biāo)志屏蔽tag_msk[20:5]進(jìn)行比較，若二者匹配則輸出信號(hào)cmp=1，若二者不匹配則輸出信號(hào)cmp=0。
位屏蔽部分229獲得來自屏蔽位生成部分221的超高速緩存關(guān)閉信號(hào)CACHE_OFF和來自比較器部分228的信號(hào)cmp的AND(“與”)，并把該AND的結(jié)果輸出為命中(hit)信號(hào)。該命中信號(hào)表示是否把超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27的存儲(chǔ)器區(qū)用作第一存儲(chǔ)器區(qū)，即，充當(dāng)超高速緩沖存儲(chǔ)器部分。該命中信號(hào)提供到超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27。
根據(jù)地址段adr[3:0]的值，數(shù)據(jù)選擇器部分227從數(shù)據(jù)RAM224輸出的128位數(shù)據(jù)data_pre[127:0]中選擇32位的數(shù)據(jù)。選定的32位數(shù)據(jù)提供給超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27。
下面說明依據(jù)本發(fā)明的信息處理設(shè)備的第四實(shí)施例。圖9是一個(gè)系統(tǒng)框圖，表示本信息處理設(shè)備的第四實(shí)施例。在圖9中，和圖4中的對(duì)應(yīng)部分相同的各部分用相同的參照數(shù)標(biāo)示，并省略對(duì)它們的說明。
處理機(jī)部分1C具有多個(gè)讀端口。此外，存儲(chǔ)器子系統(tǒng)2C包括地址譯碼器部分21，超高速緩存控制部分22C、DMA控制部分25及超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27C，它們按圖9中所示連接。超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27C具有和處理機(jī)部分1C的端口數(shù)量匹配的多端口結(jié)構(gòu)。
對(duì)于來自地址譯碼器部分21的訪問，超高速緩存控制部分22C判斷輸入請(qǐng)求的地址是否存在于超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27C的第一存儲(chǔ)器區(qū)中，若該地址存在于第一存儲(chǔ)器區(qū)之中，則對(duì)第一存儲(chǔ)器區(qū)中的數(shù)據(jù)作出請(qǐng)求。若輸入請(qǐng)求的地址在第一存儲(chǔ)器區(qū)中，得知該輸入請(qǐng)求是超高速緩存控制請(qǐng)求。在輸入請(qǐng)求是讀請(qǐng)求的情況下，超高速緩存控制部分22C從超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27C的第一存儲(chǔ)器區(qū)內(nèi)的相應(yīng)地址讀數(shù)據(jù)，并把讀出的數(shù)據(jù)直接提供給處理機(jī)部分1C。此外，若對(duì)應(yīng)地址處的數(shù)據(jù)不存在于超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27C的第一存儲(chǔ)器區(qū)內(nèi)，從主存儲(chǔ)部分3讀該請(qǐng)求的數(shù)據(jù)并存儲(chǔ)到超高速緩沖數(shù)據(jù)存儲(chǔ)器部分23C的第一存儲(chǔ)器區(qū)中，然后從第一存儲(chǔ)器區(qū)讀該數(shù)據(jù)并直接提供給處理機(jī)部分1C。另一方面，在輸入請(qǐng)求是寫請(qǐng)求的情況下，超高速緩存控制部分22c把從處理機(jī)部分1C提供的數(shù)據(jù)寫入到超高速緩沖數(shù)據(jù)存儲(chǔ)器部分23C的第一存儲(chǔ)器區(qū)中。
因?yàn)槌咚倬彌_數(shù)據(jù)存儲(chǔ)器部分27C具有多端口結(jié)構(gòu)，有可能獨(dú)立地完成來自DMA控制部分25的訪問和來自地址譯碼器部分21的訪問，對(duì)于來自地址譯碼器部分21的訪問，超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27C使用一個(gè)未被DMA控制部分25占用的端口，并在讀請(qǐng)求的情況下從第二存儲(chǔ)器區(qū)讀出相應(yīng)的數(shù)據(jù)并把讀出的數(shù)據(jù)直接提供給處理機(jī)部分1C，而在寫請(qǐng)求的情況下把來自處理機(jī)部分1C的數(shù)據(jù)寫入第二存儲(chǔ)器區(qū)。
在該實(shí)施例中，處理機(jī)部分1C具有多個(gè)讀端口，并且超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27C具有和處理機(jī)部分1C的端口數(shù)量匹配的多端口結(jié)構(gòu)。因此，有可能在不干擾處理機(jī)部分1C的操作處理下完成對(duì)存儲(chǔ)器子系統(tǒng)2C的訪問。
換言之，在信號(hào)處理中，對(duì)于順序輸入的數(shù)據(jù)執(zhí)行適當(dāng)?shù)牟僮魈幚?，并輸出處理的結(jié)果。從而，只存在極少的可能再次使用的數(shù)據(jù)，如常規(guī)RISC處理機(jī)的情況中，由于在執(zhí)行基于寄存器的操作處理的體系結(jié)構(gòu)中的操作處理之前總是需要一條進(jìn)行從存儲(chǔ)器到寄存器的傳送的指令，實(shí)際的性能相對(duì)于處理機(jī)的峰值性能是降低的。此外，即使在存在著具有高概率的再使用的數(shù)據(jù)的情況下，數(shù)據(jù)量大于處理機(jī)內(nèi)少量寄存器可存儲(chǔ)的量，從而，總是需要寄存器傳送指令。
然而依據(jù)本實(shí)施例，來自超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27C的數(shù)據(jù)可以直接由該操作使用，從而有可能改善處理機(jī)的體系結(jié)構(gòu)。此外，通過為處理機(jī)部分1C設(shè)置二個(gè)或更多的讀端口即數(shù)據(jù)輸入端口，并且通過把超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27C構(gòu)造成具有多端口結(jié)構(gòu)，有可能建立一種在其中操作處理不受數(shù)據(jù)供給干擾的信息處理設(shè)備。另外，由于可略去寄存器傳送指令，有可能減少指令步的數(shù)量并改善處理機(jī)部分1C的實(shí)際性能。
下面說明依據(jù)本發(fā)明的信息處理設(shè)備的第五實(shí)施例。圖10是一個(gè)系統(tǒng)框圖，表示本信息處理設(shè)備的第五實(shí)施例。在圖10中，和圖2中的對(duì)應(yīng)部分相同的各部分用相同的參照數(shù)標(biāo)示，并省略對(duì)它們的說明。
存儲(chǔ)器子系統(tǒng)2d包括數(shù)據(jù)選擇器部分26-1、數(shù)據(jù)排列部分26-2、N個(gè)存儲(chǔ)器部分27-1至27-N以及地址控制部分29，它們?nèi)鐖D10中所示連接。在圖10中，省略了對(duì)主存儲(chǔ)部分3的示出。
N個(gè)存儲(chǔ)器部分27-1至27-N形成由超高速緩存控制作為超高速緩沖存儲(chǔ)器部分使用的第一區(qū)以及由DMA控制作為數(shù)據(jù)存儲(chǔ)器部分使用的第二區(qū)。每個(gè)存儲(chǔ)器部分27-1至27-N具有的數(shù)據(jù)寬度L小于或等于來自處理機(jī)部分1的請(qǐng)求的最大數(shù)據(jù)寬度M，其中L、N、M為整數(shù)并滿足LN≥2M。
在來自處理機(jī)部分1的輸入請(qǐng)求是讀請(qǐng)求的情況下，基于地址控制部分29譯碼的地址，數(shù)據(jù)選擇器部分26-1選擇性地向處理機(jī)部分1輸出從存儲(chǔ)器部分27-1至27-N中讀出的數(shù)據(jù)之中的和譯碼地址對(duì)應(yīng)的數(shù)據(jù)。另外，在來自處理機(jī)部分1的輸入請(qǐng)求是寫請(qǐng)求的情況下，基于地址控制部分29譯碼的地址，數(shù)據(jù)排列部分26-2把來自處理機(jī)部分1的數(shù)據(jù)寫入到存儲(chǔ)器部分27-1至27-N內(nèi)的對(duì)應(yīng)位置中。
在該實(shí)施例中，來自處理機(jī)部分1的地址和處理機(jī)部分1的存儲(chǔ)器存取數(shù)據(jù)寬度不同，而是一種以字節(jié)為單位的地址。這樣，存儲(chǔ)器子系統(tǒng)2d構(gòu)造成有可能從一個(gè)任意字節(jié)地址訪問具有處理機(jī)部分1的存儲(chǔ)器存取數(shù)據(jù)寬度的數(shù)據(jù)。因此，有可能總是處理包括著處理機(jī)部分1所請(qǐng)求的數(shù)據(jù)的相繼數(shù)據(jù)，并且從某任意字節(jié)地址讀該數(shù)據(jù)和把讀出的數(shù)據(jù)提供給處理機(jī)部分1。此外，通過在寫數(shù)據(jù)時(shí)也以字節(jié)為單位控制寫入，有可能把數(shù)據(jù)寫入到任意字節(jié)地址中。
通過改進(jìn)處理機(jī)的體系結(jié)構(gòu)，處理機(jī)借助并行地執(zhí)行2個(gè)、4個(gè)或更多的操作可以高速執(zhí)行信號(hào)處理。但若在該處理機(jī)中使用圖1中所示的常規(guī)帶有DMA的存儲(chǔ)器系統(tǒng)，在處理數(shù)據(jù)上存在著限制。換言之，雖然通過并行操作處理改進(jìn)了性能，必須在執(zhí)行操作處理前執(zhí)行一個(gè)數(shù)據(jù)整形處理指令，不能期望對(duì)操作處理的整體有明顯的改進(jìn)。
也就是說，音頻、圖形、圖象等的信號(hào)處理中所處理的數(shù)據(jù)寬度例如是8位或16位，則同時(shí)可處理32位的處理機(jī)可以并行地執(zhí)行4個(gè)8位的操作處理或并行地執(zhí)行2個(gè)16位的操作處理。同時(shí)可處理64位的處理機(jī)可以并行地執(zhí)行8個(gè)8位的操作處理或4個(gè)16位的操作處理。這樣，利用這種處理機(jī)可以改善操作能力。然而，在圖象過濾處理等中，例如可能對(duì)4個(gè)象素的數(shù)據(jù)和4個(gè)位于和它們偏移一個(gè)象素位置的象素的數(shù)據(jù)執(zhí)行4個(gè)并行處理操作。在這種情況下，必須在執(zhí)行4個(gè)并行操作處理之前先進(jìn)行諸如前處理的數(shù)據(jù)整形處理，從而降低了4個(gè)并行操作處理的效果。更具體地，具有DMA的存儲(chǔ)器系統(tǒng)具有和處理機(jī)的數(shù)據(jù)寬度匹配的存儲(chǔ)器位寬度和地址，并且若處理機(jī)的數(shù)據(jù)寬度例如是32位，則把存儲(chǔ)器構(gòu)建成具有32位的存儲(chǔ)器位寬度。從而，若需要得到跨越存儲(chǔ)器的二個(gè)相繼地址的32位數(shù)據(jù)，則必須執(zhí)行所謂的組件(pack)處理，在組件處理中處理機(jī)讀出二個(gè)相繼地址的數(shù)據(jù)然后從讀出的數(shù)據(jù)中提取并處理所需的數(shù)據(jù)。
另一方面，依據(jù)本實(shí)施例，當(dāng)讀數(shù)據(jù)和寫數(shù)據(jù)時(shí)在存儲(chǔ)器子系統(tǒng)2d內(nèi)有效地執(zhí)行和數(shù)據(jù)整形處理，例如所謂的組件處理，對(duì)應(yīng)的處理。這樣，有可能省掉數(shù)據(jù)整形處理指令，并通過2個(gè)并行操作處理、4個(gè)并行操作處理等達(dá)到特別滿意的效果。
在從2個(gè)或更多的端口處生成來自處理機(jī)部分1的讀請(qǐng)求的情況中，可把存儲(chǔ)器子系統(tǒng)2d內(nèi)的存儲(chǔ)器部分27-1至27-N構(gòu)造具有多端口結(jié)構(gòu)，以類似于圖8中所示的處理機(jī)部分1C和超高速緩沖數(shù)據(jù)存儲(chǔ)器部分27C的關(guān)系，從而有可能立即應(yīng)付來自處理機(jī)部分1的多個(gè)數(shù)據(jù)請(qǐng)求。
圖11是一個(gè)系統(tǒng)框圖，表示數(shù)據(jù)選擇器部分26-1以及地址控制部分29的和存儲(chǔ)器部分27-1至27-N的有關(guān)部分的結(jié)構(gòu)。圖12是一個(gè)系統(tǒng)框圖，表示數(shù)據(jù)排列部分26-2連帶著地址控制部分29的和存儲(chǔ)器部分27-1至27-N的有關(guān)部分的結(jié)構(gòu)。出于方便的原因，圖11和12示出N=2的情況。
在圖11中，地址控制部分29包括加法器29a，比較器292、293以及2:1選擇器294、295。每個(gè)存儲(chǔ)器部分27-1和27-2是由位寬度為64位的RAM構(gòu)成的，并形成一個(gè)位寬度為128位的RAM區(qū)27A。數(shù)據(jù)選擇器26-1包括選擇信號(hào)生成部分261、2:1選擇器262、寄存器263和8:1選擇器264。
在來自處理機(jī)部分1的輸入請(qǐng)求是讀請(qǐng)求的情況下，加法器291對(duì)來自處理機(jī)部分1的地址adr[12:0]中的adr[12:3]遞增1，并向選擇器294的“1”輸入端和向選擇器295的“0”輸入端提供地址adr-n[12:4]。另外，向“1”比較器292、“0”比較器293和選擇信號(hào)生成部分261提供adr[12:3]中的adr[3]。另一方面，向選擇器294的“0”輸入端、選擇器295的“1”輸入端和選擇信號(hào)生成部分261提供adr[12:3]中的adr[12:4]。還向選擇信號(hào)生成部分261提供adr[2:0]。從而，若adr[3]為1，選擇器294響應(yīng)“1”比較器292的輸出向存儲(chǔ)器部分27-2輸入提供到選擇器294的“1”輸入端的adr-n[12:4]。此外，若adr[3]為0，選擇器295響應(yīng)“0”比較器293的輸出向存儲(chǔ)器部分27-1輸入提供到選擇器295的“0”輸入端的adr-n[12:4]。這樣，若adr[3]例如為1，選擇器294響應(yīng)“1”比較器292的輸出向存儲(chǔ)器部分27-2輸入提供到選擇器294的“1”輸入端的adr-n[12:4]，并且選擇器295響應(yīng)“0”比較器293的輸出向存儲(chǔ)器部分27-1輸入提供到選擇器295的“1”輸入端的adr[12:4]。從而，位寬度總共為128位的數(shù)據(jù)被從存儲(chǔ)器部分27-1和27-2的相繼地址上讀出并提供給選擇器262。
選擇信號(hào)生成部分261根據(jù)adr[3]生成選擇信號(hào)adr-d[3]，并把該選擇信號(hào)adr-d[3]提供給選擇器262。響應(yīng)該選擇信號(hào)adr-d[3]，選擇器262向寄存器263提供一個(gè)來自RAM區(qū)27A位寬度為128位的數(shù)據(jù)。寄存器263組合位寬度為128位的數(shù)據(jù)并向選擇器264提供位寬度為32位的8種數(shù)據(jù)。選擇信號(hào)生成部分261根據(jù)地址[2:0]生成選擇信號(hào)adr-d[2:0]并把該選擇信號(hào)adr-d[2:0]提供給選擇器264。選擇器264響應(yīng)選擇信號(hào)adr-d[2:0]向處理機(jī)部分1輸出位寬度為32位的數(shù)據(jù)中的一種對(duì)應(yīng)數(shù)據(jù)。
在圖12中，那些和圖11中的對(duì)應(yīng)部分相同的部分用相同的參照數(shù)標(biāo)示，并略去對(duì)它們的說明。在圖12中，數(shù)據(jù)排列部分26-2包括允許寫入信號(hào)生成部分271、選擇信號(hào)生成部分272、寄存器273、4:1選擇器274-0至274-15。
在來自處理機(jī)部分1的輸入請(qǐng)求是寫請(qǐng)求的情況下，根據(jù)地址adr[3:0]和來自處理機(jī)部分1的允許寫入信號(hào)XWE[3:0]，允許寫入信號(hào)生成部分271生成允許寫入信號(hào)XRAM_WE[15:0]，并把允許寫入信號(hào)XRAM_WE[7:0]提供給存儲(chǔ)器部分27-1和把允許寫入信號(hào)XRAM_WE[15:8]提供給存儲(chǔ)器部分27-2。在該實(shí)施當(dāng)adr[3:0]=0時(shí)，XWE[3:0]和XRAM_WE[3:0]連接，并把其它XRAM_WE都置成1。另一方面，當(dāng)adr[3:0]=1時(shí)，XWE[3:0]和XRAM_WE[4:1]連接，并把其它XRAM_WE都置成1。這樣，根據(jù)地址移位XWE[3:0]的連接，同時(shí)把其它XRAM_WE都置成1。
來自處理機(jī)部分1的32位寫數(shù)據(jù)WDATA[31:0]提供給每個(gè)選擇器274-0至274-15。選擇信號(hào)生成部分272根據(jù)地址adr[3:0]生成指示選擇寫數(shù)據(jù)WDATA[31:0]中的哪4個(gè)字節(jié)的選擇信號(hào)SEL0[1:0]至SEL15[1:0]，并把選擇信號(hào)SEL0[1:0]至SEL15[1:0]提供給對(duì)應(yīng)的選擇器274-0至274-15。
例如，當(dāng)保持字節(jié)“7”時(shí)，選擇信號(hào)生成部分272生成選擇信號(hào)SEL0[1:0]至SEL15[1:0]，從而當(dāng)adr[3:0]=4時(shí)選擇器274-0至274-15選擇寫數(shù)據(jù)WDATA[31:24]，當(dāng)adr[3:0]=5時(shí)選擇寫數(shù)據(jù)WDATA[23:16]，當(dāng)adr[3:0]=6時(shí)選擇寫數(shù)據(jù)WDATA[15:8]，當(dāng)adr[3:0]=7時(shí)選擇寫數(shù)據(jù)WDATA[7:0]。對(duì)于別的地址值，有可能控制由允許寫入信號(hào)生成部分271生成的允許寫入信號(hào)XRAM_WE[15:0]，從而不會(huì)把寫入數(shù)據(jù)WDATA[31:0]寫入到存儲(chǔ)器部分27-1和27-2中。從而，根據(jù)選定的寫數(shù)據(jù)可確定缺省。
來自選擇器274-0至274-15的寫數(shù)據(jù)提供到寄存器273。來自寄存器273的寫數(shù)據(jù)RAM_WDATA[63:0]提供給存儲(chǔ)器部分27-1，來自寄存器273的寫數(shù)據(jù)RAM_WDATA[127:64]提供給存儲(chǔ)器部分27-2。存儲(chǔ)器部分27-1響應(yīng)允許寫入信號(hào)XRAM_WE[7:0]寫入寫數(shù)據(jù)RAM_WDATA[63:0]，而存儲(chǔ)器部分27-2響應(yīng)允許寫入信號(hào)XRAM_WE[15:8]寫入寫數(shù)據(jù)RAM_WDATA[127:64]。
上述各實(shí)施例中，可把存儲(chǔ)器子系統(tǒng)設(shè)置在單個(gè)半導(dǎo)體芯片上。此外，可在單個(gè)半導(dǎo)體片上設(shè)置存儲(chǔ)器子系統(tǒng)和主存儲(chǔ)器部分。而且，可在單個(gè)半導(dǎo)體芯片上設(shè)置處理機(jī)部分和存儲(chǔ)器子系統(tǒng)。進(jìn)而，可在單個(gè)半導(dǎo)體芯片上設(shè)置全部的處理機(jī)部分、存儲(chǔ)器子系統(tǒng)和主存儲(chǔ)器部分。
當(dāng)然，有可能適當(dāng)?shù)亟M合上述各實(shí)施例。
最近，提出根據(jù)用硬件描述語言書寫的電路信息和單元(cell)庫信息設(shè)計(jì)實(shí)際電路。圖13用于說明這種實(shí)際電路的設(shè)計(jì)過程的過程圖。
在圖13中，電路信息501是用硬件描述語言書寫的，并是由和本信息處理設(shè)備的上述第一至第五實(shí)施例中任一實(shí)施例的處理機(jī)部分、存儲(chǔ)器子系統(tǒng)及主存儲(chǔ)器之中至少一個(gè)有關(guān)的軟件虛擬構(gòu)件信息構(gòu)成的。單元庫信息502由單元信息組成，單元信息取決于要設(shè)計(jì)的電路是以大規(guī)模集成(LSI)電路形式還是以現(xiàn)場(chǎng)可編程門陣列(FPGA)形式做成的。編譯程序503編譯電路信息501和單元庫信息502，并且輸出和實(shí)際電路504有關(guān)的信息。根據(jù)從編譯程序503輸出的該信息制造LSI電路或FPGA。從而，即使實(shí)際電路504的電路信息501隨制造商而不同，通過簡(jiǎn)單地根據(jù)制造商修改單元庫信息502，有可能為實(shí)際電路504的設(shè)計(jì)過程采用相同的過程流。
圖14是一個(gè)透視圖，表示實(shí)現(xiàn)圖13中所示的設(shè)計(jì)過程的計(jì)算機(jī)系統(tǒng)。在圖14中，計(jì)算機(jī)系統(tǒng)100具有周知的結(jié)構(gòu)，包括具有中央處理機(jī)(CPU)、磁盤機(jī)等的主機(jī)體部分101，根據(jù)來自主機(jī)體部分的指令在顯示屏幕102a上顯示圖象的顯示器102，用于向計(jì)算機(jī)系統(tǒng)101輸入各種信息和指令的鍵盤103，用于在顯示器102的顯示屏幕102a上規(guī)定某任意位置的鼠標(biāo)器，以及可訪問外部數(shù)據(jù)庫的調(diào)制解調(diào)器105。存儲(chǔ)在可移植存儲(chǔ)媒體如盤110中的或通過利用調(diào)制解調(diào)器105從外部數(shù)據(jù)庫106下載的程序被輸入到并由計(jì)算機(jī)系統(tǒng)100執(zhí)行。
依據(jù)本發(fā)明的計(jì)算機(jī)可讀存儲(chǔ)媒體可能是諸如RAM、ROM、PROM、EPROM的半導(dǎo)體存儲(chǔ)器部件，圖14中示出的盤110，卡狀存儲(chǔ)媒體，等等。此外，盤可以是磁盤、包括CD-ROM的光盤、磁光盤等。
計(jì)算機(jī)可讀存儲(chǔ)媒體至少存儲(chǔ)用硬件描述語言寫成的電路信息501。然而，計(jì)算機(jī)可讀存儲(chǔ)媒體還可存儲(chǔ)執(zhí)行圖13中示出的設(shè)計(jì)過程的程序。
下面說明依據(jù)本發(fā)明的計(jì)算機(jī)可讀存儲(chǔ)媒體。在該實(shí)施例中，圖14中的盤110構(gòu)成依據(jù)本發(fā)明的存儲(chǔ)媒體。盤110是計(jì)算機(jī)可讀的存儲(chǔ)媒體，它存儲(chǔ)用硬件描述語言書寫的電路信息，并且包括第一數(shù)據(jù)區(qū)和第二數(shù)據(jù)區(qū)，第一數(shù)據(jù)區(qū)存儲(chǔ)和判斷裝置有關(guān)的電路信息，第二數(shù)據(jù)區(qū)存儲(chǔ)和控制裝置有關(guān)的電路信息，判斷裝置用于譯碼輸入請(qǐng)求的地址和輸出指明輸入請(qǐng)求是超高速緩存控制請(qǐng)求還是DMA控制請(qǐng)求的判斷信號(hào)，控制裝置用于當(dāng)來自判斷裝置的判斷信號(hào)指明超高速緩存控制請(qǐng)求時(shí)執(zhí)行超高速緩存控制和當(dāng)判斷信號(hào)指明DMA控制請(qǐng)求時(shí)執(zhí)行DMA控制。
從而，根據(jù)從盤110的第一和第二數(shù)據(jù)區(qū)讀出的電路信息501以及從鍵盤103、盤110、數(shù)據(jù)庫106等輸入的單元庫信息502，圖14示出的計(jì)算機(jī)系統(tǒng)100執(zhí)行編譯程序503的處理。這樣，計(jì)算機(jī)系統(tǒng)100可以通過裝配軟件虛擬構(gòu)件好象正在裝配實(shí)際電路構(gòu)件那樣設(shè)計(jì)實(shí)際電路504。
在上述的各實(shí)施例中，輸出RISC型指令和DSP型指令的處理機(jī)部分可由單個(gè)微處理器構(gòu)成。這樣，在后面的說明中，出于方便的原因假定處理機(jī)部分1是由單個(gè)微處理器構(gòu)成的。
圖15表示處理機(jī)部分1的結(jié)構(gòu)。在圖15中，由于需要以高速執(zhí)行大量的操作處理，該微處理器部分1包括流水線411、操作指令輸入部分401、存儲(chǔ)部分405、查找表(LUT)406、輸出控制部分409和輸出部分410。流水線部分411包括操作指令讀出部分402、操作指令譯碼部分403、數(shù)據(jù)讀出部分404、操作處理執(zhí)行部分407和操作結(jié)果寫入部分408。操作指令輸入部分401向流水線411輸入微代碼。存儲(chǔ)部分405存儲(chǔ)操作結(jié)果。LUT406存儲(chǔ)操作處理指令碼。輸出控制部分409和輸出部分410用于輸出存儲(chǔ)在存儲(chǔ)部分405中的操作結(jié)果等。通過并行地執(zhí)行操作處理的流水線處理有效地執(zhí)行操作處理。LUT406是由諸如RAM的存儲(chǔ)器構(gòu)成的，并可由用戶隨意設(shè)置。
現(xiàn)說明構(gòu)成具有上述結(jié)構(gòu)的微處理器部分1的流水線411的各個(gè)部分的功能。
操作指令讀出部分402具有讀(取)微代碼和地址信息的功能，微代碼是由指示操作處理所需的輸入輸出數(shù)據(jù)的傳送內(nèi)容的信息組成的，地址信息(其在后面稱為操作ID)指示處理指令或處理指令的存儲(chǔ)位置。
操作指令譯碼部分403具有對(duì)操作指令讀出部分402讀出的微代碼進(jìn)行譯碼的功能。
數(shù)據(jù)讀出部分404具有根據(jù)表示在操作指令譯碼部分403中譯碼的微代碼的輸入輸出數(shù)據(jù)的傳送內(nèi)容的信息從存儲(chǔ)部分405讀出操作處理所需的輸入數(shù)據(jù)的功能，并且具有在微代碼包括著操作ID的情況下根據(jù)操作ID所指示的地址從LUT406讀出處理指令的功能。
操作處理執(zhí)行部分407包括多個(gè)加、減、乘、除、乘積和等等的運(yùn)算單元資源，并具有根據(jù)處理指令和數(shù)據(jù)讀出部分404讀出的輸入數(shù)據(jù)執(zhí)行預(yù)定操作的功能。
操作結(jié)果寫入部分408具有根據(jù)經(jīng)操作處理執(zhí)行部分407從數(shù)據(jù)讀出部分404得到的指示輸出數(shù)據(jù)的存儲(chǔ)單元的地址把操作處理執(zhí)行部分407執(zhí)行的操作處理的操作結(jié)果寫入到存儲(chǔ)部分405中的功能。
具有上述結(jié)構(gòu)和功能的微處理器部分1能根據(jù)組成微代碼的操作ID讀出處理指令。因而，有可能在實(shí)現(xiàn)短的微代碼下應(yīng)付復(fù)雜的高級(jí)操作處理指令碼。
下面參照?qǐng)D16說明執(zhí)行圖15中示出的微處理器部分1的操作處理的微代碼。
如圖16中的上部所示，常規(guī)微代碼是由處理指令(RISC型指令的組合)及輸入輸出數(shù)據(jù)構(gòu)成的。但是隨著處理指令的復(fù)雜性和高等級(jí)擴(kuò)充微指令時(shí)，可能在微代碼中不能有效地分配和實(shí)現(xiàn)操作處理信息。
從而，用于執(zhí)行微處理器部分1中的操作處理的微代碼構(gòu)造成包括在圖16的下部所示的操作ID，從而即使操作處理是復(fù)雜的仍可以簡(jiǎn)化微代碼。如前面所述。LUT406的地址信息是在操作ID中指示的，并在LUT406中存儲(chǔ)復(fù)雜的高級(jí)處理指令。
由于微代碼是由操作ID以及指示輸入輸出數(shù)據(jù)的傳送內(nèi)容構(gòu)成的，微處理器部分1可利用LUT406并且容易應(yīng)付由多個(gè)RISC型指令(只使用一個(gè)操作單元資源的基本指令)構(gòu)成的復(fù)雜處理指令(由一條流水線進(jìn)行操作處理的指令)。從而，微處理器部分1可以很容易應(yīng)付操作處理的復(fù)雜性和高級(jí)性，這種復(fù)雜性和高級(jí)性將來還會(huì)增加。
另外，通過簡(jiǎn)化圖16中所示的微代碼，有可能簡(jiǎn)化暫時(shí)存儲(chǔ)指令的指令超高速緩存。
此外，在微處理器部分1中，有可能如常規(guī)情況中那樣，直接執(zhí)行處理指令以代替執(zhí)行操作ID。例如，在處理指令是單個(gè)RISC型指令的情況下，該RISC型指令可執(zhí)行成好象它代替了操作ID，因?yàn)槲⒋a不因此而擴(kuò)充。此外，取決于微代碼的大小，有可能直接執(zhí)行二個(gè)或更多的RISC型指令。因此，微處理器部分1可以在不必訪問LUT 406下有效地譯碼操作處理指令。
圖17和18分別表示一種操作處理執(zhí)行方法以及一個(gè)具體的操作處理示例，該示例是在把圖16中所示的微代碼輸入到圖15中所示的微處理器部分1的情況下進(jìn)行的。
當(dāng)向圖15中示出的微處理機(jī)的流水線411輸入包括指示輸入輸出數(shù)據(jù)的傳送內(nèi)容的微代碼時(shí)，且該微代碼例如是由指示輸出數(shù)據(jù)的存儲(chǔ)單元、輸入數(shù)據(jù)①、輸出數(shù)據(jù)②及圖18中所示的操作ID組成時(shí)，在步驟S1該微代碼由操作指令讀出部分402讀出并由操作指令譯碼部分403譯碼。
若作為操作指令譯碼部分403執(zhí)行的譯碼的結(jié)果操作ID的判斷位如圖18中所示為“0”時(shí)，步驟S2判定該操作ID是一個(gè)RISC型指令。另外，根據(jù)指示各個(gè)輸入數(shù)據(jù)①和輸入數(shù)據(jù)②的存儲(chǔ)單元的地址，步驟S3通過數(shù)據(jù)讀出部分404從存儲(chǔ)部分405讀出輸入數(shù)據(jù)①和輸入數(shù)據(jù)②。同時(shí)，步驟S1向操作處理執(zhí)行部分407通知表示輸出數(shù)據(jù)的存儲(chǔ)單元的地址。
在操作處理執(zhí)行部分407中，步驟S5例如由和該RISC型指令對(duì)應(yīng)的操作單元資源ALU423(加法器)執(zhí)行加法運(yùn)算，并且根據(jù)輸出數(shù)據(jù)的存儲(chǔ)單元指示的地址把該加法運(yùn)算的操作結(jié)果存儲(chǔ)到存儲(chǔ)部分405中。
另一方面，若作為操作指令譯碼部分403執(zhí)行的譯碼的結(jié)果操作ID的判斷位如圖18中所示為“1”時(shí)，步驟S2判定該操作ID是LUT406的一個(gè)地址“X”(ID)。從而，根據(jù)該地址“X”，步驟S4通過數(shù)據(jù)讀出部分404讀出處理指令。另外，根據(jù)指示各個(gè)輸入數(shù)據(jù)①和輸入數(shù)據(jù)②的存儲(chǔ)單元的地址，步驟S3通過數(shù)據(jù)讀出部分404從存儲(chǔ)部分405讀出輸入數(shù)據(jù)①和輸入數(shù)據(jù)②。從而，對(duì)操作處理執(zhí)行部分407報(bào)告該處理指令、輸入數(shù)據(jù)①、輸入數(shù)據(jù)②以及表示輸出數(shù)據(jù)存儲(chǔ)單元的地址。例如，如圖18中所示，LUT 406內(nèi)地址“X”處的處理指令存儲(chǔ)“MPY→SHF→ADD”。
在步驟S5，操作處理執(zhí)行部分407例如由和該處理指令對(duì)應(yīng)的多個(gè)操作單元資源乘法器(MPY)21、移位器(SHF)和加法器(ALU)423執(zhí)行乘積和，并根據(jù)指示輸出數(shù)據(jù)存儲(chǔ)單元的地址把操作結(jié)果存儲(chǔ)到存儲(chǔ)部分405中。
微處理器部分1可以有效地執(zhí)行用戶隨意改變LUT406的內(nèi)容而得到的操作處理。
此外，因?yàn)槲⑻幚砥鞑糠?在一條處理指令中執(zhí)行多條RISC型指令，有可能減少被執(zhí)行的指令的總數(shù)量。
此外，本發(fā)明不限于這些實(shí)施例，并在不違背本發(fā)明的范圍下可做出各種變型及修改。
權(quán)利要求
1．一種信息處理設(shè)備，特征在于判斷裝置，用于譯碼輸入請(qǐng)求的地址并且輸出指明所述輸入請(qǐng)求是超高速緩存控制請(qǐng)求還是DMA控制請(qǐng)求的判斷信號(hào)；以及控制裝置，用于當(dāng)來自所述判斷裝置的判斷信號(hào)指明超高速緩存控制請(qǐng)求時(shí)執(zhí)行超高速緩存控制，并且當(dāng)判斷信號(hào)指明DMA控制請(qǐng)求時(shí)執(zhí)行DMA控制。
2．如權(quán)利要求1所述的信息處理設(shè)備，其特征還在于單個(gè)包括第一區(qū)和第二區(qū)的存儲(chǔ)器部分，第一區(qū)組成用于超高速緩存控制的超高速緩沖存儲(chǔ)器部分，第二區(qū)組成用于DMA控制的數(shù)據(jù)存儲(chǔ)器部分。
3．如權(quán)利要求2所述的信息處理設(shè)備，其特征在于，所述控制裝置包括用于可變地根據(jù)某參數(shù)設(shè)定第一區(qū)和第二區(qū)的比率的裝置。
4．如權(quán)利要求2或3所述的信息處理設(shè)備，特征在于，所述存儲(chǔ)器部分具有多端口結(jié)構(gòu)。
5．如權(quán)利要求1所述的信息處理設(shè)備，其特征還在于N個(gè)存儲(chǔ)器部分，以形成第一區(qū)和第二區(qū)，第一區(qū)組成用于超高速緩存控制的超高速緩沖存儲(chǔ)器部分，第二區(qū)組成用于DMA控制的數(shù)據(jù)存儲(chǔ)器部分，所述N個(gè)存儲(chǔ)器部分的每個(gè)具有的數(shù)據(jù)寬度L小于或等于輸入請(qǐng)求的最大數(shù)據(jù)寬度M，其中L、N和M是滿足LN≥2M的整數(shù)。
6．如權(quán)利要求5所述的信息處理設(shè)備，其特征在于，所述控制裝置包括用于根據(jù)某參數(shù)可變地設(shè)定第一區(qū)和第二區(qū)的比率的裝置。
7．如權(quán)利要求5或6所述的信息處理設(shè)備，特征在于，所述存儲(chǔ)器部分具有多端口結(jié)構(gòu)。
8．如權(quán)利要求1至7中任一要求所述的信息處理設(shè)備，特征在于，在單片上設(shè)置信息處理設(shè)備的每個(gè)部分。
9．如權(quán)利要求1至7中任一要求所述的信息處理設(shè)備，其特征還在于單個(gè)輸出所述輸入請(qǐng)求的處理機(jī)部分。
10．如權(quán)利要求9所述的信息處理設(shè)備，其特征在于，在單片上設(shè)置信息處理設(shè)備的各個(gè)部分。
11．如權(quán)利要求2至7中任一要求所述的信息處理設(shè)備，其特征還在于一個(gè)主存儲(chǔ)部分和所述用于超高速緩存控制和DMA控制的存儲(chǔ)器部分連接。
12．如權(quán)利要求11所述的信息處理設(shè)備，其特征還在于單個(gè)輸出所述輸入請(qǐng)求的處理機(jī)部分。
13．如權(quán)利要求11或12所述的信息處理設(shè)備，其特征在于，在單片上設(shè)置信息處理設(shè)備的各個(gè)部分。
14．如權(quán)利要求1所述的信息處理設(shè)備，其特征還在于一個(gè)主存儲(chǔ)部分；一個(gè)存儲(chǔ)超高速緩存數(shù)據(jù)的超高速緩沖存儲(chǔ)器部分；以及一個(gè)存儲(chǔ)DMA數(shù)據(jù)并具有二個(gè)或更多的獨(dú)立的可訪問端口的數(shù)據(jù)存儲(chǔ)器部分，所述判斷裝置包括一個(gè)譯碼器部分，譯碼器部分譯碼所述輸入請(qǐng)求的地址，并輸出指明所述輸入請(qǐng)求是對(duì)所述超高速緩沖存儲(chǔ)器部分的第一請(qǐng)求還是對(duì)所述數(shù)據(jù)存儲(chǔ)器部分的第二請(qǐng)求，所述控制裝置包括一個(gè)數(shù)據(jù)選擇器部分、一個(gè)超高速緩存控制部分和一個(gè)DMA控制部分，數(shù)據(jù)選擇器部分在所述輸入請(qǐng)求是讀請(qǐng)求時(shí)響應(yīng)來自所述譯碼器部分的信號(hào)選擇性地向請(qǐng)求源輸出從所述超高速緩沖存儲(chǔ)器部分和所述數(shù)據(jù)存儲(chǔ)器部分讀出的數(shù)據(jù)；超高速緩存控制部分響應(yīng)來自所述譯碼器部分的信號(hào)在第一請(qǐng)求是讀請(qǐng)求時(shí)從所述超高速緩沖存儲(chǔ)器部分或所述主存儲(chǔ)部分讀請(qǐng)求的數(shù)據(jù)并把請(qǐng)求的數(shù)據(jù)輸出到所述數(shù)據(jù)選擇器部分，而當(dāng)?shù)谝徽?qǐng)求是寫請(qǐng)求時(shí)把數(shù)據(jù)寫入所述超高速緩沖存儲(chǔ)器部分或所述主存儲(chǔ)部分中；DMA控制部分在所述輸入請(qǐng)求是第二請(qǐng)求時(shí)通過占用所述數(shù)據(jù)存儲(chǔ)器部分的一個(gè)端口控制所述主存儲(chǔ)部分和所述數(shù)據(jù)存儲(chǔ)器部分之間的數(shù)據(jù)傳送，所述數(shù)據(jù)存儲(chǔ)器部分響應(yīng)來自所述譯碼器部分的信號(hào)當(dāng)?shù)诙?qǐng)求是讀請(qǐng)求時(shí)利用一個(gè)未由所述DMA控制部分占用的端口從所述數(shù)據(jù)存儲(chǔ)器部分或所述主存儲(chǔ)器部分讀請(qǐng)求的數(shù)據(jù)并把請(qǐng)求的數(shù)據(jù)輸出到所述數(shù)據(jù)選擇器部分，而當(dāng)?shù)诙?qǐng)求是寫請(qǐng)求時(shí)向所述數(shù)據(jù)存儲(chǔ)器部分或所述主存儲(chǔ)部分寫數(shù)據(jù)。
15．如權(quán)利要求14的信息處理設(shè)備，其特征還在于單個(gè)輸出所述輸入請(qǐng)求的處理機(jī)部分。
16．如權(quán)利要求15的信息處理設(shè)備，其特性在于，在單片上設(shè)置信息處理設(shè)備的各個(gè)部分。
17．一種存儲(chǔ)硬件描述語言下的電路信息的計(jì)算機(jī)可讀存儲(chǔ)媒體，其特征在于存儲(chǔ)和判斷裝置有關(guān)的電路信息的第一數(shù)據(jù)區(qū)，判斷裝置用于譯碼輸入請(qǐng)求的地址并輸出指明所述輸入請(qǐng)求是超高速緩存控制請(qǐng)求還是DMA控制請(qǐng)求的判斷信號(hào)；以及存儲(chǔ)和控制裝置有關(guān)的電路信息的第二數(shù)據(jù)區(qū)，控制裝置在來自所述判斷裝置的判斷信號(hào)指明超高速緩存控制請(qǐng)求時(shí)執(zhí)行超高速緩存控制，當(dāng)判斷信號(hào)指明DMA控制請(qǐng)求時(shí)執(zhí)行DMA控制。
全文摘要
一種信息處理設(shè)備構(gòu)造成包括一個(gè)判斷部分和一個(gè)控制部分,判斷部分用于譯碼輸入請(qǐng)求的地址和輸出指明輸入請(qǐng)求是超高速緩存控制請(qǐng)求還是DMA控制請(qǐng)求的判斷信號(hào),控制部分用于當(dāng)來自判斷部分的判斷信號(hào)指明超高速緩存控制請(qǐng)求時(shí)執(zhí)行超高速緩存控制,當(dāng)判斷信號(hào)指明DMA控制請(qǐng)求時(shí)執(zhí)行DMA控制。
文檔編號(hào)G06F12/08GK1233022SQ9910524
公開日1999年10月27日 申請(qǐng)日期1999年4月22日 優(yōu)先權(quán)日1998年4月23日
發(fā)明者鶴田徹, 野村祐司 申請(qǐng)人:富士通株式會(huì)社