專利名稱：串行總線加速電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種串行總線加速電路，具體地說，涉及一種增加串行總線的數(shù)據(jù)傳輸速率的串行總線加速電路。
常規(guī)串行總線如I2C(互連集成電路)存取總線和SM(存儲(chǔ)器共用)總線均采用以少量的信號(hào)線的方法，即利用兩個(gè)信號(hào)線傳送時(shí)鐘和數(shù)據(jù)信號(hào)的方法來進(jìn)行數(shù)據(jù)傳輸。在這種串行總線中，每個(gè)驅(qū)動(dòng)單元采用集電極開路的輸出驅(qū)動(dòng)電路和“線或”的連接電路，從而使若干個(gè)器件可以接到串行總線上。


圖1A和1B是一個(gè)串行總線電路的框圖。圖1A中器件121到12N被接到串行總線的一根信號(hào)線10上。信號(hào)線10經(jīng)一個(gè)上拉電阻R接到電源Vcc，而數(shù)據(jù)或時(shí)鐘就是利用該信號(hào)線10進(jìn)行傳輸。在121～12N中任一個(gè)器件中，具有如圖1B所示的一個(gè)采用集電極開路的晶體管的收發(fā)信器16，并且輸出晶體管的集電極利用“線或”的連接方式與信號(hào)線10相連。此外，121～12N中每一個(gè)器件均包括一個(gè)連接到信號(hào)線10上的接收器14。在121～12N中每一個(gè)器件中的收發(fā)信器16和接收器14均與一個(gè)功能部件18相連。
在121～12N中的一個(gè)器件中數(shù)據(jù)傳輸?shù)囊笫峭ㄟ^將串行總線的一個(gè)時(shí)鐘信號(hào)線置于低電平，并且以與圖2(A)中的時(shí)鐘信號(hào)相同步的方式向串行總線的一個(gè)數(shù)據(jù)信號(hào)線傳輸如圖2(B)所示的數(shù)據(jù)來實(shí)現(xiàn)的。在121～12N中的另一個(gè)接收此數(shù)據(jù)的器件在時(shí)鐘的上升時(shí)刻將數(shù)據(jù)輸入。
目前已經(jīng)存在一種利用改變時(shí)鐘頻率來增加總線的數(shù)據(jù)傳輸速率的總線系統(tǒng)。比如日本專利申請(qǐng)公報(bào)No.63-81556所公開的總線系統(tǒng)中包括一根接有若干個(gè)器件的總線；一個(gè)可為每個(gè)器件提供周期可變的時(shí)鐘的裝置，以其作為限制經(jīng)由該總線進(jìn)行數(shù)據(jù)傳輸?shù)陌l(fā)送和接收定時(shí)的共同時(shí)鐘；一個(gè)時(shí)鐘信號(hào)，該時(shí)鐘信號(hào)的周期在總線工作時(shí)動(dòng)態(tài)變化；此外還有一個(gè)選擇時(shí)鐘信號(hào)周期的選擇裝置，用于根據(jù)數(shù)據(jù)傳輸?shù)臈l件來選擇每次數(shù)據(jù)傳輸操作時(shí)的時(shí)鐘信號(hào)的周期。
在上述的串行總線中，當(dāng)數(shù)據(jù)和時(shí)鐘信號(hào)由低電平轉(zhuǎn)換到高電平時(shí)，信號(hào)的上升時(shí)間取決于上拉電阻R的阻值。換句話說，假定將包括信號(hào)線10的分布電容和接于信號(hào)線10的器件121～12N的輸入、輸出電容之和表示為C的話，而上拉電阻R表示為R，當(dāng)信號(hào)從低電平向高電平轉(zhuǎn)換時(shí)，信號(hào)電平V可以用下式表示，其中t為時(shí)間V=Vcc(1-exp(-t/C·R))數(shù)據(jù)的輸入取決于時(shí)鐘信號(hào)的邊沿，在接收側(cè)，相對(duì)于時(shí)鐘信號(hào)的邊沿需要保證有足夠的數(shù)據(jù)建立時(shí)間，而在發(fā)送側(cè)，數(shù)據(jù)的輸出相對(duì)于時(shí)鐘信號(hào)的邊沿需要一個(gè)預(yù)定的有效延時(shí)時(shí)間。因此，在假定數(shù)據(jù)的逃逸時(shí)間(flight time)和轉(zhuǎn)換時(shí)間為零時(shí)，有效延遲時(shí)間和建立時(shí)間之和就成為總線時(shí)鐘周期的最小值，并且不可能進(jìn)一步提高數(shù)據(jù)的傳輸速率。
圖2(B)表示出相對(duì)于圖2(A)所示的時(shí)鐘信號(hào)數(shù)據(jù)信號(hào)的建立時(shí)間、有效延時(shí)時(shí)間和轉(zhuǎn)換時(shí)間。
通過降低上拉電阻R的阻值可以提高數(shù)據(jù)傳輸?shù)乃俾剩撬鼤?huì)導(dǎo)致增加每個(gè)器件的收發(fā)信器16的功耗和吸收電流。
在日本專利申請(qǐng)公報(bào)No.63-81556中公開的總線系統(tǒng)中，接到總線的每個(gè)器件之間的距離是預(yù)知的，并且當(dāng)傳輸數(shù)據(jù)的器件之間的距離短時(shí)采用高的時(shí)鐘頻率，而在傳輸數(shù)據(jù)的器件之間的距離大時(shí)采用低的時(shí)鐘頻率。換句話說，在兩個(gè)器件之間傳輸數(shù)據(jù)的時(shí)鐘頻率是預(yù)先確定的。因此當(dāng)要對(duì)系統(tǒng)進(jìn)行修改時(shí)，比如增加接到總線的器件和改變接到總線的器件的位置時(shí)，問題就變得十分困難和麻煩。此外還存在一個(gè)問題即不能根據(jù)傳輸?shù)臄?shù)據(jù)的模式增加數(shù)據(jù)傳輸?shù)乃俾省?br> 因此，本發(fā)明的一個(gè)總的目的是提供一個(gè)可以解決上述問題的新穎有效的串行總線加速電路。
本發(fā)明的另一個(gè)并且更具體的目的是提供一種串行總線的加速電路，它可以在考慮到上述問題的條件下，根據(jù)利用該串行總線傳輸?shù)臄?shù)據(jù)的模式，通過改變時(shí)鐘頻率或接到串行總線的電阻來提高數(shù)據(jù)傳輸?shù)乃俾省?br> 本發(fā)明的又一個(gè)目的是提供一種串行總線加速電路，它可以增加串行總線的數(shù)據(jù)傳輸速率，該總線上接有若干個(gè)器件并且利用兩根信號(hào)線以與時(shí)鐘信號(hào)同步的方式進(jìn)行串行數(shù)據(jù)傳輸。該加速電路包括數(shù)據(jù)模式檢測(cè)裝置，用于檢測(cè)其中某一個(gè)器件向數(shù)據(jù)總線輸出的相繼的數(shù)據(jù)是否具有相同的值；和時(shí)鐘信號(hào)變頻裝置，用于當(dāng)上述數(shù)據(jù)模式檢測(cè)裝置檢測(cè)到相繼輸出的數(shù)據(jù)的值相同時(shí)提高輸出到串行總線的時(shí)鐘頻率。本發(fā)明的串行總線加速電路當(dāng)檢測(cè)到由器件輸出到總線的相繼的數(shù)據(jù)的值相同時(shí)，通過利用在數(shù)據(jù)的值不變時(shí)可以忽略數(shù)據(jù)的有效延遲時(shí)間和轉(zhuǎn)換時(shí)間這一事實(shí)，來增加輸出到串行總線的時(shí)鐘頻率從而提高數(shù)據(jù)的傳輸速率。
本發(fā)明的另一個(gè)目的是提供一種可增加串行總線的數(shù)據(jù)傳輸速率的串行總線加速電路，該總線上接有若干個(gè)器件并且利用兩根信號(hào)線，以與時(shí)鐘信號(hào)同步的方式進(jìn)行串行數(shù)據(jù)傳輸。該加速電路包括數(shù)據(jù)轉(zhuǎn)換檢測(cè)裝置，用于檢測(cè)其中某一個(gè)器件向數(shù)據(jù)總線輸出的數(shù)據(jù)是否發(fā)生轉(zhuǎn)換；和基本常數(shù)變化裝置，用于當(dāng)上述數(shù)據(jù)轉(zhuǎn)換檢測(cè)裝置檢測(cè)到數(shù)據(jù)轉(zhuǎn)換時(shí)將傳輸數(shù)據(jù)的串行總線的電路元件的基本常數(shù)設(shè)置為一個(gè)預(yù)定的值。本發(fā)明的串行總線加速電路當(dāng)檢測(cè)到由器件輸出到總線的數(shù)據(jù)發(fā)生轉(zhuǎn)換時(shí)，通過將傳輸數(shù)據(jù)的串行總線的電路元件的基本常數(shù)設(shè)置為一個(gè)預(yù)定的值，可以數(shù)據(jù)的轉(zhuǎn)換時(shí)間從而提高數(shù)據(jù)的傳輸速率。
本發(fā)明的其他目的與進(jìn)一步的性能可以通過以下結(jié)合附圖所進(jìn)行的詳細(xì)描述來加以說明。
圖1A和1B是串行總線電路一個(gè)例子的框圖；圖2(A)和2(B)是串行總線上時(shí)鐘與數(shù)據(jù)信號(hào)的時(shí)序圖；圖3為本發(fā)明的串行總線加速電路第一實(shí)施例的電路圖；圖4是本發(fā)明的串行總線加速電路的變頻電路的第一實(shí)施例的框圖；圖5(A)和5(B)是圖3所示的本發(fā)明的電路輸出的時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)的時(shí)序圖；圖6是本發(fā)明的串行總線加速電路的變頻電路的第二實(shí)施例的框圖；圖7是本發(fā)明的串行總線加速電路的第二實(shí)施例的電路圖；圖8(A)和8(B)是圖7所示的本發(fā)明的電路輸出的時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)的時(shí)序圖。
圖3為本發(fā)明的串行總線加速電路的第一實(shí)施例的電路圖。圖3中，器件20與串行總線的信號(hào)線相連，器件20的功能部分22將向串行總線輸出的數(shù)據(jù)先送到傳輸緩沖器24。傳輸緩沖器24具有FIFO(先入先出)功能。由傳輸緩沖器24的最后一級(jí)輸出的數(shù)據(jù)被傳輸?shù)绞瞻l(fā)信器26。比如，收發(fā)信器26是由集電極開路的NPN晶體管構(gòu)成，該晶體管的基極接收由傳輸緩沖器24輸出的數(shù)據(jù)，集電極與傳輸數(shù)據(jù)的串行總線的數(shù)據(jù)信號(hào)線相連，而發(fā)射極接地。
另外，由傳輸緩沖器24的未級(jí)的前一級(jí)輸出的數(shù)據(jù)被送到閂鎖電路28和“異或(EXOR)”電路30。閂鎖電路28是由D型觸發(fā)器構(gòu)成，在將數(shù)據(jù)傳輸?shù)疆惢螂娐?0之前對(duì)其進(jìn)行(比如)一位的延遲。因此相應(yīng)于由傳輸緩沖器24的末級(jí)之前的一級(jí)輸出的數(shù)據(jù)D-0，在其前1位的數(shù)據(jù)D-1和前2位的數(shù)據(jù)D-2相同時(shí)異或電路30產(chǎn)生的數(shù)據(jù)為1，而當(dāng)D-1和D-2不同時(shí)異或電路30產(chǎn)生的數(shù)據(jù)為0，異或電路30輸出的信號(hào)送入變頻電路32。此時(shí)收發(fā)信器26輸出數(shù)據(jù)D-1。
圖4為變頻電路32的第一實(shí)施例的框圖。圖4中變頻電路32由端子34接收時(shí)鐘信號(hào)。該時(shí)鐘信號(hào)的預(yù)定頻率等于輸出到總線的較高的數(shù)據(jù)傳輸速率。時(shí)鐘信號(hào)被輸入到D觸發(fā)器36的時(shí)鐘輸入端和“與”電路40。D觸發(fā)器36的倒相輸出被反饋到D觸發(fā)器36的數(shù)據(jù)端，從而形成1/2分頻電路(T觸發(fā)器)。這樣時(shí)鐘信號(hào)的頻率被除2并輸入到與電路38。
異或電路30的輸出信號(hào)被送到端子42。端子42的信號(hào)再被送入與電路40，并在被倒相后送入與電路38。與電路38和40的輸出信號(hào)被送到或電路44。然后，或電路44的輸出信號(hào)經(jīng)由端子44輸出。因此，當(dāng)異或電路30的輸出信號(hào)為0時(shí)，端子34輸出的時(shí)鐘信號(hào)被D觸發(fā)器36進(jìn)行2分頻并由端子46輸出。而當(dāng)異或電路30的輸出信號(hào)為1時(shí)，由端子34輸出的時(shí)鐘與由端子46輸出的時(shí)鐘相同。變頻電路32的端子46與串行總線的時(shí)鐘信號(hào)線相連。因此，上述的時(shí)鐘信號(hào)被傳送到串行總線，并被輸入傳輸緩沖器24和閂鎖電路28。
圖5(A)和5(B)是由圖3所示的電路輸出的時(shí)鐘和數(shù)據(jù)信號(hào)的時(shí)序圖。因?yàn)閳D5(B)中相繼的數(shù)據(jù)D-1和D-2取同樣的值，圖5(A)中的時(shí)鐘信號(hào)相應(yīng)地不被分頻而是高頻。但是當(dāng)相繼的數(shù)據(jù)D-0,D-3和D-4并不取同樣的值時(shí)，相應(yīng)地時(shí)鐘信號(hào)被2分頻為低頻。
因此，當(dāng)檢測(cè)到由器件輸出到串行總線的數(shù)據(jù)相繼地取同樣的值時(shí)，由于利用了在數(shù)據(jù)值不變時(shí)，數(shù)據(jù)的有效延遲時(shí)間和轉(zhuǎn)換時(shí)間可以被忽略這一事實(shí)，因此可以增加輸出到串行總線的時(shí)鐘頻率從而增加數(shù)據(jù)傳輸速率。
圖6是變頻電路32的第二實(shí)施例的框圖。圖6中變頻電路32接收由端子54發(fā)出的時(shí)鐘信號(hào)。該時(shí)鐘信號(hào)具有等于較低的輸出到總線的數(shù)據(jù)傳輸速率的預(yù)定頻率。該時(shí)鐘信號(hào)被輸入到PLL(鎖相環(huán))電路56和一個(gè)“與”電路60。鎖相環(huán)電路56對(duì)由端子54輸出的具有2位周期的時(shí)鐘信號(hào)進(jìn)行2倍頻，生成一個(gè)頻率等于由功能部分輸出的數(shù)據(jù)1位周期的時(shí)鐘信號(hào)。這樣，時(shí)鐘信號(hào)被2倍頻并送入“與”電路58。
“異或”電路30的輸出信號(hào)被傳輸?shù)蕉俗?2。端子62輸出的信號(hào)被送入“與”電路58，并在被倒相后送入與電路60?！芭c”電路58和60的輸出信號(hào)被送到“或”電路64，而“或”電路64的輸出信號(hào)經(jīng)端子66輸出。因此，當(dāng)異或電路30的輸出信號(hào)的值為1時(shí)，端子34輸出的時(shí)鐘信號(hào)在鎖相環(huán)電路56中被2倍頻后經(jīng)端子66輸出。而當(dāng)異或電路30的輸出信號(hào)的值為0時(shí)，端子54的時(shí)鐘信號(hào)與由端子66輸出的時(shí)鐘信號(hào)相同。變頻電路32的端子66與串行總線的時(shí)鐘信號(hào)線相連，因此上述時(shí)鐘信號(hào)被傳輸?shù)酱锌偩€。
圖7為本發(fā)明的串行總線加速電路的第二實(shí)施例的電路圖。圖7中，器件70與串行總線的信號(hào)線相連，由器件70的功能部分72輸出到串行總線的數(shù)據(jù)被送入傳輸緩沖器74。傳輸緩沖器74是由(比如)D觸發(fā)器構(gòu)成并對(duì)數(shù)據(jù)進(jìn)行1位延時(shí)。由傳輸緩沖器74輸出的數(shù)據(jù)被送入收發(fā)信器76。收發(fā)信器76是由如集電極開路的NPN晶體管構(gòu)成，其基極接收由傳輸緩沖器74輸出的數(shù)據(jù)，集電極與傳輸數(shù)據(jù)的串行總線的數(shù)據(jù)信號(hào)線相連，而發(fā)射極則接地。
此外，由功能部分72輸出到串行總線的數(shù)據(jù)還被傳輸?shù)介V鎖電路78和與電路80。閂鎖電路78是由(比如)D觸發(fā)器構(gòu)成對(duì)數(shù)據(jù)延時(shí)1位。閂鎖電路78的輸出被送到“與”電路80的反相輸入端。因此“與”電路80僅當(dāng)由收發(fā)信器76輸出的數(shù)據(jù)D-1在某時(shí)刻為低電平，而在下一時(shí)刻輸出的數(shù)據(jù)D-0為高電平時(shí)輸出高電平信號(hào)。
與電路80的輸出信號(hào)送入N溝道FET(場(chǎng)效應(yīng)晶體管)82的門極。FET82的漏極經(jīng)上拉電阻84與電源Vcc相連，而FET82的源極與串行總線的數(shù)據(jù)信號(hào)線相連。因此，當(dāng)在某時(shí)刻由收發(fā)信器76輸出的數(shù)據(jù)D-1為低電平而在下一時(shí)刻輸出的數(shù)據(jù)D-0為高電平時(shí)，F(xiàn)ET80導(dǎo)通并使器件70中的上拉電阻84與器件70外部接到串行總線的數(shù)據(jù)線的上拉電阻相關(guān)聯(lián)，從而減少上拉電阻的阻值。其結(jié)果是可以減少數(shù)據(jù)轉(zhuǎn)換的時(shí)間，即串行總線數(shù)據(jù)信號(hào)線的上升時(shí)間，從而提高數(shù)據(jù)傳輸?shù)乃俾省?br> 圖8(A)和8(B)為采用圖7所示的電路時(shí)串行總線上的時(shí)鐘與數(shù)據(jù)信號(hào)的時(shí)序圖。圖8(B)的數(shù)據(jù)在圖8(A)的時(shí)鐘信號(hào)上升沿輸入。因?yàn)槿鐖D8(B)所示在高電平數(shù)據(jù)D-0之前的數(shù)據(jù)D-1為低電平，在器件70中的上拉電阻84與器件70外部與串行總線的數(shù)據(jù)信號(hào)線相連的上拉電阻相關(guān)聯(lián)，如圖8(B)的實(shí)線所示，數(shù)據(jù)的上升沿變陡。圖8(B)的破折線表示當(dāng)器件70中的上拉電阻84不與串行總線的數(shù)據(jù)信號(hào)線相連時(shí)的信號(hào)波形。
因此，在輸出到串行總線的信號(hào)由低電平轉(zhuǎn)換到高電平時(shí)通過降低串行總線的上拉電阻可以減少數(shù)據(jù)轉(zhuǎn)換時(shí)間從而增加數(shù)據(jù)傳輸速率。
閂鎖電路28和異或電路30構(gòu)成數(shù)據(jù)模式檢測(cè)裝置，而變頻電路32構(gòu)成時(shí)鐘信號(hào)變頻裝置。D觸發(fā)器36構(gòu)成分頻電路?！芭c”電路38,40與“或”電路44構(gòu)成第一選擇器，鎖相環(huán)電路56構(gòu)成倍頻電路。“與”電路58,60與“或”電路64構(gòu)成第二選擇器。此外，閂鎖電路78和與電路80構(gòu)成數(shù)據(jù)轉(zhuǎn)換檢測(cè)裝置，而FET82與上拉電阻84構(gòu)成基本常數(shù)變化裝置。
本發(fā)明并不限于上述實(shí)施例，而可在本發(fā)明的范圍中進(jìn)行各種變化和修改。
權(quán)利要求
1．一種用于增加串行總線的數(shù)據(jù)傳輸速率的串行總線加速電路，該總線上接有若干個(gè)器件并且利用兩根信號(hào)線以與時(shí)鐘信號(hào)同步的方式進(jìn)行串行數(shù)據(jù)傳輸，其特征在于上述串行總線加速電路包括數(shù)據(jù)模式檢測(cè)裝置(28,30)，用于檢測(cè)其中某一個(gè)器件向數(shù)據(jù)總線輸出的相繼的數(shù)據(jù)是否具有相同的值，和時(shí)鐘信號(hào)變頻裝置(32)，用于當(dāng)上述數(shù)據(jù)模式檢測(cè)裝置檢測(cè)到相繼輸出的數(shù)據(jù)的值相同時(shí)提高輸出到串行總線的時(shí)鐘頻率。
2．根據(jù)權(quán)利要求1所述的串行總線加速電路，其特征在于上述時(shí)鐘信號(hào)變頻裝置(32)在上述數(shù)據(jù)模式檢測(cè)裝置檢測(cè)到相繼輸出的數(shù)據(jù)的值不同時(shí)，對(duì)時(shí)鐘信號(hào)進(jìn)行分頻并將分頻后的時(shí)鐘信號(hào)輸出到串行總線。
3．根據(jù)權(quán)利要求2所述的串行總線加速電路，其特征在于上述時(shí)鐘信號(hào)變頻裝置(32)包括對(duì)時(shí)鐘信號(hào)進(jìn)行分頻的分頻電路(36)；和第一選擇器(38,40,44)，用于在上述數(shù)據(jù)模式檢測(cè)裝置檢測(cè)到相繼的數(shù)據(jù)的值不同時(shí)選擇并向串行總線輸出經(jīng)上述分頻電路分頻后的時(shí)鐘信號(hào)，而在上述數(shù)據(jù)模式檢測(cè)裝置檢測(cè)到相繼的數(shù)據(jù)的值相同時(shí)選擇并向串行總線輸出時(shí)鐘信號(hào)。
4．根據(jù)權(quán)利要求1所述的串行總線加速電路，其特征在于上述時(shí)鐘信號(hào)變頻裝置(32)在上述數(shù)據(jù)模式檢測(cè)裝置檢測(cè)到相繼輸出的數(shù)據(jù)的值相同時(shí)，對(duì)時(shí)鐘信號(hào)進(jìn)行倍頻并將倍頻后的時(shí)鐘信號(hào)輸出到串行總線。
5．根據(jù)權(quán)利要求4所述的串行總線加速電路，其特征在于上述時(shí)鐘信號(hào)變頻裝置(32)包括對(duì)時(shí)鐘信號(hào)進(jìn)行倍頻的倍頻電路(56)；和第二選擇器(58,60,64)，用于在上述數(shù)據(jù)模式檢測(cè)裝置檢測(cè)到相繼的數(shù)據(jù)的值相同時(shí)選擇并向串行總線輸出經(jīng)上述倍頻電路倍頻后的時(shí)鐘信號(hào)，而在上述數(shù)據(jù)模式檢測(cè)裝置檢測(cè)到相繼的數(shù)據(jù)的值不同時(shí)選擇并向串行總線輸出時(shí)鐘信號(hào)。
6．一種用于增加串行總線的數(shù)據(jù)傳輸速率的串行總線加速電路，該總線上接有若干個(gè)器件，并且利用兩根信號(hào)線以與時(shí)鐘信號(hào)同步的方式進(jìn)行串行數(shù)據(jù)傳輸，其特征在于，上述串行總線加速電路包括數(shù)據(jù)轉(zhuǎn)換檢測(cè)裝置(78,80)，用于檢測(cè)其中某一個(gè)器件向數(shù)據(jù)總線輸出的數(shù)據(jù)是否發(fā)生轉(zhuǎn)換；和基本常數(shù)變化裝置(82,84)，用于當(dāng)上述數(shù)據(jù)轉(zhuǎn)換檢測(cè)裝置檢測(cè)到數(shù)據(jù)轉(zhuǎn)換時(shí)將傳輸數(shù)據(jù)的串行總線的電路元件的基本常數(shù)設(shè)置為一個(gè)預(yù)定的值。
7．根據(jù)權(quán)利要求6所述的串行總線加速電路，其特征在于上述數(shù)據(jù)轉(zhuǎn)換檢測(cè)裝置(78,80)檢測(cè)到輸出到數(shù)據(jù)總線的數(shù)據(jù)發(fā)生由低電平向高電平的轉(zhuǎn)換；上述基本常數(shù)變化裝置(82,84)減少串行總線的上拉電阻的阻值。
全文摘要
本發(fā)明公開了一種串行總線加速電路，該電路包括用于檢測(cè)由某個(gè)器件輸出到串行總線的相繼的數(shù)據(jù)的值是否相同的數(shù)據(jù)模式檢測(cè)裝置(28，30)，和當(dāng)數(shù)據(jù)模式檢測(cè)裝置檢測(cè)到相繼的數(shù)據(jù)值相同時(shí)增加輸出到串行總線的時(shí)鐘頻率的時(shí)鐘信號(hào)變頻裝置(32)。通過利用在數(shù)據(jù)值不變時(shí)可以忽略數(shù)據(jù)的有效延遲時(shí)間和轉(zhuǎn)換時(shí)間這一事實(shí)，可以提高時(shí)鐘頻率并相應(yīng)地增加數(shù)據(jù)傳輸速率。
文檔編號(hào)G06F13/42GK1227933SQ9812097
公開日1999年9月8日 申請(qǐng)日期1998年10月16日 優(yōu)先權(quán)日1998年3月2日
發(fā)明者井上直幸 申請(qǐng)人:富士通株式會(huì)社