專利名稱：同時(shí)輸入和輸出數(shù)據(jù)的雙端的存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及能夠執(zhí)行高速讀修改寫(以后稱為“RMW”)操作的半導(dǎo)體存儲(chǔ)器裝置，這種半導(dǎo)體存儲(chǔ)器裝置被指定作為緩沖器用，在例如三維計(jì)算機(jī)圖形學(xué)(以后稱為“3DCG”)領(lǐng)域中執(zhí)行隱藏面處理。
近年來已出現(xiàn)了高速大容量存儲(chǔ)器，例如時(shí)鐘同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)和運(yùn)行總線規(guī)程類型的存儲(chǔ)器。
此外，由于個(gè)人計(jì)算機(jī)性能的改善和家用計(jì)算機(jī)游戲機(jī)等的緣故，3DCG領(lǐng)域正在迅速擴(kuò)展，需要比以往速度更快和容量更大的存儲(chǔ)器作為3DCG的圖象存儲(chǔ)器。
圖象存儲(chǔ)器的應(yīng)用有作為幀緩沖器，存儲(chǔ)繪圖數(shù)據(jù)，以及作為z緩沖器，存儲(chǔ)執(zhí)行對(duì)于3DCG必不可少的隱藏面處理所需的z坐標(biāo)。
在隱藏面處理中，產(chǎn)生被稱為多邊形的多邊形繪圖信息。將z坐標(biāo)的大小與周界作比較，算出該多邊形是在其它多邊形之前還是在其它多邊形之后，利用在其它多邊形之前的多邊形來執(zhí)行繪圖處理。
因此，在存儲(chǔ)z坐標(biāo)的z緩沖器中，需要讀每一多邊形z子地址，并在與其它z地址比較之后執(zhí)行寫修改。這種操作基本上是一種RMW操作。


圖1是相關(guān)技術(shù)的時(shí)鐘同步型存儲(chǔ)器的方框圖。
在該圖中，標(biāo)號(hào)20表示存儲(chǔ)器陣列，22表示地址譯碼器，24表示暫時(shí)保持地址譯碼器22的輸入信號(hào)的寄存器，26表示輸入緩沖器，28表示輸出緩沖器。還有，ADD代表地址信號(hào)，R/W-Data代表輸入/輸出數(shù)據(jù)，OE-cnt代表輸出控制信號(hào)。
目前，在一般的市場(chǎng)上買得到的通用存儲(chǔ)器中，把相同的端子用作輸入到存儲(chǔ)器陣列20和從存儲(chǔ)器陣列20輸出的數(shù)據(jù)的輸入/輸出端，以便減少圖1所示組件的引線數(shù)目，利用輸出控制信號(hào)OE-cnt切換數(shù)據(jù)的輸入和輸出。就是說，輸入緩沖器26和輸出緩沖器28沿相反方向并行連接。輸出緩沖器28在沒有輸出控制信號(hào)OE-cnt的輸出時(shí)不工作。
圖2是當(dāng)通用存儲(chǔ)器執(zhí)行實(shí)現(xiàn)3DCG的隱藏面處理的RMW操作時(shí)的操作的流程圖。
在該圖中，符號(hào)A0、A1表示存儲(chǔ)器陣列中的地址編號(hào)。根據(jù)每一時(shí)鐘信號(hào)CLK，對(duì)于該地址編號(hào)的存儲(chǔ)單元譯碼(Ad-Dec)命令中的地址信號(hào)ADD，并在存儲(chǔ)數(shù)據(jù)被讀出(mem-R)之后輸出(D-out)該地址信號(hào)ADD。在該數(shù)據(jù)被輸出之后，在接著的幾個(gè)時(shí)鐘部分中對(duì)z地址執(zhí)行比較處理，并對(duì)該存儲(chǔ)器中的原來地址執(zhí)行寫修改。以幾個(gè)地址為單位地不斷重復(fù)這一RMW操作，在此期間，利用時(shí)鐘信號(hào)CLK的每一個(gè)脈沖移位每一地址。
實(shí)際上，對(duì)于比較處理本身，約3個(gè)時(shí)鐘就足夠，但在所示的例子中，以6個(gè)地址為單位地執(zhí)行連續(xù)的處理。還有，如上所述，需要用相同的端子作輸入/輸出端，利用輸出控制信號(hào)OE-cnt使輸出緩沖器28進(jìn)入不工作狀態(tài)。因此，在這種切換中，為了保證高的輸入阻抗，在每一地址執(zhí)行了數(shù)據(jù)輸出的寫修改之前需要8個(gè)時(shí)鐘部分。為此，如所示的那樣，當(dāng)從命令的角度來看時(shí)，等待部分(在這一例子中為4個(gè)時(shí)鐘)在從R5至W0的期間內(nèi)變成必需的，RMW的效率低。
為了縮短該命令的等待部分，可以考慮使連續(xù)處理的地址單位變小和縮短在執(zhí)行每一地址的數(shù)據(jù)輸出的寫修改之前的時(shí)鐘部分，但這將增大輸出緩沖器28的切換次數(shù)。為此，命令等待部分的縮短受到限制，如果頻繁地切換輸入/輸出端，控制將變得復(fù)雜。
為了避免這種命令等待時(shí)間，如圖3所示，可以使共同使用的輸入/輸出引線分離開來。
當(dāng)把這種單獨(dú)的輸入/輸出型存儲(chǔ)器用于RMW操作時(shí)，如圖4的時(shí)序圖所示，能夠消除命令的等待部分。
圖3所示結(jié)構(gòu)的存儲(chǔ)器的缺點(diǎn)、是引線數(shù)目被增大，因此它是不切實(shí)際的，但近年來利用存儲(chǔ)器/邏輯混合工藝已能夠極大地增大位寬度，因此利用這種存儲(chǔ)器能夠在一定程度上提高RMW的效率。
但是，即使采用這一方法，如圖4所示，地址信號(hào)的輸入端在數(shù)據(jù)讀出和寫入時(shí)是公用的，以便抑引線數(shù)目的增大，因此數(shù)據(jù)的讀/寫操作仍占用兩個(gè)時(shí)鐘部分，所以在這一意義上，RMW的效率并沒有得到顯著的提高。
就是說，在需要進(jìn)一步改善3DCG的繪圖性能時(shí)，數(shù)據(jù)的每一讀/寫操作需要多個(gè)時(shí)鐘部分這一事實(shí)成為一主要障礙。
本發(fā)明的目的是提供能夠在以時(shí)鐘同步方式運(yùn)行的存儲(chǔ)器的同一時(shí)鐘部分中執(zhí)行數(shù)據(jù)寫和讀操作并能夠連續(xù)地執(zhí)行高速RMW操作的半導(dǎo)體存儲(chǔ)器裝置。
根據(jù)本發(fā)明的第一個(gè)方面，提供了能夠執(zhí)行數(shù)據(jù)的讀修改寫操作的半導(dǎo)體存儲(chǔ)器，該存儲(chǔ)器包括包括以矩陣形式排列的、能夠被寫入和讀出的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列；根據(jù)第一分配地址獨(dú)立地譯碼存儲(chǔ)單元的讀地址的讀地址譯碼裝置；根據(jù)第二分配地址獨(dú)立地譯碼存儲(chǔ)單元的寫地址的寫地址譯碼裝置；讀出被所述讀地址譯碼裝置的所述譯碼讀地址尋址的存儲(chǔ)單元的數(shù)據(jù)的數(shù)據(jù)讀裝置；以及把數(shù)據(jù)寫入被寫地址譯碼裝置的譯碼寫地址尋址的存儲(chǔ)單元的數(shù)據(jù)寫裝置。
根據(jù)本發(fā)明的第二個(gè)方面，提供了能夠執(zhí)行數(shù)據(jù)的讀修改寫操作的半導(dǎo)體存儲(chǔ)器，該存儲(chǔ)器包括包括以矩陣列式排列的、能夠被寫入和讀出的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列；根據(jù)第一指定地址獨(dú)立地譯碼存儲(chǔ)單元的讀地址的讀地址譯碼裝置；根據(jù)第二指定地址獨(dú)立地譯碼存儲(chǔ)單元的寫地址的寫地址譯碼裝置；讀出被讀地址譯碼裝置的譯碼讀地址尋址的存儲(chǔ)單元的數(shù)據(jù)的數(shù)據(jù)讀數(shù)據(jù)；把數(shù)據(jù)寫入被寫地址譯碼裝置的譯碼寫地址尋址的存儲(chǔ)單元的數(shù)據(jù)寫裝置；以及地址延遲裝置，把被寫地址譯碼裝置譯碼的譯碼寫地址從被讀地址譯碼裝置譯碼的讀地址延遲一段預(yù)定的時(shí)間，該段預(yù)定時(shí)間被定為預(yù)定多次的基本同步脈沖周期，以便利用基本同步脈沖以流水線的方式完成數(shù)據(jù)讀修改寫操作。
該地址延遲裝置最好包括存儲(chǔ)輸入至所述讀地址譯碼裝置的同一輸入地址信號(hào)的輔助臨時(shí)存儲(chǔ)器，該輔助臨時(shí)存儲(chǔ)器被設(shè)置在寫地址譯碼裝置的輸入級(jí)處。
該輔助臨時(shí)存儲(chǔ)器最好包括預(yù)定多個(gè)串連連接的子輔助臨時(shí)存儲(chǔ)器，每一子輔助臨時(shí)存儲(chǔ)器能夠同時(shí)輸入輸入地址信號(hào)。
這些預(yù)定多個(gè)串連連接存儲(chǔ)器最好能夠響應(yīng)指示信號(hào)而發(fā)生改變，利用該指示信號(hào)指示至少一個(gè)輸入級(jí)子輔助存儲(chǔ)器或輸出級(jí)子輔助臨時(shí)存儲(chǔ)器。
輔助臨時(shí)存儲(chǔ)器最好包括預(yù)定多個(gè)串連連接的寄存器，這些寄存器能夠同時(shí)輸入輸入地址信號(hào)，在經(jīng)由這些寄存器的預(yù)定多次數(shù)據(jù)移位后輸出該輸入地址信號(hào)，與基本同步脈沖同步地完成每一數(shù)據(jù)移位。
根據(jù)本發(fā)明的第三個(gè)方面，提供了能夠執(zhí)行數(shù)據(jù)的讀修改寫操作的半導(dǎo)體存儲(chǔ)器的方法，該半導(dǎo)體存儲(chǔ)器包括包括以矩陣形式排列的、能夠被寫入和讀出數(shù)據(jù)的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列；根據(jù)讀地址獨(dú)立地譯碼被讀出存儲(chǔ)單元的地址的讀地址譯碼裝置；根據(jù)寫地址獨(dú)立地譯碼被寫入存儲(chǔ)單元的地址的寫地址譯碼裝置；以及地址延遲裝置，把被所述寫地址譯碼裝置譯碼的寫地址從被所述讀地址譯碼裝置譯碼的讀地址開始延遲一段預(yù)定的時(shí)間，在該方法中，該段預(yù)定時(shí)間被定為預(yù)定多次的基本同步脈沖周期，以便利用基本同步脈沖以流水線的方式完成數(shù)據(jù)讀修改寫操作。
該地址延遲裝置最好包括存儲(chǔ)至所述讀地址譯碼裝置的同一輸入地址信號(hào)的輔助臨時(shí)存儲(chǔ)器，該輔助臨時(shí)存儲(chǔ)器被設(shè)置在寫地址譯碼裝置的輸入級(jí)處。
該輔助臨時(shí)存儲(chǔ)器最好包括預(yù)定多個(gè)半連連接的子輔助臨時(shí)存儲(chǔ)器，每一子輔助臨時(shí)存儲(chǔ)器能夠同時(shí)輸入輸入地址信號(hào)。
這些預(yù)定多個(gè)串連連接存儲(chǔ)器最好能夠響應(yīng)指示信號(hào)而發(fā)生變化，利用該指示信號(hào)指示至少一個(gè)輸入級(jí)子輔助存儲(chǔ)器或輸出級(jí)子輔助臨時(shí)存儲(chǔ)器。
輔助臨時(shí)存儲(chǔ)器最好包括預(yù)定多個(gè)串連連接的寄存器，這些寄存器能夠同時(shí)輸入輸入地址信號(hào)，在經(jīng)由這些寄存器的預(yù)定多次數(shù)據(jù)移位后輸出該輸入地址信號(hào)，與基本同步脈沖同步地完成每一數(shù)據(jù)移位。
根據(jù)本發(fā)明的第四個(gè)方面，提供了數(shù)據(jù)的讀修改寫操作的方法，包括以下步驟根據(jù)第一指定地址獨(dú)立地譯碼存儲(chǔ)單元的讀地址；根據(jù)第二指定地址獨(dú)立地譯碼存儲(chǔ)單元的寫地址；讀出被譯碼讀地址尋址的存儲(chǔ)單元內(nèi)的數(shù)據(jù)；以及把數(shù)據(jù)寫入被譯碼寫地址尋址的存儲(chǔ)單元。
根據(jù)本發(fā)明的第五個(gè)方面，提供了數(shù)據(jù)的讀修改寫操作的方法，包括以下步驟根據(jù)第一指定地址獨(dú)立地譯碼存儲(chǔ)單元的讀地址；根據(jù)第二指定地址獨(dú)立地譯碼存儲(chǔ)單元的寫地址；讀出被譯碼讀地址尋址的存儲(chǔ)單元內(nèi)的數(shù)據(jù)；把數(shù)據(jù)寫入被譯碼寫地址尋址的存儲(chǔ)單元；把譯碼寫地址從讀地址的譯碼時(shí)刻延遲一段預(yù)定時(shí)間，該段預(yù)定時(shí)間被定為預(yù)定多次的基本同步脈沖周期，以便利用基本同步脈沖以流水線的方式完成數(shù)據(jù)讀修改寫操作。
這樣一來，就能夠以流水線的方式在同一時(shí)鐘部分內(nèi)完成在通常需要三個(gè)時(shí)鐘部分的在存儲(chǔ)器陣列中讀出和寫入數(shù)據(jù)時(shí)的地址分配。
因此，RMW操作的效率相對(duì)于相關(guān)技術(shù)的操作被提高了兩倍，能夠?qū)崿F(xiàn)非常適合作為例如3DCG的緩沖器的半導(dǎo)體存儲(chǔ)器裝置。
根據(jù)以下結(jié)合附圖給出的對(duì)最佳實(shí)施例的描述將清楚本發(fā)明的這些和其它目的和特點(diǎn)，附圖中圖1是相關(guān)技術(shù)的半導(dǎo)體存儲(chǔ)器裝置的結(jié)構(gòu)的簡(jiǎn)要方框圖2是圖1的半導(dǎo)體存儲(chǔ)器裝置在執(zhí)行RMW操作時(shí)的時(shí)序圖；圖3是表示相關(guān)技術(shù)結(jié)構(gòu)的另一例子的半導(dǎo)體存儲(chǔ)器裝置的方框圖；圖4是圖3的半導(dǎo)體存儲(chǔ)器裝置在執(zhí)行RMW操作時(shí)的時(shí)序圖；圖5是本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的結(jié)構(gòu)的簡(jiǎn)要方框圖；圖6是圖5的半導(dǎo)體存儲(chǔ)器裝置在執(zhí)行RMW操作時(shí)的時(shí)序圖；圖7是本發(fā)明第二實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的結(jié)構(gòu)的簡(jiǎn)要方框圖；圖8是本發(fā)明第三實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的結(jié)構(gòu)的簡(jiǎn)要方框圖；以下將參看附圖詳細(xì)描述本發(fā)明的半導(dǎo)體存儲(chǔ)器裝置。
圖5是作為本發(fā)明的半導(dǎo)體存儲(chǔ)器裝置的一個(gè)例子的半導(dǎo)體存儲(chǔ)器裝置的結(jié)構(gòu)的簡(jiǎn)要方框圖。
在圖5中，標(biāo)號(hào)2表示具有例如DRAM結(jié)構(gòu)的存存儲(chǔ)器陣列，標(biāo)號(hào)4表示僅用于數(shù)據(jù)讀操作的地址譯碼器，標(biāo)號(hào)6表示僅用于數(shù)據(jù)寫操作的地址譯碼器，標(biāo)號(hào)8表示暫時(shí)保持兩譯碼器4和6的輸入信號(hào)的寄存器，標(biāo)號(hào)10表示數(shù)據(jù)輸入緩沖器，標(biāo)號(hào)12表示數(shù)據(jù)輸出緩沖器。此外，ADD代表地址信號(hào)，W-Data代表將要被寫入存儲(chǔ)器陣列2的寫數(shù)據(jù)，R-Data代表將要從存儲(chǔ)器陣列2被讀出的讀數(shù)據(jù)。
時(shí)鐘信號(hào)CLK輸入給地址譯碼器4和6以及寄存器8。此外，未示出的命令等的控制信號(hào)輸入給這兩個(gè)地址譯碼器4和6。用控制信號(hào)來控制啟動(dòng)/操作停止。
在本實(shí)施例中，作為把僅用于數(shù)據(jù)寫入的地址譯碼器6的地址分配延遲預(yù)定時(shí)間的本發(fā)明的延遲單元的一個(gè)例子，先進(jìn)先出半導(dǎo)體存儲(chǔ)器14(以后稱為FIFO存儲(chǔ)器)與僅用于寫入的該地址譯碼器6的輸入側(cè)連接。本發(fā)明的寫譯碼單元由該FIFO存儲(chǔ)器14和僅寫地址譯碼器6組成。
FIFO存儲(chǔ)器14利用具有預(yù)定位數(shù)的預(yù)定個(gè)數(shù)的單元存儲(chǔ)器級(jí)組成，至少可同時(shí)向這些單元存儲(chǔ)器級(jí)輸入地址信號(hào)ADD，每一單元存儲(chǔ)四級(jí)用移位寄存器來構(gòu)成。此外，級(jí)數(shù)的設(shè)定使得能夠在半導(dǎo)體存儲(chǔ)器裝置中采用的RMW(讀修改寫)的操作方法獲得期望的最大延遲時(shí)間。
該FIFO存儲(chǔ)器14設(shè)有未示出的指針端子?？梢愿鶕?jù)輸入給該端子的指針信號(hào)自由地設(shè)定存儲(chǔ)地址信號(hào)ADD的單元存儲(chǔ)器級(jí)的開始位置(寫指針PW)和把該地址信號(hào)ADD輸出僅寫地址譯碼器6側(cè)的結(jié)束位置(讀指針Pr)。注意還可以設(shè)定寫指針PW和讀指針Pr之一。
在FIFO存儲(chǔ)器14中，一旦接收到例如未示出的命令這樣的控制信號(hào)的指令就切換啟動(dòng)/操作停止。
以下參看圖6的時(shí)序圖說明按這種方式構(gòu)成的半導(dǎo)體存儲(chǔ)器裝置的RMW操作。
圖6的上部說明與時(shí)鐘信號(hào)CLK同步的命令和輸入/輸出數(shù)據(jù)(以后為方便起見稱為外部時(shí)鐘操作)，將與外部單元的時(shí)鐘信號(hào)CLK同步地被執(zhí)行的內(nèi)部操作示于下部。命令包含表示是RMW操作還是除地址信號(hào)ADD外的通常數(shù)據(jù)讀或?qū)懖僮鞯目刂菩畔ⅰ?br> 在內(nèi)部操作的圖中，符號(hào)A0、A1……表示存儲(chǔ)器陣列2中的地址編號(hào)。根據(jù)每一時(shí)鐘信號(hào)CLK，對(duì)于由該地址編號(hào)給定的每一存儲(chǔ)單元譯碼(Ad-Dec)命令中的地址信號(hào)ADD，并在存儲(chǔ)數(shù)據(jù)被讀出(mem-R)之后輸出(D-out)該地址信號(hào)ADD。在該數(shù)據(jù)被輸出之后，在接著的幾個(gè)時(shí)鐘部分(在此為三個(gè)部分)中，對(duì)z地址執(zhí)行比較處理，作為3DCG隱藏面處理的環(huán)節(jié)，并在接著的一個(gè)時(shí)鐘部分中把被處理之后的數(shù)據(jù)寫入存儲(chǔ)器陣列2并對(duì)一開始存儲(chǔ)該數(shù)據(jù)的同一地址進(jìn)行寫修改(mem-W)，然后無中斷地對(duì)每一地址連續(xù)地重復(fù)這一RMW操作，在此期間，利用時(shí)鐘信號(hào)CLK的每一脈沖移位地址。
此外，也是在外部時(shí)鐘操作中，無中斷地連續(xù)輸入或輸出命令RW0-R，RW1-R，……RW6-W，RW7-W，……，輸出數(shù)據(jù)R0，R1，……，以及輸入數(shù)據(jù)W0，W1，……。
以下按順序說明為什么無中斷的這種連續(xù)處理是可能的原因。
僅讀地址譯碼器4根據(jù)前6個(gè)命令RW0-6至RW5-R順序地指定存儲(chǔ)單元2內(nèi)的地址A0至A5，然后讀出(mem-R)和輸出(D-out)數(shù)據(jù)。因此，利用3個(gè)時(shí)鐘部分在有命令輸入的時(shí)滯的情況下把輸出數(shù)據(jù)R0，R1……輸出至數(shù)據(jù)輸出端D-Out。
在接著的命令RW6-W之后，除數(shù)據(jù)讀操作時(shí)的地址外還同時(shí)指定了數(shù)據(jù)寫操作時(shí)的地址。就是說，僅寫地址譯碼器6在命令RW6-W之后馬上在時(shí)鐘部分A中把地址A0指定作為寫修改的目標(biāo)，下一個(gè)數(shù)據(jù)讀操作的地址A6同時(shí)被僅讀地址譯碼器4指定。
在這些地址分配的基礎(chǔ)上，在下一個(gè)時(shí)鐘部分B中，先前在存儲(chǔ)器的外部單元中通過對(duì)讀數(shù)據(jù)R0執(zhí)行比較處理而獲得的寫數(shù)據(jù)W0被寫修改至原來地址A0，同時(shí)從存儲(chǔ)器陣列2的地址A6讀出新的讀數(shù)據(jù)R6。
相反地，在該同一時(shí)鐘部分B中，類似于上述時(shí)鐘周期A，下一次數(shù)據(jù)寫操作的地址A1和下一次數(shù)據(jù)讀操作的地址A7被同時(shí)指定。注意，通過把數(shù)據(jù)讀和數(shù)據(jù)寫操作之間的列地址(列線)準(zhǔn)確地移位在例如同一行(字線)上的上述延遲量就能夠同時(shí)指定數(shù)據(jù)讀地址和數(shù)據(jù)寫地址。
在這之后的時(shí)鐘部分中，類似于時(shí)鐘部分B，在短時(shí)間例如一個(gè)時(shí)鐘部分內(nèi)執(zhí)行兩個(gè)地址分配和數(shù)據(jù)的讀及寫操作。
因此，當(dāng)根據(jù)圖2上部所示的外部時(shí)鐘操作觀察這一切時(shí)，命令輸入、數(shù)據(jù)輸出D-Out和數(shù)據(jù)輸入D-In都無中斷地重復(fù)進(jìn)行。
注意，在通常的數(shù)據(jù)讀或?qū)懖僮髦校ㄟ^在上述例子中分配命令(還有其它控制信號(hào)也是可能的)，就停止了FIFO存儲(chǔ)器14的操作并啟動(dòng)了兩個(gè)譯碼器4和6之一。為此，從公共輸入端輸入的地址信號(hào)ADD被該ADD啟動(dòng)的譯碼器譯碼，存儲(chǔ)器陣列2的地址分配被執(zhí)行，然后相對(duì)于該地址分配執(zhí)行數(shù)據(jù)寫或讀操作。
這樣一來，就向本發(fā)明的半導(dǎo)體存儲(chǔ)器裝置提供了FIFO存儲(chǔ)器14(延遲裝置)，在該半導(dǎo)體存儲(chǔ)器裝置中，輸入和輸出被分開，消除了命令等待部分等，此外，數(shù)據(jù)讀和寫操作用的地址譯碼器4和6的輸入端合用，減少了引線數(shù)，兩個(gè)地址譯碼器4和6對(duì)存儲(chǔ)器陣列2的地址分配按照大于數(shù)據(jù)讀操作的寫操作的時(shí)間被延遲。
這樣一來，就能夠在同一時(shí)鐘部分內(nèi)完成通常需要兩個(gè)時(shí)鐘部分的在存儲(chǔ)器陣列中讀出和寫入數(shù)據(jù)時(shí)的地址分配。
因此，RMW操作的速度被提高到是普通操作的兩倍，實(shí)現(xiàn)了非常適合作為例如3DCG的子緩沖器的半導(dǎo)體存儲(chǔ)器裝置。
尤其是，在本實(shí)施例中，由于這一延遲裝置，F(xiàn)IFO存儲(chǔ)器14被用作數(shù)字延遲線?？梢宰杂傻馗淖儐卧鎯?chǔ)器級(jí)的數(shù)目，并使性能改善到達(dá)RMW操作的極限，同時(shí)提高了在處理方法等的改變方面的靈活性。
第二實(shí)施例本實(shí)施例表示多級(jí)結(jié)構(gòu)的移位寄存器代替上述第一實(shí)施例的FIFO存儲(chǔ)器14作為本發(fā)明中的延遲單元的結(jié)構(gòu)的另一實(shí)例的情況。
圖7是作為本發(fā)明半導(dǎo)體存儲(chǔ)器裝置的一個(gè)例子的半導(dǎo)體存儲(chǔ)器裝置的簡(jiǎn)要方框圖。與上述第一實(shí)施例的部分相同的部分用相同的符號(hào)或數(shù)字來表示，在此省略對(duì)它們的描述。此外，時(shí)序圖也與圖6的時(shí)序圖相同，所以與省略對(duì)整個(gè)操作的說明。
起圖7所示延遲單元作用的移位寄行器16具有預(yù)定個(gè)數(shù)的單元寄存器級(jí)的結(jié)構(gòu)，單元寄存器級(jí)具有預(yù)定個(gè)數(shù)的位，至少可以按照橫向連接在一起的方式向這些單元寄存器級(jí)輸入地址信號(hào)ADD。通常根據(jù)使用了該半導(dǎo)體存儲(chǔ)器裝置的RMW操作的方法預(yù)先確定這些單元寄存器級(jí)的個(gè)數(shù)。
因此，與第一實(shí)施例的FIFO存儲(chǔ)器14不同，延遲時(shí)間的改變不那么容易，但可以通過利用與譯碼器4和6的時(shí)鐘不同的時(shí)鐘移位數(shù)據(jù)和改變頻率來改變延遲時(shí)間。在這種情況下，需要使移位寄存器16的末級(jí)的輸出與譯碼器4和6的時(shí)鐘信號(hào)CLK同步。
第三實(shí)施例本實(shí)施例表示本質(zhì)上沒有提供延遲裝置而把對(duì)于同一地址的延時(shí)信息給與地址信號(hào)的情況，地址輸入的數(shù)目被定為2而不是1。
圖8是本實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置的簡(jiǎn)要方框圖。與上述實(shí)施例的部分相同的部分也用相同的符號(hào)或數(shù)字來表示，也省略對(duì)它們的描述。此外，時(shí)序圖也與圖6的時(shí)序圖相同，所以也省略對(duì)整個(gè)操作的描述。
在第一和第二實(shí)施例的上述描述中，在數(shù)據(jù)讀和寫操作時(shí)公用地址輸入端，以減少引線數(shù)。
與此相反，本實(shí)施例采用把地址信號(hào)的輸入分成數(shù)據(jù)讀時(shí)的地址信號(hào)輸入和數(shù)據(jù)寫時(shí)的地址信號(hào)輸入。最好在有能力增大引線數(shù)目時(shí)這樣做，通過把地址輸入分成數(shù)據(jù)讀時(shí)的地址輸入和數(shù)據(jù)寫時(shí)的數(shù)據(jù)輸入省略了延遲裝置，并簡(jiǎn)化了結(jié)構(gòu)。
如圖8所示，讀地址信號(hào)R-ADD可通過寄存器8a輸入給只讀地址譯碼器4，寫地址信號(hào)W-ADD可通過另一寄存器8b輸入給只寫地址譯碼器6。
在這種情況下，相對(duì)于讀地址信號(hào)R-ADD，寫地址信號(hào)W-ADD只被預(yù)先延遲了幾個(gè)時(shí)鐘部分(在圖6的操作中為6個(gè)時(shí)鐘部分)。
因此，類似于第一實(shí)施例的情況，當(dāng)觀察某一時(shí)鐘部分時(shí)，對(duì)于一新地址和執(zhí)行在比較處理之前和之后幾個(gè)時(shí)鐘部分被讀出的數(shù)據(jù)的寫修改的地址，可以按照重疊的方式執(zhí)行地址分配，可以相對(duì)于面一部分中就在此之前的部分中被分配的地址執(zhí)行數(shù)據(jù)的讀和寫操作，能夠把RMW操作的速度提高到該極限。
如上所述，在本發(fā)明的半導(dǎo)體存儲(chǔ)器裝置中，輸入和輸出被分開，消除了命令等待部分等，單獨(dú)提供了數(shù)據(jù)讀和寫操作用的地址譯碼器，提供了把寫入側(cè)的地址分配從讀出側(cè)的地址分配延時(shí)一段預(yù)定時(shí)間的裝置(延遲裝置)，因此能夠在一個(gè)時(shí)鐘部分中執(zhí)行RMW操作(兩次地址分配，數(shù)據(jù)讀操作，數(shù)據(jù)寫操作和數(shù)據(jù)輸入/輸出)。為此，RMW操作的速度被提高到是普通操作的兩倍，可以把3DCG的繪圖性能等增強(qiáng)至該極限。
此外，可以用地址譯碼器的同一輸入端進(jìn)行數(shù)據(jù)讀和寫操作，所以地址輸入引線數(shù)可減半。
此外，如果用先入先出型存儲(chǔ)器作為延遲單元，就能夠改變延遲時(shí)間。
根據(jù)如上所述，對(duì)于時(shí)鐘同步操作的存儲(chǔ)器，能夠在同一時(shí)鐘部分中執(zhí)行數(shù)據(jù)寫和讀操作，能夠提供可以連續(xù)地執(zhí)行高速RMW操作的半導(dǎo)體存儲(chǔ)器裝置。因此，3DCG的隱藏面處理的速度顯著提高。
因此，RMW操作的效率被提高到是相關(guān)技術(shù)操作的兩倍，能夠?qū)崿F(xiàn)非常適合作為例如3DCG的緩沖器的半導(dǎo)體存儲(chǔ)器裝置。
權(quán)利要求
1.能夠執(zhí)行數(shù)據(jù)的讀修改寫操作的半導(dǎo)體存儲(chǔ)器，包括包括以矩陣形式排列的、能夠被寫入和讀出的多個(gè)存府單元的存儲(chǔ)單元陣列；根據(jù)第一分配地址獨(dú)立地譯碼存儲(chǔ)單元的讀地址的讀地址譯碼裝置；根據(jù)第二分配地址獨(dú)立地譯碼存儲(chǔ)單元的寫地址的寫地址譯碼裝置；讀出被所述讀地址譯碼裝置的所述譯碼讀地址尋址的存儲(chǔ)單元的數(shù)據(jù)的數(shù)據(jù)讀裝置；以及把數(shù)據(jù)寫入被所述寫地址譯碼裝置的所述譯碼寫地址尋址的存儲(chǔ)單元的數(shù)據(jù)寫裝置。
2.能夠執(zhí)行數(shù)據(jù)的讀修改寫的半導(dǎo)體存儲(chǔ)器，包括包括以矩陣形式排列的、能夠被寫入和讀出的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列；根據(jù)第一分配地址獨(dú)立地譯碼存儲(chǔ)單元的讀地址的讀地址譯碼裝置；根據(jù)第二分配地址獨(dú)立地譯碼存儲(chǔ)單元的寫地址的寫地址譯碼裝置；讀出被所述讀地址譯碼裝置的所述譯碼讀地址尋址的存儲(chǔ)單元的數(shù)據(jù)的數(shù)據(jù)讀裝置；把數(shù)據(jù)寫入被所述寫地址譯碼裝置的所述譯碼與地址尋址的存儲(chǔ)單元的數(shù)據(jù)的數(shù)據(jù)寫裝置；以及地址延遲裝置，把被所述寫地址譯碼裝置譯碼的譯碼寫地址從被所述讀地址譯碼裝置譯碼的讀地址延遲一段預(yù)定時(shí)間，該段預(yù)定時(shí)間被定為預(yù)定多次的基本同步的脈沖周期，以便利用所述基本同步脈沖以流動(dòng)線的方式完成數(shù)據(jù)讀修改寫操作。
3.權(quán)利要求2的半導(dǎo)體存儲(chǔ)器，其中所述地址延遲裝置包括存儲(chǔ)輸入至所述讀地址譯碼裝置的同一輸入地址信號(hào)的輔助臨時(shí)存儲(chǔ)器，所述輔助臨時(shí)存儲(chǔ)器被設(shè)置在寫地址譯碼裝置的輸入級(jí)處。
4.權(quán)利要求3的半導(dǎo)體存儲(chǔ)器，其中所述輔助臨時(shí)存儲(chǔ)器包括預(yù)定多個(gè)串連連接的子輔助臨時(shí)存儲(chǔ)器，每一所述子輔助臨時(shí)存儲(chǔ)器能夠同時(shí)輸入所述輸入地址信號(hào)。
5.權(quán)利要求4的半導(dǎo)體存儲(chǔ)器，其中所述預(yù)定多個(gè)串連連接的存儲(chǔ)器能夠響應(yīng)指示信號(hào)而發(fā)生改變，利用該指示信號(hào)指示至少一個(gè)輸入級(jí)子輔助存儲(chǔ)器或輸出級(jí)子輔助臨時(shí)存儲(chǔ)器。
6.權(quán)利要求3的半導(dǎo)體存儲(chǔ)器，其中所述輔助臨時(shí)存儲(chǔ)器包括預(yù)定多個(gè)串連連接的寄存器，這些寄存器能夠同時(shí)輸入所述輸入地址信號(hào)，在經(jīng)由這些寄存器的預(yù)定多次數(shù)據(jù)移位后輸出所述輸入地址信號(hào)，與所述基本同步脈沖同步地完成每次數(shù)據(jù)移位。
7.能夠執(zhí)行數(shù)據(jù)的讀修改寫操作的半導(dǎo)體存儲(chǔ)器的方法，所述半導(dǎo)體存儲(chǔ)器包括包括以矩陣形式排列的、能夠被寫入和讀出的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列；根據(jù)讀地址獨(dú)立地譯碼讀存儲(chǔ)單元的地址的讀地址譯碼裝置；根據(jù)寫地址獨(dú)立地譯碼寫存儲(chǔ)單元的地址的寫地址譯碼裝置；以及地址延遲裝置，把被所述寫地址譯碼裝置譯碼的寫地址從被所述讀地址譯碼裝置譯碼的讀地址延遲一段預(yù)定時(shí)間，在所述方法中，所述一段預(yù)定時(shí)間被定為預(yù)定多次的基本同步脈沖周期，以便利用所述基本同步脈沖以流水線的方式完成數(shù)據(jù)讀修改寫操作。
8.權(quán)利要求7的半導(dǎo)體存儲(chǔ)器的方法，其中所述地址延遲裝置包括存儲(chǔ)輸入至所述讀地址譯碼裝置的同一輸入地址信號(hào)的輔助臨時(shí)存儲(chǔ)器，其中所述輔助臨時(shí)存儲(chǔ)器被設(shè)置在所述寫地址譯碼裝置的輸入級(jí)處。
9.權(quán)利要求8的半導(dǎo)體存儲(chǔ)器的方法，其中所述輔助臨時(shí)存儲(chǔ)器包括預(yù)定多個(gè)串連連接的子輔助臨時(shí)存儲(chǔ)器，其中每一所述子輔助臨時(shí)存儲(chǔ)器能夠同時(shí)輸入所述輸入地址信號(hào)。
10.權(quán)利要求9的半導(dǎo)體存儲(chǔ)器的方法，其中所述預(yù)定多個(gè)串連連接的存儲(chǔ)器能夠響應(yīng)指示信號(hào)而發(fā)生改變，利用該指示信號(hào)指示至少一個(gè)輸入級(jí)子輔助存儲(chǔ)器或輸出級(jí)子輔助臨時(shí)存儲(chǔ)器。
11.權(quán)利要求8的半導(dǎo)體存儲(chǔ)器的方法，其中所述輔助臨時(shí)存儲(chǔ)器包括預(yù)定多個(gè)串連連接的寄存器，這些寄存器能夠同時(shí)輸入所述輸入地址信號(hào)，其中所述輸入地址信號(hào)在經(jīng)由所述寄存器的預(yù)定多次數(shù)據(jù)移位后被輸出，每次數(shù)據(jù)移位與所述基本同步脈沖同步地被執(zhí)行。
12.數(shù)據(jù)的讀修改寫操作的方法，包括以下步驟根據(jù)第一分配地址獨(dú)立地譯碼存儲(chǔ)單元的讀地址；根據(jù)第二分配地址獨(dú)立地譯碼存儲(chǔ)單元的寫地址；讀了被所述譯碼讀地址尋址的存儲(chǔ)單元中的數(shù)據(jù)；以及把數(shù)據(jù)寫入被所述譯碼寫地址尋址的存儲(chǔ)單元。
13.數(shù)據(jù)的讀修改寫操作的方法，包括以下步驟根據(jù)第一分配地址獨(dú)立地譯碼存儲(chǔ)單元的讀地址；根據(jù)第二分配地址獨(dú)立地譯碼存儲(chǔ)單元的寫地址；讀出被所述譯碼讀地址尋址的存儲(chǔ)單元中的數(shù)據(jù)；把數(shù)據(jù)寫入被所述譯碼寫地址尋址的存儲(chǔ)單元；以及把所述譯碼寫地址從所述讀地址的譯碼時(shí)刻延遲一段預(yù)定時(shí)間，該段預(yù)定時(shí)間被定為預(yù)定多次的基本同步脈沖周期，以便利用所述基本同步脈沖以流水線的方式完成數(shù)據(jù)讀修改寫操作。
14.實(shí)現(xiàn)數(shù)據(jù)的讀修改寫操作的電路，包括包括多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列；接收讀地址和寫地址的地址接收電路；讀地址譯碼電路，從所述地址接收電路接收讀地址并譯碼所接收的讀地址，以便從所述存儲(chǔ)單元中讀出數(shù)據(jù)，所述存單元陣列輸出在所述譯碼讀地址指定的地址處的數(shù)據(jù)；數(shù)據(jù)修改電路，按照預(yù)定修改方式修改所述存儲(chǔ)單元陣列輸出的所述數(shù)據(jù)并把所述修改數(shù)據(jù)輸入給所述存儲(chǔ)單元陣列；地址延遲電路，從所述地址接收電路連續(xù)地接收多個(gè)寫地址并按照預(yù)定延遲時(shí)間對(duì)它們進(jìn)行延遲；以及寫地址譯碼電路，從所述地址延遲電路接收寫地址并譯碼所接收的寫地址，以便寫入所述數(shù)據(jù)修改電路的所述修改數(shù)據(jù)，所述存儲(chǔ)單元陣列在所述譯碼寫數(shù)據(jù)指定的地址處存儲(chǔ)所述修改數(shù)據(jù)，所述讀地址譯碼電路中的所述讀地址譯碼、讀存儲(chǔ)器存取操作和所述存儲(chǔ)單元陣列的所述數(shù)據(jù)輸出的這三個(gè)操作之一在預(yù)定時(shí)間內(nèi)被執(zhí)行，所述寫地址譯碼電路中的所述寫地址譯碼、寫存儲(chǔ)器存取操作和所述存儲(chǔ)單元陣列的所述數(shù)據(jù)存儲(chǔ)的這三個(gè)操作之一在所述預(yù)定時(shí)間內(nèi)被執(zhí)行，多個(gè)讀地址經(jīng)所述地址接收電路連續(xù)地輸入給所述讀地址譯碼電路，多個(gè)寫地址經(jīng)所述地址接收電路連續(xù)地輸入給所述地址延遲電路，輸入給所述地址延遲電路的所述寫地址被延遲所述預(yù)定延遲時(shí)間之后連續(xù)地輸出給所述寫地址譯碼電路，以及所述預(yù)定延遲時(shí)間由所述連續(xù)多個(gè)讀地址的數(shù)目和所述數(shù)據(jù)修改電路的每次修改時(shí)間來確定。
15.權(quán)利要求14的實(shí)現(xiàn)數(shù)據(jù)的讀修改寫操作的電路，其中所述執(zhí)行操作的預(yù)定時(shí)間是所述存儲(chǔ)單元陣列的操作的一個(gè)時(shí)鐘的時(shí)間。
16.權(quán)利要求15的實(shí)現(xiàn)數(shù)據(jù)的讀修改寫操作的電路，其中所述地址延遲電路包括先進(jìn)先出型的存儲(chǔ)器電路，與所述時(shí)鐘時(shí)間同地址操作并具有存儲(chǔ)相應(yīng)于所述延遲時(shí)間的所述多個(gè)寫地址的容量。
17.權(quán)利要求15的實(shí)現(xiàn)數(shù)據(jù)的讀修改寫操作的電路，其中所述地址延遲電路包括多個(gè)相繼的寄存器，每一寄存器與所述時(shí)鐘時(shí)間同步地操作，所述寄存器的數(shù)目相應(yīng)于所述延遲時(shí)間。
18.實(shí)現(xiàn)數(shù)據(jù)的讀修改寫操作的電路，包括包括多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列；讀地址譯碼電路，接收讀地址并對(duì)其進(jìn)行譯碼，以便從所述存儲(chǔ)單元中讀出數(shù)據(jù)，所述存儲(chǔ)單元陣列輸出在所述譯碼讀地址指定的地址處的數(shù)據(jù)；數(shù)據(jù)修改電路，按照預(yù)定修改方式修改所述存儲(chǔ)單元陣列輸出的所述數(shù)據(jù)并把所述修改數(shù)據(jù)輸入給所述存儲(chǔ)單元陣列；以及寫地址譯碼電路，接收寫地址并對(duì)其進(jìn)行譯碼，以便寫入所述數(shù)據(jù)修改電路的所述修改數(shù)據(jù)，所述存儲(chǔ)單元陣列在所述寫數(shù)據(jù)指定的地址處存儲(chǔ)所述修改數(shù)據(jù)，所述讀地址譯碼電路中的所述讀地址譯碼、讀存儲(chǔ)器存取操作和所述存儲(chǔ)單元陣列的所述數(shù)據(jù)輸出的這三個(gè)操作之一在預(yù)定時(shí)間內(nèi)被執(zhí)行，所述寫地址譯碼電路中的所述寫地址譯碼、寫存儲(chǔ)器存取操作和所述存儲(chǔ)單元陣列的所述數(shù)據(jù)存儲(chǔ)的這三個(gè)操作之一在所述預(yù)定時(shí)間內(nèi)被執(zhí)行，多個(gè)讀地址連續(xù)地輸入給所述讀地址譯碼電路，多個(gè)寫地址在所述多個(gè)讀地址的所述輸入算起的預(yù)定延遲時(shí)間之后連續(xù)地輸入給所述寫地譯碼電路，以及所述預(yù)定延遲時(shí)間由所述連續(xù)多個(gè)讀地址的數(shù)目和所述數(shù)據(jù)修改電路的每次修改時(shí)間來確定。
全文摘要
能讀修改寫數(shù)據(jù)的半導(dǎo)體存儲(chǔ)器,包括:含有能讀寫數(shù)據(jù)的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元矩陣;根據(jù)讀地址獨(dú)立地譯碼讀存儲(chǔ)單元地址的讀地址譯碼裝置;根據(jù)寫地址獨(dú)立地譯碼寫存儲(chǔ)單元地址的寫地址譯碼裝置;數(shù)據(jù)讀裝置;數(shù)據(jù)寫裝置;和地址延遲裝置,把寫地址譯碼裝置譯碼的寫地址從讀地址譯碼裝置譯碼的讀地址延遲一段預(yù)定的設(shè)為多次的基本同步脈沖周期的時(shí)間,以流水線的方式完成數(shù)據(jù)讀修改寫操作。
文檔編號(hào)G06T15/00GK1180900SQ97120638
公開日1998年5月6日 申請(qǐng)日期1997年8月20日 優(yōu)先權(quán)日1996年8月20日
發(fā)明者谷口一雄, 吉森正治 申請(qǐng)人:索尼公司