專利名稱：圖像處理器和應(yīng)用該處理器的數(shù)據(jù)處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及如個人計算機、工作站、傳真機、打印機和圖形裝置等領(lǐng)域中處理分配給存儲器的圖像、文本和圖形數(shù)據(jù)的圖像數(shù)據(jù)處理系統(tǒng)，尤其涉及與時鐘同步高速訪問存儲器的高速圖像數(shù)據(jù)處理系統(tǒng)。
迄今，已知的圖形系統(tǒng)連接于一處理器總線，其中，圖像數(shù)據(jù)按照處理器的指令繪圖在幀緩沖器上并顯示在CRT上。
如“像素”(NO.129，第26-34頁中)雜志中揭示的一種用于圖形站需高速運行的傳統(tǒng)的圖像數(shù)據(jù)處理系統(tǒng)，使用一種大容量處理器和一種作為大容量存儲器的VRAM(帶有串行口的動態(tài)存儲器)。
進而開發(fā)了一種同步DRAM來代替昂貴的VRAM，并在“電子技術(shù)”雜志(1993年第10期第24-28頁)中已揭示了一種采用低速圖形裝置的系統(tǒng)。
按照1986年公開號為261969的日本專利所揭示，一種至今已應(yīng)用于傳真機、打印機和圖形裝置的圖像處理系統(tǒng)，采用了一種參照周圍像素用于本地處理的高速SRAM(靜態(tài)存儲器)和作為大容量存儲器的DRAM(動態(tài)存儲器)用于存儲代碼數(shù)據(jù)和字型數(shù)據(jù)。
在圖形處理器連接于如處理器的系統(tǒng)總線的傳統(tǒng)圖形系統(tǒng)中，由于總線速度低而不允許執(zhí)行高速三維顯示所必須的紋理映射。
在傳統(tǒng)的高速圖像數(shù)據(jù)處理系統(tǒng)中，還必須用專門的存儲器來維持系統(tǒng)的高性能，這樣從提供成本低廉的裝置這個角度來看就產(chǎn)生大的問題。而且在這種系統(tǒng)中，存在不能將兩種存儲器結(jié)合在一起的情況，從實現(xiàn)裝置小型化和LSI形式來看，在結(jié)構(gòu)上存在嚴重的瓶頸。
本發(fā)明的目的在于以低成本提供一種圖形處理器，該圖形處理器高速處理和繪圖處理存貯在存儲器中的圖像數(shù)據(jù)并讀出和顯示該數(shù)據(jù)。
對于構(gòu)成處理器的系統(tǒng)而言，還必須交替進行整體和分布處理以實現(xiàn)用最少的硬件完成最高的吞吐量(throughput)，為此目的，本發(fā)明人已研究出一種用于將處理器和存儲器聯(lián)在一起的安排存儲器總線的方法。
對于存儲器控制系統(tǒng)，還必須將高速處理存儲器和大容量存儲器結(jié)合成一體以實現(xiàn)高速大容量存儲器訪問和降低成本。具體來說，使用一個SDRAM(同步DRAM)作為一種具有與時鐘同步鎖存地址、數(shù)據(jù)和控制信號功能的存貯器來構(gòu)成系統(tǒng)。
由于使用SDRAM，要訪問的地址被發(fā)送給存儲器后才指定一個時鐘時間來產(chǎn)生如讀數(shù)據(jù)，這樣能夠在讀處理完成之前發(fā)送下一個地址。
但是，能連續(xù)發(fā)送的地址限制于相同的行地址(lineadddresses)。為了訪問相同存儲體的不同行地址，則需要有如預(yù)充電處理等未命中(miss-hit)處理。
本發(fā)明另一目的在于提供一種配置各處理器的方法和控制各存儲器的方法，尤其提供了能實現(xiàn)以低成本高速度進行未命中處理的組成。
本發(fā)明的一個特征在于一圖像處理器連接于系統(tǒng)總線，該系統(tǒng)總線將一產(chǎn)生涉及圖像處理的圖形指令的處理器連接于主存貯器，主存貯器保存命令和原始圖像數(shù)據(jù)并根據(jù)來自處理器的圖形指令繪圖于幀緩沖器上，其中，所述圖形處理器具有一個數(shù)據(jù)總線轉(zhuǎn)換單元，該轉(zhuǎn)換單元將所述系統(tǒng)總線連接到連接于保存圖形命令和原始圖像數(shù)據(jù)的圖形數(shù)據(jù)存儲器的第一數(shù)據(jù)總線，或?qū)⒌诙?shù)據(jù)總線連接到保存要顯示數(shù)據(jù)的幀緩沖器。
本發(fā)明的另一特征在于，其數(shù)據(jù)處理系統(tǒng)包含產(chǎn)生與圖像處理有關(guān)的圖形命令的處理器；存儲程序、命令和原始圖像數(shù)據(jù)的主存儲器；根據(jù)來自所述處理器的圖形命令對幀緩沖器進行繪圖的圖形處理器；將所述處理器、所述主存儲器和所述圖形處理器連在一起的系統(tǒng)總線；連接于所述圖形處理器并存儲圖形命令和原始圖像數(shù)據(jù)的圖形數(shù)據(jù)存儲器；存儲欲顯示數(shù)據(jù)的幀緩沖器；將圖形處理器連接于圖形數(shù)據(jù)存貯器的第一數(shù)據(jù)總線；和將圖形處理器連接于幀緩沖器的第二數(shù)據(jù)總線；其中，圖形處理器具有一數(shù)據(jù)總線轉(zhuǎn)換單元，它將第一數(shù)據(jù)總線連接到系統(tǒng)總線或?qū)⒌谝粩?shù)據(jù)總線連接到第二數(shù)據(jù)總線。
這就是說設(shè)置了一個總線開關(guān)，它用來在數(shù)據(jù)總線從處理器到本地存貯器(local memory)傳送命令和圖像數(shù)據(jù)及數(shù)據(jù)總線從本地存儲器讀出數(shù)據(jù)并將該數(shù)據(jù)輸給幀緩沖器之間進行轉(zhuǎn)換，以便通過將不同于幀存貯器的本地存貯器直接連接到圖形處理器實現(xiàn)高速處理，和實現(xiàn)本地存儲器暫時存儲來自處理器的命令和原始圖像數(shù)據(jù)。
處理器是通過直接存儲器存取(DMA)來取命令，有側(cè)邊運算單元(a side operation unit)直線運算單元(a straight line eperation u-nit)和像素運算單元構(gòu)成。數(shù)據(jù)控制單元、側(cè)邊運算單元和直線運算單元通過流水線方式(pipeline)進行處理。
在本發(fā)明的一實施例中，側(cè)邊運算單元由11個以上的主要執(zhí)行減法的運算單元DDA(數(shù)字微分分析器)構(gòu)成，而線性運算單元由5個以上的DDAs構(gòu)成。
由于使用多個SDRAMs，因此可通過一種在讀命令和原始圖像數(shù)據(jù)期間同時執(zhí)行處理和寫圖像數(shù)據(jù)的流水線式處理實現(xiàn)最高吞吐量。也可用三個獨立存儲器總線將各處理器和各存儲器相連，命令和輸入數(shù)據(jù)存入第一存儲器，而第二和第三存儲器用來代替緩沖器，在繪圖處理中，寫入數(shù)據(jù)時通過顯示處理，由該緩沖器讀出不同存貯器。
此外，繪圖(draw)處理器和顯示處理器的處理方式是不同的，在訪問存儲器時，一次從存儲器中讀出的數(shù)據(jù)組的長度是可以改變的。具體來說，繪圖處理器使用數(shù)據(jù)組長度為1而顯示處理器使用數(shù)據(jù)組長度為8。
進而用下述裝置構(gòu)成一系統(tǒng)，即用繪圖處理器中的寫地址和地址產(chǎn)生裝置在讀地址中檢測到未命中(miss-hit)的地址獲取行地址(line address)的裝置；存貯用于各存貯器訪問的上述行地址的裝置；比較被存儲的上述行地址和當(dāng)前行地址的裝置；和當(dāng)比較結(jié)果不同時將未命中通知總線控制單元的裝置，由此總線控制單元更新存貯器的列地址(row address)，也即進行預(yù)充電處理和起動列地址，且當(dāng)在寫地址或讀地址之一中檢測到未命中時就執(zhí)行雙未中(dou-ble miss-hit)處理以便保存圖像處理流水線。
本地存儲器能夠在處理繪圖時使用獨占總線(exclusive bus)高速度從該本地存儲器讀取數(shù)據(jù)，因此，與命令通過連接到處理器系統(tǒng)總線上進行傳送相比時能實現(xiàn)高速處理。
處理器由數(shù)據(jù)控制單元所取的命令、側(cè)邊運算單元、直線運算單元和像素運算單元構(gòu)成。數(shù)據(jù)控制單元、側(cè)邊運算單元和直線運算單元通過流水線(pipeline)運算，且邊運算單元由11個以上的DDAs構(gòu)成，而直線運算單元由5個以上DDAs構(gòu)成，以便在最少硬件基礎(chǔ)上用最少的處理完成最大吞吐量。
通過使用多個存儲器總線流水線處理數(shù)據(jù)，能夠在處理器中不用緩沖存儲器實現(xiàn)低成本高速度處理。
通過按照繪圖處理和顯示處理來改變數(shù)據(jù)組長度，能使顯示中的未命中最小化，縮短處理時間，和降低電力消耗。
在寫繪圖數(shù)據(jù)過程中，能預(yù)先檢測到寫地址中的未命中，因此在減少硬件數(shù)量情況下可支持圖像數(shù)據(jù)處理的流水線。
下面參照附圖描述本發(fā)明的一實施例。


圖1是表明本發(fā)明一實施例的框圖；圖2為一同步DRAM的存儲器圖；圖3為同步DRAMs之間的數(shù)據(jù)流說明圖；圖4表示一繪圖處理器的流水線運算圖；圖5是為說明紋理映射的概示圖；圖6為紋理映射中定義參數(shù)的說明圖；圖7為側(cè)邊運算算法說明圖；圖8為直線運算算法說明圖；圖9為像素運算算法說明圖；圖10為紋理映射示例說明圖；圖11為說明明暗處理的概示圖；圖12為側(cè)邊明暗處理算法說明圖；圖13為直線明暗處理算法說明圖；圖14為側(cè)邊運算單元的方框圖；圖15為直線運算單元的框圖；圖16為像素運算單元的框圖；圖17為未命中處理的時序圖；圖18為總線控制單元的框圖；圖19為總線開關(guān)的框圖；圖20為顯示單元的框圖；圖21為概略說明已有技術(shù)圖形系統(tǒng)的框圖22為概略說明本發(fā)明圖形系統(tǒng)的框圖；圖23為本發(fā)明實施例的框圖。
圖24為總線仲裁(arbitration)控制的框圖。
圖21為概略說明已有圖形系統(tǒng)結(jié)構(gòu)圖，其中，CPU101通過使用主存儲器102中的指令和數(shù)據(jù)向圖形處理器103發(fā)送繪圖處理(adraw processing)。圖形處理器103響應(yīng)該指令將圖像繪圖到幀緩沖器104。顯示單元105讀取數(shù)據(jù)表示從幀緩沖器104的繪圖已經(jīng)完成并將它顯示在CRT106上。如果將帶有顯示用并一串變換器的DRAM(VRAM)用作幀緩沖器104，則圖像的繪圖及其顯示可同時執(zhí)行，但是VRAM是如此昂貴，以致在一個低成本系統(tǒng)中，實際上不能接受用DRAM構(gòu)成幀緩沖器104，以時間共享方式(time-shared manner)使用圖形處理器103和幀緩沖器之間的總線來繪像和讀被顯示的數(shù)據(jù)，并將圖形處理器103來的數(shù)據(jù)顯示到CRT106上。
在這種已有圖形系統(tǒng)中，圖形處理器是連接到如CPU的系統(tǒng)總線上的，但是，總線速度是相當(dāng)?shù)偷囊灾氯S顯示所需紋理映射(texture mapping)不能高速執(zhí)行。
另外，在已有的高速圖像數(shù)據(jù)處理系統(tǒng)中，需用一個專門的存儲器來保持高性能，從而產(chǎn)生增加裝置費用的問題。
另外，在已有的圖像處理系統(tǒng)中，由于不能將上述兩種存儲器結(jié)合在一起，從而在裝置小型化和實現(xiàn)LSI形式方面存在著結(jié)構(gòu)上的瓶頸。
圖22為概略說明能解決上述問題的本發(fā)明實施例的框圖。這就是說，通過將不同于幀緩沖器104的本地存儲器(local memory)3直接連接到圖形處理器1用以暫時存儲來自CPU101的命令和圖像數(shù)據(jù)，來實現(xiàn)高速處理。
為此，設(shè)置一包含總線開關(guān)162的總線控制單元16，對傳送CPU101的命令和圖像數(shù)據(jù)給本地存儲器3的數(shù)據(jù)總線和將圖像繪圖到幀緩沖器104同時從本地存儲器3讀取數(shù)據(jù)的數(shù)據(jù)總線進行轉(zhuǎn)接。由于設(shè)置本地存儲器3，所以能實現(xiàn)高速處理，這是因為與系統(tǒng)總線連接于CPU101傳送命令時相比，能夠在繪圖處理期間用專用總線從本地存儲器3高速讀取數(shù)據(jù)的緣故。
下面參照圖1的框圖根據(jù)數(shù)據(jù)流描述本發(fā)明的一實施例。通過使用主存儲器102，CPU101準備一指令表給圖形處理器1，并用系統(tǒng)控制器2經(jīng)數(shù)據(jù)控制單元11將命令和要處理的輸入數(shù)據(jù)傳送給同步DRAM3。系統(tǒng)控制器2是一種DMA控制器，它根據(jù)CPU的指令將主存儲器102中的數(shù)據(jù)傳送給圖形處理器1。之后，該系統(tǒng)控制器2向圖形處理器1發(fā)出一個執(zhí)行起動命令(execution startcommand)。圖形處理器1中的數(shù)據(jù)控制單元11根據(jù)收到執(zhí)行起動命令，從同步DRAM3中取出一命令，將所需參數(shù)傳送給側(cè)邊運算單元12、直線運算單元13和像素運算單元14，并驅(qū)動側(cè)邊運算單元12。
側(cè)邊運算單元12計算輸入數(shù)據(jù)存入的坐標和用端點單位計算繪圖坐標，并驅(qū)動直線運算單元13。直線運算單元13計算輸入數(shù)據(jù)存儲處的坐標和用點作單位計算繪圖坐標，并給具有數(shù)據(jù)的像素運算單元14一個指令。像素運算單元14從同步DRAM3取出輸入數(shù)據(jù)、處理該數(shù)據(jù)并經(jīng)總線控制單元17和轉(zhuǎn)換開關(guān)19將圖像要么繪圖在同步DRAM4上要么繪圖在同步DRAM5上。圖像應(yīng)先繪在它們的哪一個上是由復(fù)位后的狀態(tài)確定。在同步DRAM4和同步DRAM5中，未繪圖像的存儲器經(jīng)過總線控制單元18和轉(zhuǎn)換開關(guān)19從顯示單元15讀數(shù)據(jù)，并經(jīng)顯示輸出總線60把該數(shù)據(jù)傳送給顯示合成(synthesizing)LSI6。
在該實施例中，圖形處理器1制作在一單獨的半導(dǎo)體基板上，即以這種單片LSI的結(jié)構(gòu)來降低成本。該LSI有連接系統(tǒng)控制器2的總線20，連接第一同步DRAM3的總線30，連接第二同步DRAM4的總線40，連接第三同步DRAM5的總線50，和連接顯示合成LSI6的總線60。該LSI可封裝在一個具有168腳的扁平的組件中。這種結(jié)構(gòu)限定總線寬度為16位(bit)。
圖23是一方框圖，描述了本發(fā)明根據(jù)某一控制流程的實施例。
系統(tǒng)控制器2發(fā)出的控制信號經(jīng)數(shù)據(jù)控制單元11訪問總線控制單元16。另一方面，像素運算單元14請求從總線控制單元16讀取像素數(shù)據(jù)。由一總線仲裁器109判斷這些運算的優(yōu)先級。即，數(shù)據(jù)控制單元11和像素運算單元14兩者都向總線仲裁器109發(fā)出總線請求，而總線仲裁器109要判斷它們的優(yōu)先級，并僅向其中之一發(fā)出總線說明許可信號(bus specification permit signal)。
為了連續(xù)不斷地寫數(shù)據(jù)，總線控制單元16和17要更新行地址，即用于檢測因未命中(miss-hit)引起數(shù)據(jù)延遲的共用未命中數(shù)據(jù)等等。由此，即使當(dāng)一側(cè)邊數(shù)據(jù)延遲時，另一側(cè)邊的數(shù)據(jù)也會等候著執(zhí)行所述處理，而不會損壞圖像處理中的流水線(pipeline)。
轉(zhuǎn)換開關(guān)19是根據(jù)顯示單元的垂直同步信號VSYNC來控制的，但也可以根據(jù)中央處理器的指令來控制。
圖24是一方框圖，更詳細地描述了總線仲裁控制。在圖23中，為了便于說明，總線控制單元11是用單個方框表示的。但實際上，數(shù)據(jù)控制單元11具有CPU接口單元111和圖形控制單元112兩個功能。CPU接口單元111的功能是把指令和圖像數(shù)據(jù)的輸入從外部系統(tǒng)控制器2寫入第一同步DRAM3，或者把數(shù)據(jù)從第一同步DRAM3寫入并傳送給系統(tǒng)控制器2。圖形控制單元112為那些諸如側(cè)邊運算單元12、直線運算單元13和像素運算單元14等從第一同步DRAM3讀取指令并執(zhí)行繪圖處理的處理單元設(shè)置參數(shù)。CPU接口單元111、圖形控制單元112和像素運算單元14獨自向總線仲裁器109發(fā)出請求總線說明許可的信號。三個單元中只有最高優(yōu)先級的單元被選中，并為轉(zhuǎn)換總線控制單元16中的開關(guān)建立一數(shù)據(jù)通道。
圖2描繪了存儲在同步DRAM3中的數(shù)據(jù)。諸如指令表311和312的多條指令存儲在一指令區(qū)31中。指令表的內(nèi)容包括一指令碼3112、一鏈路指針3113、一方式標志3114、一表指針3115、一輸入數(shù)據(jù)指針3116和一繪圖坐標指針3117。指令碼3112表示指令的類型。鏈路指針3113中存儲有一指令起始地址，該地址表示當(dāng)正在處理的指令完成時下一次應(yīng)該執(zhí)行的指令。方式標志3114中描述了一種屬性，表示象素運算單元14中所執(zhí)行的圖像處理的類型。表指針3115存儲著表331的首地址，該地址表示輝度(glow shading)和其他用于圖像處理的屬性，并且該首地址在開始處理之前從同步DRAM3裝入內(nèi)部處理表。輸入數(shù)據(jù)指針3116表示一地址，該地址中存儲著輸入數(shù)據(jù)，即先前處理的圖像數(shù)據(jù)321。繪圖坐標指針3117表示與處理數(shù)據(jù)的繪圖位置有關(guān)的坐標值。
圖3說明了一種利用同步DRAM4和同步DRAM5的方法。從同步DRAM3讀出的數(shù)據(jù)經(jīng)過總線控制單元16，通過像素運算單元14處理，再經(jīng)過總線控制單元17，然后經(jīng)轉(zhuǎn)換開關(guān)19中的某一開關(guān)191轉(zhuǎn)換，最后訪問同步DRAM4或者同步DRAM5。在圖3中，數(shù)據(jù)通過存儲器總線40與同步DRAM4相連。同步DRAM5中存儲已經(jīng)畫好的圖象，并且通過存儲器總線50、開關(guān)192和總線控制單元18把數(shù)據(jù)饋送給顯示單元15。
圖4描繪了繪圖處理器(draw processor)7的流水線運算。數(shù)據(jù)控制單元11讀取指令并設(shè)置參數(shù)。設(shè)完參數(shù)后，將一側(cè)邊運算起始信號發(fā)送給側(cè)邊運算單元12，開始計算行復(fù)制處理中的終點坐標。當(dāng)收到該信號時，側(cè)邊運算單元12開始算術(shù)運算。解譯指令后，執(zhí)行第一行復(fù)制的側(cè)邊運算，并把數(shù)據(jù)設(shè)置給直線運算單元13。完成第一行復(fù)制的側(cè)邊運算之后，把一直線運算起始信號發(fā)送給直線運算單元13，然后開始下一行復(fù)制的側(cè)邊運算和用于存儲側(cè)邊運算結(jié)構(gòu)的運算，側(cè)邊運算單元12可以在直線運算單元13結(jié)束一次行復(fù)制的運算前算出下一行復(fù)制的起點和終點。
一收到直線運算起始信號，直線運算單元13就開始直線運算，并執(zhí)行一個周期中某一像素的直線運算。直線運算單元13將一進位信號輸出給像素運算單元14，該進位信號是每一個周期DDA的運算結(jié)果。同時，將一主存取起始信號輸出給像素運算單元14。
一收到存儲器存取起始信號，像素運算單元14就開始訪問諸同步DRAM。處理完繪圖指令的最后一個像素后，將一最后像素處理結(jié)束的信號發(fā)送給數(shù)據(jù)控制單元11，以結(jié)束處理繪圖指令。根據(jù)該結(jié)束信號，繪圖指令讀取單元開始讀取下一個繪圖指令。
在解釋方框之前，將先描述繪圖指令調(diào)用的紋理映射(texturemapping)。
紋理映射是用來放大、縮小和翻轉(zhuǎn)圖像的一種基本圖像運算。如圖5(a)所示，通常把紋理映射定義為一種把矩形的源圖像ABCD繪制成任何四邊形A′B′C′D′的功能。
本發(fā)明的數(shù)據(jù)處理器基于一種通過多次執(zhí)行行復(fù)制來實現(xiàn)紋理映射的系統(tǒng)。行復(fù)制是基本的圖像運算，如圖5(b)所示，根據(jù)這種運算，可在一指定的空間將行像素序列P0(Xp0、Yp0)-P1(Xp1，Yp1)繪成任意直線Q0(Xq0，Yq0)-Q1(Xq1，Yq1)。
依照本發(fā)明的數(shù)據(jù)處理器，使用七個DDA可以實現(xiàn)上述紋理映射。在七個DDA中，五個DDA用來尋找行復(fù)制的起點Q0和終點Q1，而另兩個DDA用來尋找連接Q0和Q1的直線。在本發(fā)明的數(shù)據(jù)處理器中，前者的算術(shù)運算定義為側(cè)邊運算，而后面的算術(shù)運算定義為直線運算。
現(xiàn)在將參照圖6描述七個DDA所起的作用，其中圖6表示目的圖像大于源圖像的情況，即圖像被放大。目的圖像小于源圖像的情況稱為縮小。
第一個DDA用來進行側(cè)邊運算，即計算源圖象在Y方向上像素間的距離Sy和一分量MAXEDGE(圖6中的Dry)，該分量MAXEDGE是目的圖象左右側(cè)X方向分量Drx，Dlx間或Y方向分量Dry，Dly間的最大像素間距。該DDA根據(jù)兩個像素間距中較長的一個(圖6中為Dry)進行計算。
第二個DDA進行側(cè)邊運算，即計算MAXEDGE和目的圖像右側(cè)的具有最大像素間距的X方向分量Drx或Y方向分量Dry(圖6中的Dry)。該DDA根據(jù)MAXEDGE進行運算。
第三個DDA用于進行側(cè)邊運算，即計算MAXEDGE和目的圖像左側(cè)的具有最大像素間距的X方向分量Dlx或Y方向分量Dly(圖6中的Dly)。該DDA根據(jù)MAXEDGE進行運算。
第四個DDA根據(jù)8耦合像素的方法(8-coupled pixel method)進行右側(cè)運算，即計算目的圖像右側(cè)的X方向分量Drx和Y方向分量Dry，該DDA根據(jù)兩像素間距中較長的一個(圖6中為Dry)進行運算。
第五個DDA根據(jù)8耦合像素的方法進行左側(cè)運算，即計算目的圖像左側(cè)的X方向分量Dlx和Y方向分量Dly。該DDA根據(jù)兩個像素間距中較長的一個(圖6中為Dly)進行運算。
第六個DDA用來進行直線運算，即計算源圖像X方向的像素間距Sx和具有某一直線X方向分量Lx和Y方向分量Ly間最大像素間距的分量MAXLINE(圖6中為Lx)，其中所述直線連接由側(cè)邊運算獲得的目的圖象的起點Q0和終點Q1。該DDA根據(jù)兩個像素間距中較長的一個(圖6中為Lx)進行運算。
第七個DDA根據(jù)4耦合像素的方法進行線性運算，即計算連接起點Q0和終點Q1的直線的X方向分量Lx和Y方向分量Ly。該DDA根據(jù)兩個像素間距中較長的一個(圖6中為Lx)進行運算。
這里，數(shù)字微分分析方法DDA將找到由依賴于整數(shù)運算的兩個變量a和b構(gòu)成的直線的坐標?，F(xiàn)在假設(shè)有兩個變量a和b，其位移量為n和m，其中n＜m。再假設(shè)，a的位移與a相對b之位移的真位移dn(實數(shù))之差為一誤差e。在這種情況下，當(dāng)變量b位移了1時，dn變?yōu)?≤dn≤1。每次當(dāng)b位移1時，都將真位移dn加至誤差e。于是，誤差e會大于1，并發(fā)生進位。這時，認為a位移了1。DDA重復(fù)上述運算，并檢測a相對于b之位移的位移量。
以下描述本發(fā)明數(shù)據(jù)處理器紋理映射繪圖算法(texture map-ping draw algorithm)的結(jié)構(gòu)。
依照本發(fā)明的數(shù)據(jù)處理器，可按功能將紋理映射繪圖算法分為三類，即側(cè)邊運算算法、直線運算算法和像素復(fù)制算法。
側(cè)邊運算算法用于計算目的圖像的左側(cè)和右側(cè)的坐標。也就是說，按照圖7中所示的流程圖執(zhí)行第一至第五DDA，以求出行復(fù)制的起點Q0和終點Q1的坐標。
直線運算算法用于計算連接目的圖像左邊一定點和右邊相應(yīng)一定點的直線的坐標。該運算通過依照圖8的流程圖執(zhí)行第六和第七DDA來實現(xiàn)，以根據(jù)側(cè)邊運算求得的起點和終點求出行復(fù)制的坐標。
像素復(fù)制算法用于把源圖像的某一像素復(fù)制到目的圖像的一個像素上。這要對一套源像素和由側(cè)邊運算和直線運算求出的目的像素執(zhí)行存儲器存取。
圖10描繪了當(dāng)本發(fā)明數(shù)據(jù)處理器執(zhí)行紋理映射繪圖算法時的軌跡。當(dāng)要放大圖像時，按放大率將源圖像的一個像素復(fù)制若干次。當(dāng)要縮小圖像時，則按縮小率以減少的次數(shù)復(fù)制源圖像。
明暗處理(shading)是一種立體表示圖象的方便方法，即是一種用來平滑改變圖像色調(diào)和亮度的基本圖像運算。在本發(fā)明的數(shù)據(jù)處理器中，明暗處理是一種平滑改變色調(diào)的功能。
本發(fā)明數(shù)據(jù)處理器的明暗處理把明暗處理色(shading color)(ΔR，ΔG，ΔB)按顏色成分加至目的圖像像素的顏色(R，G，B)上，從而獲得新的目的圖像像素的顏色(R+ΔR，G+ΔG，B+ΔB)。依照本發(fā)明，數(shù)據(jù)處理器對目的圖像的任意四邊形進行明暗處理，當(dāng)正在進行紋理映射時，該目的圖像是紋理映射的結(jié)果。根據(jù)目的圖像上任意四邊形ABCD四個頂角被選定的明暗處理色(Ra，Ga，Ba)、(Rb，Gb，Bb)、(Rc，Gc，Bc)、(Rd，Gd，Bd)計算任意四邊形中像素的明暗處理色。
在紋理映射的同時執(zhí)行明暗處理是一先決條件。通過側(cè)邊運算求出目的圖像右側(cè)和左側(cè)像素的明暗處理色，并通過線性運算求出行復(fù)制像素的明暗處理色。當(dāng)復(fù)制像素時，將目的圖像的像素與求得的明暗處理色加在一起。
這里，顏色數(shù)據(jù)應(yīng)該是紅色、綠色和蘭色等顏色成分的絕對值。
依照本發(fā)明的數(shù)據(jù)處理器，用九個DDA實現(xiàn)上述明暗處理。在九個DDA中，六個DDA用于求得行復(fù)制起點Q0和終點Q1的明暗處理色，而另三個DDA用于求出連接Q0和Q1的直線的明暗處理色。在本發(fā)明的數(shù)據(jù)處理器中，前者運算稱為側(cè)邊明暗處理色運算，而后者運算稱為直線明暗處理色運算。
現(xiàn)在將參照圖11描述九個DDA起的作用。
第八個DDA用于計算右側(cè)邊紅的明暗處理色，即計算頂角B和C之間紅的明暗處理色差ΔRr和具有目的圖像右側(cè)邊X方向分量或Y方向分量中最大像素間距的分量MAXEDGER。該DDA根據(jù)ΔRr或像素間距MAXEDGER中較大的一個進行運算。
第九個DDA用于計算右側(cè)邊綠的明暗處理色，即計算頂角B和C間綠的明暗處理色差ΔGr和MAXEDGER。該DDA根據(jù)ΔGr或MAXEDGER中較大的一個進行運算。
第十個DDA用于計算右側(cè)邊藍的明暗處理色，即計算頂角B和C之間藍的明暗處理色差ΔBr和MAXEDGER。該DDA根據(jù)ΔBr或MAXEDGER中較大的一個進行運算。
第十一個DDA用于計算左側(cè)邊紅的明暗處理色，即計算頂角A和D之間紅的明暗處理色差ΔRl和具有目的圖像左側(cè)邊X方向分量或Y方向分量中最大像素間距的分量MAXEDGEL。該DDA根據(jù)ΔRl或像素間距MAXEDGEL中較大的一個進行運算。
第十二個DDA用于計算左側(cè)邊綠的明暗處理色，即計算頂角A和D間綠的明暗處理色差ΔGl和MAXEDGEL。該DDA根據(jù)ΔGl或MAXEDGEL中較大的一個進行運算。
第十三個DDA用于計算左側(cè)邊藍的明暗處理色，即計算頂角A和D之間藍的明暗處理色差ΔBl和MAXEDGEL。該DDA根據(jù)ΔBl或MAXEDGEL中較大的一個進行運算。
第十四個DDA用于計算直線的紅色明暗處理色，即計算紅的明暗處理色差ΔRq和分量MAXLINE，其中紅的明暗處理色差ΔRq是由側(cè)邊運算求得的目的圖像起點Q0和終點Q1之間紅的明暗處理色的差別，而分量MAXLINE具有起點Q0和終點Q1間直線的X方向分量或Y方向分量中最大的像素間距。該DDA根據(jù)ΔRq或MAXLINE中較長的一個進行運算。
第十五個DDA用于計算直線的綠色明暗處理色，即計算起點Q0和終點Q1間綠的明暗處理色差ΔGq和MAXLINE。該DDA根據(jù)ΔGq或MAXLINE中較長的一個進行運算。
第十六個DDA用于計算直線的藍色明暗處理色，即計算起點Q0和終點Q1間藍的明暗處理色差ΔBq和MAXLINE。該DDA根據(jù)ΔBq或MAXLINE中較長的一個進行運算。
下面將描述本發(fā)明數(shù)據(jù)處理器明暗處理繪圖算法的構(gòu)成。
依照本發(fā)明的數(shù)據(jù)處理器，按功能可把明暗處理繪圖算法分為三種，即側(cè)邊明暗處理色運算算法、直線明暗處理色運算算法和明暗處理色添加算法(shading color addition algorithm)。
側(cè)邊明暗處理色運算算法用于計算目的圖像左側(cè)邊和右側(cè)邊的明暗處理色。該計算通過按圖12的流程圖執(zhí)行上述第八至第十三DDA來完成，以求出行復(fù)制起點Q0和終點Q1的明暗處理色。
直線明暗處理色運算算法用于計算連接目的圖像左側(cè)邊某一給定點和右側(cè)邊一相應(yīng)點的直線的明暗處理色。該計算通過按圖13的流程圖執(zhí)行第十四至第十六DDA來完成，以按照由側(cè)邊運算求得的起點Q0和終點Q1，求出行復(fù)制像素的明暗處理色。
明暗處理色添加算法是把上面獲得的明暗處理色添加到像素上。該過程通過按圖9所示的流程圖對目的圖像添加明暗處理色來完成。
下面描述用于實現(xiàn)上述紋理映射繪圖算法的單元。繪圖處理器7由一數(shù)據(jù)控制單元11、一側(cè)邊運算單元12、一直線運算單元13和一像素運算單元14組成。
數(shù)據(jù)控制單元11是一從繪圖源數(shù)據(jù)/繪圖指令SDRAM中讀取繪圖指令和繪圖參數(shù)的模塊。讀取的指令和參數(shù)被存儲在側(cè)邊運算單元12和像素運算單元14的內(nèi)部寄存器中。
側(cè)邊運算單元12是一執(zhí)行側(cè)邊繪圖算法的模塊，而且解釋繪圖指令，按繪圖指令執(zhí)行側(cè)邊運算并把側(cè)邊運算的結(jié)果存儲在直線運算單元13的內(nèi)部存儲器中。其中，為了求出源坐標P0和P1、目的坐標Q0和Q1以及目的坐標Q0和Q1的明暗處理色(R0，G0，B0)和(R1，G1，B1)，側(cè)邊運算執(zhí)行第一至第五DDA和第八至第十三DDA總共十一個DDA。
參看圖14，側(cè)邊運算單元12由兩個專用讀寫總線的13位運算器、一個為這兩個運算器(AU)所共用的13位寄存器和每個運算器AU專有的13位寄存器組成。兩個運算器AU分別用AUa和AUb表示。為了有效地使用這兩個運算器AU，在兩種狀態(tài)下運行這兩個運算器，即同步運行和獨立運行。
同步運行時，用相同的時序控制兩個運算器。這兩個運算器具有一個共用的寄存器，并且AUa運行以后得到的結(jié)果為AUb所用，而AUb運算以后得到的結(jié)果為AUa所用。在該運行狀態(tài)下，對繪圖指令進行解釋，并運行第一和第三DDA。
獨立運行時，用分立的時序控制兩個運算器。兩個運算器有它們自己各自專用的寄存器，AUa運行以后的結(jié)果不能為AUb所用，且AUb運行以后的結(jié)果也不能為AUa所用。第四和第五DDA以及第八至第十三DDA在該運行狀態(tài)下運行。第四DDA和第八至第十DDA，第五DDA和第十一至第十三DDA分別由AUa和AUb并行運行。
直線運算單元13是一執(zhí)行直線繪圖算法的模塊，并根據(jù)側(cè)邊運算單元12所存儲的側(cè)邊運算的結(jié)果執(zhí)行直線運算。總共有五個DDA來執(zhí)行直線運算，即第六和第七DDA以及第十四至第十六DDA。DDA運行結(jié)果在像素運算單元進行的像素運算期間被用作一增加信號。
參看圖15，直線運算單元13由五個執(zhí)行一個周期內(nèi)DDA運行的DDA硬件單元和一組13位寄存器組成。13位寄存器組存儲側(cè)邊運算單元所發(fā)送的行復(fù)制起點和終點處的參數(shù)。按照參數(shù)，五個DDA硬件單元運行第六和第七，以及第十四至第十六DDA。它們并行運行，以執(zhí)行一個周期中一個像素的DDA運行。
像素運算單元14是一執(zhí)行像素復(fù)制算法的模塊，并根據(jù)直線運算的結(jié)果對每個SDRAM進行地址和數(shù)據(jù)的像素運行，對繪圖源數(shù)據(jù)/繪圖指令用的SDRAM進行源數(shù)據(jù)讀訪問，進行像素運算，并對像素運算結(jié)果的幀緩沖器SDRAM進行寫訪問。像素運算將求出行復(fù)制上一像素的源坐標P、目的坐標Q和目的坐標Q的明暗處理色(R，G，B)，其可通過對初值增值來求得。
參看圖16，像素運算單元14由一源存儲器地址計數(shù)器144、一目的存儲器地址計數(shù)器145、與紅、綠和藍的明暗處理色對應(yīng)的5位計數(shù)器141、142、143，以及具有專用讀和寫總線的5位運算器146、147和148。源存儲器地址計數(shù)器144和目的存儲器地址計數(shù)器145對應(yīng)于第六和第七DDA。當(dāng)這些DDA運行的結(jié)果產(chǎn)生一進位時，地址計數(shù)增加。三個五位計數(shù)器對應(yīng)于第十四至第十六DDA。當(dāng)這些DDA運行產(chǎn)生一進位時，明暗處理色數(shù)據(jù)的計數(shù)增加。三個5位運算器分別將5位計數(shù)器形成的紅、綠和藍的明暗處理色添加至源數(shù)據(jù)紅色、綠色和藍色之上。
圖17是一張總線控制單元的時序圖。圖17(a)示出了一在讀取期間未命中的例子。將像素運算單元14在T1狀態(tài)發(fā)出的讀地址RDADR送至總線控制單元16，總線控制單元16在T2狀態(tài)將定序器的狀態(tài)RDBST變成讀第一數(shù)據(jù)(first data read)R1。然后，從同步DRAM3將數(shù)據(jù)DR1輸入T3。通過像素運算單元14處理DR1并轉(zhuǎn)換成數(shù)據(jù)DW1。寫地址WRADR轉(zhuǎn)換成一個通過未畫出的延遲單元延遲的WRADR3，并且在T4狀態(tài)將總線控制單元17定序器的狀態(tài)WRBST變成寫第一數(shù)據(jù)(first data writing)W1。
這里，當(dāng)下一個將要讀出的讀地址RDADR的R2不同于R1的行地址時，有必要進行未命中處理以再次對行地址預(yù)先充電并激勵行地址。當(dāng)T2狀態(tài)下把R2作為RDADR發(fā)送時，總線控制單元16中未示出的未命中檢測單元將其與Rl的行地址作比較。當(dāng)它們不同時，發(fā)出未命中信號RDMHT。根據(jù)該信號，在T4至T6的時間間隔內(nèi)不更新諸如RDADR、WRADR和WRADR3等地址，保持先前的地址，并保持像素運算單元14不工作。當(dāng)開始讀時發(fā)生未命中，則寫數(shù)據(jù)就不會繼續(xù)有效，從而在T5至T7期間內(nèi)寫總線控制單元閑置。
圖17(b)示出了開始寫時發(fā)生未命中的例子?，F(xiàn)假設(shè)，T2狀態(tài)從像素運算單元發(fā)送出的寫地址WRADR未命中。如果在寫數(shù)據(jù)時檢測到未命中的寫地址，那么未命中會在T4狀態(tài)被判明。因此，如果在T5狀態(tài)中止了地址，則按順序饋送寫地址并且寫地址和數(shù)據(jù)消失。因此，與讀地址一樣，以相同的定時檢測寫地址的未命中，并且為了給處理未寫中留一段時間，允許寫地址在處理讀時保持閑置。
圖18示出了總線控制單元16內(nèi)部的部件。轉(zhuǎn)換單元162和163切換來自數(shù)據(jù)控制單元11的數(shù)據(jù)總線SD和地址總線SA，以及來自像素運算單元14的數(shù)據(jù)總線MD和地址總線RDADR，以形成通往同步DRAM3的數(shù)據(jù)總線VDAT和地址總線VADR。存儲器控制單元164由一定序器166和寄存器165和167組成，該存儲器控制單元164控制轉(zhuǎn)換單元162和163。定序器166通過參考來自顯示單元15的存儲器控制信號MCTR和類似信號來控制。定序器166的輸出經(jīng)過寄存器167，作為存儲器控制信號VCNT饋送給同步DRAM3。總線控制單元17和18也具有類似的結(jié)構(gòu)，但輸入總線數(shù)目和輸入/輸出方向不同，這里不再描述。
圖19示出了轉(zhuǎn)換開關(guān)19的結(jié)構(gòu)。在開關(guān)方框191中的開關(guān)192和193轉(zhuǎn)換總線控制單元17的輸出179和總線控制單元18的輸出189。該過程通過響應(yīng)顯示單元15的存儲器轉(zhuǎn)換信號MSYNC來完成。根據(jù)顯示單元的垂直同步信號VSYNC形成存儲器轉(zhuǎn)換信號。通過每幀都轉(zhuǎn)換繪圖存儲器和顯示存儲器來實現(xiàn)最大的信息吞吐量(throughput)。
圖20是顯示單元的方框圖?？刂茊卧?54由一定序器156和寄存器155、157組成，而且定序器156向應(yīng)于外部單元的垂直同步信號VSYNC和類似信號產(chǎn)生一控制信號。這里面包括一存儲器轉(zhuǎn)換信號MSYNC。數(shù)據(jù)轉(zhuǎn)換單元151根據(jù)方式處理從轉(zhuǎn)換開關(guān)19所選定的同步DRAM4或5中讀取的數(shù)據(jù)181，并通過總線60將數(shù)據(jù)傳遞給一外部顯示合成器LSI6。
如上所述，通過利用多個同步DRAM，可以在流水線處理(執(zhí)行處理并在讀取指令和原始圖樣數(shù)據(jù)的同時寫繪圖數(shù)據(jù))中實現(xiàn)最大吞吐量，從而降低成本，獲得高性能的數(shù)據(jù)處理系統(tǒng)。
權(quán)利要求
1.一種圖像處理器，其特征在于，它連接于系統(tǒng)總線，該系統(tǒng)總線將產(chǎn)生與圖像處理有關(guān)的圖形命令的處理器連接于一主存儲器，該主存儲器存有命令和原始圖像數(shù)據(jù)，并根據(jù)所述處理器產(chǎn)生的所述圖形命令在緩沖器中進行繪圖，其中，所述圖形處理器具有一數(shù)據(jù)總線轉(zhuǎn)換單元，該轉(zhuǎn)換單元將所述系統(tǒng)總線連接到連接于保存所述圖形命令和所述原始圖像數(shù)據(jù)的圖形數(shù)據(jù)存儲器的第一數(shù)據(jù)總線，或?qū)⑺龅谝粩?shù)據(jù)總線連接到保存要顯示數(shù)據(jù)的幀緩沖器。
2.如權(quán)利要求1所述的圖像處理器，其特征在于，所述數(shù)據(jù)總線轉(zhuǎn)換單元將所述第一總線連接到所述系統(tǒng)總線以便將所述圖形命令或所述原始圖像數(shù)據(jù)從所述主存儲器傳送到所述圖形數(shù)據(jù)存儲器，并將所述第一總線連接到所述第二總線以便訪問所述圖形處理器和所述幀緩沖器之間的數(shù)據(jù)。
3.如權(quán)利要求1或2所述的圖像處理器，其特征在于，所述圖形存儲器是一種同步存儲器，它與時鐘信號同步輸入地址，輸入輸出數(shù)據(jù)，并輸入控制信號。
4.如權(quán)利要求1至3的任一權(quán)利要求所述的圖像處理器，其特征在于，所述幀緩沖器包含第一幀緩沖器和第二幀緩沖器，它們交替進行繪圖時的寫處理和顯示時的讀處理，并由所述圖形處理器轉(zhuǎn)換繪圖寫處理和顯示處理。
5.一種數(shù)據(jù)處理系統(tǒng)，其特征在于，包含產(chǎn)生與圖像處理有關(guān)的圖形命令的處理器；保存程序、命令和原始圖像數(shù)據(jù)的主存儲器；根據(jù)來自所述處理器的所述圖形命令在所述幀緩沖器中繪圖的圖形處理器；將所述處理器、所述主存儲器和所述圖形處理器連在一起的系統(tǒng)總線；連接于所述圖形處理器并存貯所述圖形命令和所述原始圖像數(shù)據(jù)的圖形數(shù)據(jù)存儲器；存儲欲顯示數(shù)據(jù)的幀緩沖器；將所述圖形處理器連接于所述圖形數(shù)據(jù)存儲器的第一數(shù)據(jù)總線；和將所述圖形處理器連接于所述幀緩沖器的第二數(shù)據(jù)總線；其中，所述圖形處理器具有一數(shù)據(jù)總線轉(zhuǎn)換單元，它將所述第一數(shù)據(jù)總線連接到所述系統(tǒng)總線或?qū)⑺龅谝粩?shù)據(jù)總線連接到所述第二數(shù)據(jù)總線。
6.如權(quán)利要求5所述數(shù)據(jù)處理系統(tǒng)，其特征在于，所述數(shù)據(jù)總線轉(zhuǎn)換單元連接所述第一總線到所述系統(tǒng)總線以便將所述圖形命令或所述原始圖像數(shù)據(jù)從所述主存儲器傳送到所述圖形數(shù)據(jù)存貯器，并連接所述第一總線到所述第二總線以便在所述圖形處理器和所述幀緩沖器之間訪問數(shù)據(jù)。
7.如權(quán)利要求5或6所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述圖形處理器和所述圖形數(shù)據(jù)存儲器在一單獨的半導(dǎo)體基板上構(gòu)成。
8.如權(quán)利要求5至7的任一權(quán)利要求所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述圖形存儲器是一種同步存儲器，它與時鐘信號同步輸入地址，輸入輸出數(shù)據(jù)，并輸入控制信號。
9.如權(quán)利要求5至8的任一權(quán)利要求所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述幀緩沖器包含第一幀緩沖器和第二幀緩沖器，它們交替進行繪圖時的寫處理和顯示時的讀處理，并用所述圖形處理器轉(zhuǎn)換繪圖寫處理和顯示處理。
10.一種數(shù)據(jù)處理系統(tǒng)，其特征在于，包含第一、第二和第三存儲器，它們鎖存行地址，使與鎖存的行地址相同的行地址由更新列地址連續(xù)地訪問，并與時鐘信號同步地輸入地址，輸入輸出數(shù)據(jù)，和輸入控制信號；分別分配給所述第一、第二和第三存儲器的存儲器總線；分配給所述存儲器總線的總線控制裝置；連接于所述總線控制裝置的第一和第二數(shù)據(jù)處理模塊；其中所述第一數(shù)據(jù)處理模塊和所述第二數(shù)據(jù)處理模塊用不同的二進制位組長度運作。
11.如權(quán)利要求10所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述第一數(shù)據(jù)處理模塊運作的二進制數(shù)組長度設(shè)置為1，而第二數(shù)據(jù)處理模塊運作的二進制數(shù)組長度設(shè)置為8。
12.一種數(shù)據(jù)處理系統(tǒng)，其特征在于，包含第一、第二和第三存儲器，它們鎖存行地址使與鎖存地址相同的行地址由更新列地址連續(xù)地訪問，并與時鐘信號同步地輸入地址，輸入輸出數(shù)據(jù)，和輸入控制信號；分別分配給所述第一、第二和第三存儲器的存儲器總線；分配給所述存儲器總線的總線控制裝置；第一數(shù)據(jù)處理模塊，它產(chǎn)生數(shù)據(jù)和訪問連接于所述總線控制裝置的所述第一、第二和第三存儲器的地址，以便處理從所述第一存儲器讀出的數(shù)據(jù)和存儲在所述第二和第三存儲器中數(shù)據(jù)處理的結(jié)果；第二數(shù)據(jù)處理模塊，它產(chǎn)生存儲器訪問地址，由所述第一數(shù)據(jù)處理模塊用以從所述第二或第三存儲器讀取所存儲的數(shù)據(jù)；當(dāng)從所述第一數(shù)據(jù)處理模塊輸出給所述第一存儲器的行地址不同于先前時候饋入的行地址時執(zhí)行更新所述第一存儲器的行地址處理的裝置；當(dāng)從所述第一數(shù)據(jù)處理模塊輸出給所述第二或第三存儲器的行地址不同于先前時候饋入的行地址時執(zhí)行更新所述第二或第三存儲器的行地址處理的裝置；其中，在更新第一存儲器的行地址處理期間，執(zhí)行一種處理使所述第二或第三存儲器不工作，或延遲這樣一段時間即從第一存儲器讀出數(shù)據(jù)直到該數(shù)據(jù)被存入所述第二或第三存儲器后來更新該行地址，且當(dāng)在更新所述第二或第三存儲器行地址期間，執(zhí)行一種處理使所述第一存儲器不工作，或在一遲延時間即由從所述第一存儲器讀出數(shù)據(jù)直到該數(shù)據(jù)存入所述第二或第三存儲器之前的某個更早時刻上更新行地址。
全文摘要
一種圖像處理器，它連接于系統(tǒng)總線，該系統(tǒng)總線將產(chǎn)生與圖像處理有關(guān)的圖形命令的處理器連接于一主存儲器，該主存儲器存有命令和原始圖像數(shù)據(jù)，并根據(jù)所述處理器產(chǎn)生的所述圖形命令在幀緩沖器中進行繪圖，其中，所述圖形處理器具有一數(shù)據(jù)總線轉(zhuǎn)換單元，該轉(zhuǎn)換單元將所述系統(tǒng)總線連接到連接于保存所述圖形命令和所述原始圖像數(shù)據(jù)的圖形數(shù)據(jù)存儲器的第一數(shù)據(jù)總線，或?qū)⑺龅谝粩?shù)據(jù)總線連接到保存要顯示數(shù)據(jù)的幀緩沖器。
文檔編號G06T15/04GK1147117SQ9511591
公開日1997年4月9日 申請日期1995年9月1日 優(yōu)先權(quán)日1994年9月2日
發(fā)明者中島介, 佐藤潤, 山岸一繁, 宮本崇, 大村賢一郎, 桂晃洋, 渡部滿 申請人:株式會社日立制作所