專利名稱：數(shù)據(jù)處理裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于微處理機(jī)等的數(shù)據(jù)處理裝置，特別涉及數(shù)據(jù)處理的高速化和降低電力消耗。
近年來，隨著微處理機(jī)等數(shù)據(jù)處理裝置高性能化的要求，具有同時(shí)執(zhí)行多個(gè)指令這種構(gòu)成(超常系數(shù)裝置)的微處理機(jī)誕生了。在具有這種超常系數(shù)裝置構(gòu)成的微處理機(jī)中，在每周期的指令超高速緩沖存儲(chǔ)器選取指令動(dòng)作時(shí)，有多個(gè)指令被取出，提供給多條指令總線。對應(yīng)于多個(gè)指令執(zhí)行部，這些指令被有選擇地發(fā)送，并被執(zhí)行。各指令執(zhí)行部分大多只能執(zhí)行特定種類的指令，因而，在指令選擇發(fā)送時(shí)，就需要判斷被取出指令的種類，而后把這種指令發(fā)送至可以處理它的那個(gè)指令執(zhí)行部。
以下說明這種以往的數(shù)據(jù)處理裝置各部分的構(gòu)成。


圖10展示了以往的數(shù)據(jù)處理裝置的構(gòu)成，特別詳細(xì)地展示了指令取出部的構(gòu)成。如圖所示，在數(shù)據(jù)處理裝置中設(shè)置著指令超高速緩沖存儲(chǔ)器230、指令取出部200、指令執(zhí)行部250，260。在此例的上述指令執(zhí)行部中，設(shè)置著構(gòu)成執(zhí)行整數(shù)運(yùn)算指令的第1執(zhí)行部250、構(gòu)成執(zhí)行浮動(dòng)小數(shù)點(diǎn)指令的第2執(zhí)行部260。另外，還設(shè)置著兩個(gè)為發(fā)送給指令執(zhí)行部250、260的指令信號(hào)譯碼的指令譯碼器251、261。還有，在上述指令取出部200中，設(shè)置有為判別指令種類的預(yù)譯碼器221，222，及根據(jù)指令種類判斷可以執(zhí)行它的指令執(zhí)行部，并提供指令的兩個(gè)指令選擇電路241，242。該指令選擇電路241，242與上述各指令執(zhí)行部250，260對應(yīng)地設(shè)置。從上述指令超高速緩沖區(qū)存儲(chǔ)器230引出兩條為向指令選擇電路241，242提供指令I(lǐng)R1，IR2的指令總線Bin1，Bin2，此指令總線Bin1，Bin2與上述各指令選擇電路241，242連接。進(jìn)而，上述各指令總線Bin1，Bin2分別與預(yù)譯碼器221，222的輸入端相連。而各預(yù)譯碼器221，222的輸出信號(hào)PD1，PD2都作為上述各指令選擇電路241，242的控制信號(hào)使用。
圖11是展示在具有上述圖10構(gòu)成的數(shù)據(jù)處理裝置中的各信。號(hào)狀態(tài)的時(shí)間圖。即，在從上述指令超高速緩沖存儲(chǔ)器230提供指令I(lǐng)R1，IR2(參照同一圖中的時(shí)間ta)的情況下，這些指令的種類在預(yù)譯碼器221，222中被判別，而后對應(yīng)于指令種類，將控制信號(hào)PD1，PD2送入各指令選擇電路241，242(參照同一圖的時(shí)間tb)。各指令選擇電路241，242根據(jù)指令種類，選擇對應(yīng)可以執(zhí)行它們的各指令執(zhí)行部250，260的指令I(lǐng)1，I2，把執(zhí)行指令I(lǐng)1，I2分別輸出到設(shè)置在各指令執(zhí)行部250，260輸入端的各指令譯碼器251，261中(參照同一圖中的時(shí)間tc)。
另外，為了使指令的發(fā)送控制高速化，就需要高速度地進(jìn)行從指令超高速緩沖存儲(chǔ)器讀取指令的動(dòng)作，而以往的數(shù)據(jù)處理裝置是向下述那樣構(gòu)成的。通常，在上述圖10所示的指令超高速緩沖存儲(chǔ)器的輸入端設(shè)置指令地址生成部(圖中未示出)，此指令地址生成部和指令超高速緩沖存儲(chǔ)器的結(jié)構(gòu)是這樣的，對應(yīng)于同一基準(zhǔn)時(shí)鐘脈沖動(dòng)作，從而使信號(hào)得到圓滑的處理。這時(shí)，在指令地址生成部生成的地址信號(hào)，準(zhǔn)確地與基準(zhǔn)時(shí)鐘脈沖同步地被輸出但此地址信號(hào)在到達(dá)指令超高速緩沖存儲(chǔ)器230之前，由于受途中配線容量等的影響，必定產(chǎn)生延遲。因而，在以往的數(shù)據(jù)處理裝置中，估算此地址信號(hào)的延遲量，據(jù)此加工基準(zhǔn)時(shí)鐘脈沖，從而控制地址譯碼器的預(yù)充電時(shí)間同步、地址信號(hào)的譯碼同步、存儲(chǔ)器陣列部的位線預(yù)充電時(shí)間同步以及讀出數(shù)據(jù)的鎖存器同步。
進(jìn)而，上述圖10的指令取出部200等的控制電路，一般由單元(緩沖器、鎖存器等的邏輯要素)的自動(dòng)配置配線來設(shè)計(jì)。例如，在鎖存器·單元的情況下，作為輸入信號(hào)具備數(shù)字信號(hào)和開門信號(hào)，當(dāng)使輸入信號(hào)與時(shí)鐘脈沖信號(hào)同步動(dòng)作時(shí)，使從外部輸入的時(shí)鐘脈沖信號(hào)在緩沖器·單元等中緩沖，給與與負(fù)荷容量相適應(yīng)的驅(qū)動(dòng)能力，從而作為控制信號(hào)(開門信號(hào))使用。圖12展示的是用以往的配置配線方法設(shè)計(jì)出的控制電路的草圖。另外，圖13展示的是以往的配置配線的概略流程圖。如圖12所示那樣，在進(jìn)行配置配線的一個(gè)區(qū)段280中，設(shè)置著2個(gè)控制信號(hào)接收單元(例如鎖存器·單元)281，282，和2個(gè)控制信號(hào)生成單元(例如緩沖器·單元)283，284。這種電路的配置配線是象如下這樣進(jìn)行的。
如圖13所示那樣，首先，在步SR1進(jìn)行大致的配置配線。接著，在步SR2，分別抽出各控制信號(hào)接收單元281，282的負(fù)荷容量(C1，C2)，在步SR3，進(jìn)行速度評判，如果此速度沒有滿足設(shè)計(jì)目標(biāo)值，則進(jìn)入步SR4，調(diào)整控制信號(hào)生成單元283，284的驅(qū)動(dòng)能力，也就是調(diào)換具有不同驅(qū)動(dòng)能力的單元。而后，在反復(fù)進(jìn)行上述步SR1—SR3后，當(dāng)在步SR3中判別速度指標(biāo)最終達(dá)到設(shè)計(jì)目標(biāo)值時(shí)，就進(jìn)入步SR5，配置配線結(jié)束。在這種情況下，用區(qū)段280內(nèi)的控制信號(hào)生成單元283，284接收從外部輸入的總線時(shí)鐘脈沖CLK，并將控制信號(hào)提供給控制信號(hào)接收單元281，282。
但是，在上述以往的數(shù)據(jù)處理裝置中，在各各點(diǎn)上有如下問題。
首先，在圖10所示的指令取出部的構(gòu)成中，從指令超高速緩沖存儲(chǔ)器提供的指令信號(hào)被預(yù)譯碼，并直接在指令的選擇/發(fā)送控制中使用，因?yàn)榫哂羞M(jìn)行指令選擇這種構(gòu)成，所以從指令超高速緩沖存儲(chǔ)器提供指令到該指令發(fā)送至指令執(zhí)行部前，必須控制指令的預(yù)譯碼和指令的選擇，為此，在取出指令動(dòng)作完成前需要相當(dāng)?shù)臅r(shí)間，這就成為了阻礙數(shù)據(jù)處理裝置高速動(dòng)作的一個(gè)重要原因。
那么，要想高速進(jìn)行數(shù)據(jù)處理裝置中的指令發(fā)送控制，就需要高速度地進(jìn)行從指令超高速緩沖存儲(chǔ)器中的指令讀取。通常，把同一基準(zhǔn)時(shí)鐘脈沖信號(hào)提供給地址發(fā)生手段和超高速緩沖存儲(chǔ)器，從地址發(fā)生手段發(fā)生的地址信號(hào)，與基準(zhǔn)時(shí)鐘脈中同步輸出，但由于受配線容量等的影響，在到達(dá)超高速緩沖存儲(chǔ)器前難免產(chǎn)生延遲，因而，在超高速緩沖存儲(chǔ)器一側(cè)，預(yù)先估計(jì)此地址信號(hào)的延遲量，據(jù)此加工基準(zhǔn)時(shí)鐘脈沖，從而控制地址譯碼器的預(yù)充電同步、地址信號(hào)的譯碼同步、存儲(chǔ)器陣列部的位線預(yù)充電時(shí)間，以及讀出數(shù)據(jù)鎖存器同步。
但是，準(zhǔn)確地估計(jì)地址信號(hào)到達(dá)超高速緩沖存儲(chǔ)器的延遲不僅是困難的，而且在設(shè)置在集成電路內(nèi)的情況下，由于加工精度的偏差，動(dòng)作電壓變化以及動(dòng)作溫度變化的影響，預(yù)測值變動(dòng)的因素很多，因此就需要估算出相當(dāng)?shù)挠嗔?。而為了高速地進(jìn)行從指令超高速緩沖存儲(chǔ)器讀取指令，這個(gè)余量就不能忽視。例如，在100MHz的周期內(nèi)，進(jìn)行指令超高速緩沖存儲(chǔ)器的指令讀數(shù)的情況下，假設(shè)余量為2nS，其值已相當(dāng)于1個(gè)周期的20％。不用說，即使和存儲(chǔ)器單元的讀出時(shí)間4nS左右比較，在周期時(shí)間內(nèi)也占據(jù)了相當(dāng)大的比例。
另外，在用自動(dòng)配置配線來設(shè)計(jì)指令取出等的邏輯部時(shí)，為了實(shí)現(xiàn)高速動(dòng)作，就需要充分地進(jìn)行時(shí)鐘脈沖信號(hào)驅(qū)動(dòng)能力的調(diào)整，從而減小時(shí)鐘脈沖的時(shí)滯(信號(hào)的到達(dá)時(shí)間差)。然而，具有以往構(gòu)成的裝置在進(jìn)行配置配線時(shí)，為了調(diào)整驅(qū)動(dòng)能，需要先調(diào)換邏輯要素(單元)，再進(jìn)行自動(dòng)配置配線。在這種情況下，為了調(diào)整驅(qū)動(dòng)能力，就要使用驅(qū)動(dòng)能力不同的單元，進(jìn)行再配置配線，于是，電路的單元配置信息發(fā)生變化，其結(jié)果是，由于時(shí)鐘脈沖信號(hào)的驅(qū)動(dòng)能力改變了，所以，驅(qū)動(dòng)能力的細(xì)微調(diào)整是困難的。再加上，在這種方法中，在最適合的電路生成之前，需要反復(fù)進(jìn)行自動(dòng)配置配線，因而設(shè)計(jì)工時(shí)數(shù)也多。進(jìn)而，當(dāng)預(yù)先使用驅(qū)動(dòng)能力大的緩沖器·單元進(jìn)行自動(dòng)配置配線時(shí)，時(shí)鐘脈沖信號(hào)的傳遞時(shí)間減少，時(shí)鐘脈沖的時(shí)滯也減少，但這種情況下產(chǎn)生了電路面積增大，消耗電力增加的不良后果。
本發(fā)明的第1個(gè)目的是在超常系數(shù)裝置構(gòu)成的數(shù)據(jù)處理裝置中，使用存儲(chǔ)在先輸入先輸出電路中的指令進(jìn)行指令的選擇/發(fā)送控制，由此，實(shí)現(xiàn)數(shù)據(jù)處理裝置的高速動(dòng)作。
本發(fā)明的第2個(gè)目的，是在考慮到達(dá)超高速緩沖存儲(chǔ)器的地址信號(hào)的延遲量的基礎(chǔ)上，由設(shè)置可以得到具有最佳同步的超高速緩沖存儲(chǔ)器動(dòng)作同步控制信號(hào)的物理構(gòu)成，來謀求數(shù)據(jù)處理裝置動(dòng)作的高速化。
本發(fā)明的第3個(gè)目的，是在數(shù)據(jù)處理裝置進(jìn)行配置配線時(shí)，通過改善控制信號(hào)生成單元和控制信號(hào)接收單元的配置關(guān)系，來謀求數(shù)據(jù)處理裝置動(dòng)作的高速化。
為了實(shí)現(xiàn)本發(fā)明的第1個(gè)目的，本發(fā)明的數(shù)據(jù)處理裝置具有這樣的構(gòu)成，設(shè)置一度記憶從指令超高速緩沖存儲(chǔ)器發(fā)出的指令的指令待機(jī)部，用記憶在此指令待機(jī)部中的指令，控制指令發(fā)送。具體的說就是以具有以下構(gòu)成的數(shù)據(jù)處理裝置作為前提，即，指令發(fā)生部，產(chǎn)生多個(gè)種類的指令；多個(gè)指令執(zhí)行部，可以執(zhí)行各種不同種類的指令；指令取出部，選擇并取出從上述指令發(fā)生部輸入的指令，傳給上述各指令執(zhí)行部。而后設(shè)置指令選擇電路、指令待機(jī)部、控制手段從而構(gòu)成本發(fā)明的數(shù)據(jù)處理裝置。其中指令選擇電路對應(yīng)于上述各指令執(zhí)行部設(shè)置在上述指令取出部中，其作用是選擇從對應(yīng)于控制信號(hào)的多個(gè)輸入部輸入的指令中的任意一個(gè)，送至上述各指令執(zhí)行部；其中指令待機(jī)部，其輸入端通過指令總線與上述指令發(fā)生部連接，其輸出端通過待機(jī)指令總線與上述指令選擇電路的輸入端連接，與此同時(shí)，具有把輸入的指令暫時(shí)記憶后輸出的功能；其中控制手段是這樣控制的，檢出從上述各指令選擇電路輸入到各指令執(zhí)行部的指令，把從指令發(fā)生部輸入的指令中的在哪個(gè)指令執(zhí)行部都未被執(zhí)行的指令存儲(chǔ)在上述指令待機(jī)部中，之后從上述指令選擇電路輸送至指令執(zhí)行部。
如果按照上述構(gòu)成，則在指令選擇電路中選擇從指令總線輸入的指令和從指令待機(jī)部輸出的待機(jī)指令總線的指令中的某一個(gè)，當(dāng)在指令選擇電路中不選由指令總線提供的指令，則未被執(zhí)行的指令被儲(chǔ)存在指令待機(jī)部中。并且在接下來的同步中，被存儲(chǔ)在此存儲(chǔ)部的指令與從指令總線提供的新的指令一起提供給各指令選擇電路的輸入端。因而，在各指令執(zhí)行部可以同時(shí)執(zhí)行不同種類的指令，可以高效率地發(fā)送指令。
為實(shí)現(xiàn)上述第2個(gè)目的，本發(fā)明所講述的手段是由物理的構(gòu)成使輸入到數(shù)據(jù)處理裝置的超高速緩沖存儲(chǔ)器的時(shí)鐘脈沖信號(hào)與地址信號(hào)的動(dòng)作同步。具體地說，這種手段的前提是數(shù)字處理裝置至少要具有超高速緩沖存儲(chǔ)器。而后是在其中設(shè)置以下手段；地址發(fā)生手段，其產(chǎn)生地址信號(hào)；時(shí)鐘脈沖發(fā)生手段，其工作方法是以和由上述地址發(fā)生手段發(fā)出的地址信號(hào)的變化同步一致的同步，產(chǎn)生地址同步時(shí)鐘脈沖信號(hào)；超高速緩沖存儲(chǔ)控制手段，其用在時(shí)鐘脈沖發(fā)生手段生成的上述地址同步時(shí)鐘脈沖信號(hào)，控制上述超高速緩沖存儲(chǔ)器的動(dòng)作同步。
如果按上述構(gòu)成，則將具有與從時(shí)鐘脈沖發(fā)生手段輸出的地址信號(hào)的變化同步一致的地址同步時(shí)鐘脈沖信號(hào)提供給超高速緩沖存儲(chǔ)器。因此，可以實(shí)現(xiàn)對超高速緩沖存儲(chǔ)器的內(nèi)各部分動(dòng)作的最佳時(shí)間分配，可以排除無用時(shí)間，使超高速緩沖存儲(chǔ)器全部的動(dòng)作周期為最小。
為實(shí)現(xiàn)上述第3個(gè)目的，本發(fā)明所述的手段在于，作為數(shù)字處理裝置的構(gòu)成或其配置配線方法，是由將控制信號(hào)生成單元配置在邏輯部的外面，來簡單并準(zhǔn)確地實(shí)現(xiàn)驅(qū)動(dòng)能力的調(diào)整。具體地說，這種手段實(shí)施的前提是數(shù)字處理裝置要具有產(chǎn)生控制信號(hào)的多個(gè)控制信號(hào)生成單元和接收從該控制信號(hào)生成單元傳送來的控制信號(hào)的多個(gè)控制信號(hào)接收單元。而后是把上述多個(gè)控制信號(hào)接收單元設(shè)置在共同的邏輯部內(nèi)，把上述多個(gè)控制信號(hào)生成單元設(shè)置在和上述邏輯部分立的控制信號(hào)生成部。另外，作為具有生成控制信號(hào)的多個(gè)控制信號(hào)生成單元、接收從該控制信號(hào)生成單元傳來的控制信號(hào)的多個(gè)控制信號(hào)接收單元的數(shù)據(jù)處理裝置的配置配線方法，是實(shí)施以下兩步驟的方法，一步是把上述多個(gè)控制信號(hào)接收單元配置配線在共同的邏輯部內(nèi)；另一步是把上述多個(gè)控制信號(hào)生成單元配置配線在與上述邏輯部分離的控制信號(hào)生成部中。
如果按上述構(gòu)成，由于控制信號(hào)生成單元是和邏輯部分立配置的，所以，控制信號(hào)生成單元的驅(qū)動(dòng)能力的調(diào)整變得容易進(jìn)行，由提供高精度的控制信號(hào)，就能高速度進(jìn)行數(shù)據(jù)處理裝置的動(dòng)作。而且因?yàn)榘芽刂菩盘?hào)生成單元配置在與邏輯部分離的位置上，所以在配置配線的過程中，控制信號(hào)生成單元的驅(qū)動(dòng)能力的調(diào)整變得容易進(jìn)行。
圖1是展示實(shí)施例1，2的數(shù)據(jù)處理裝置總體構(gòu)成的方框圖。
圖2是展示實(shí)施例1的指令取出部構(gòu)成的電路圖。
圖3是實(shí)施例1的指令取出部的動(dòng)作同步圖。
圖4是展示實(shí)施例1有變形例的指令取出部構(gòu)成的電路圖。
圖5是展示實(shí)施例2的數(shù)據(jù)處理電路的地址發(fā)生手段，時(shí)鐘脈沖發(fā)生手段以及超高速緩沖存儲(chǔ)器的構(gòu)成的電路圖。
圖6是實(shí)施例2的各信號(hào)的動(dòng)作同步圖。
圖7是展示成為實(shí)施例3的配置配線對象的電路構(gòu)成的電路圖。
圖8是展示實(shí)施例3配置配線方法的流程圖。
圖9是展示具有涉及實(shí)施例3的應(yīng)用例的超常系數(shù)裝置構(gòu)成的電路圖。
圖10是展示以往的數(shù)字處理裝置的指令取出部構(gòu)成的電路圖。
圖11是以往的數(shù)據(jù)處理裝置的動(dòng)作同步圖。
圖12是展示成為以往的配置配線對象的電路構(gòu)成的電路圖。
圖13是展示以往的配置配線方法的流程圖。
以下參照圖而順序說明本發(fā)明的數(shù)據(jù)處理裝置的各實(shí)施例。
首先，參照圖1—圖3說明實(shí)施例1的數(shù)據(jù)處理裝置。如圖1所示，在數(shù)據(jù)處理裝置中設(shè)置著指令超高速緩沖存儲(chǔ)器動(dòng)作時(shí)鐘脈沖生成部10、指令地址生成部20、指令超高速緩沖存儲(chǔ)器30、通過指令總線Bin1，Bin2連接在該指令超高速緩沖存儲(chǔ)器30上的指令取出部100、通過各指令發(fā)送總線Bout1，Bout2連接在該指令取出部100上的第1，第2指令執(zhí)行部50，60。上述指令超高速動(dòng)作時(shí)鐘脈沖生成部10、指令地址生成部20、指令取出部100和第1，第2指令執(zhí)行部50，60其構(gòu)成方法是都對應(yīng)于外部時(shí)鐘脈沖信號(hào)CLK動(dòng)作，而指令超高速緩沖存儲(chǔ)器30的構(gòu)成方法是對應(yīng)于在指令超高速緩沖存儲(chǔ)器動(dòng)作時(shí)鐘脈沖生成部10中生成的地址同步時(shí)鐘脈沖信號(hào)S10動(dòng)作。而上述第1，第2指令執(zhí)行部50，60的構(gòu)成是執(zhí)行不同種類的指令。即，當(dāng)?shù)刂沸盘?hào)S22從指令地址生成部20輸入到指令超高速緩沖存儲(chǔ)器30時(shí)，在指令超高速緩沖存儲(chǔ)器30中，1個(gè)周期讀出2個(gè)指令，把該地址的指令I(lǐng)R1，IR2輸出到指令總線Bin1，Bin2。而后，當(dāng)指令I(lǐng)R1，IR2通過指令總線Bin1，Bin2輸入到指令取出部100時(shí)，在指令取出部100中，選擇判別此指令I(lǐng)R1，IR2適合各指令執(zhí)行部50，60的種類，并通過指令發(fā)送總線Bout1，Bout2送至各指令執(zhí)行部50，60。
接著，如圖2所示，上述指令取出部100具有把從各指令總線Bin1，Bin2輸入的指令I(lǐng)R1，IR2譯碼的預(yù)譯碼器121，122；具有將上述各預(yù)譯碼器121，122的輸出以及通過預(yù)譯碼器121，122的前面的各指令總線Bin1，Bin2的信號(hào)暫時(shí)保存，并優(yōu)先輸出先輸入的信號(hào)的先輸入先輸出電路123；設(shè)置在上述預(yù)譯碼器121，122的輸入端的各指令總線Bin1，Bin2上的三態(tài)緩沖器141，142；檢出哪個(gè)指令應(yīng)輸入到指令執(zhí)行部50，60，控制后面的控制信號(hào)的輸入的指令取出控制電路143；具有3個(gè)輸入端子、2個(gè)控制端子和一個(gè)輸出端子，選擇輸入的指令中的某一個(gè)輸入到上述各指令執(zhí)行部50，60的指令選擇電路151，152。在上述先輸入先輸出電路123的輸出端子上，連接著第1，第2待機(jī)指令總線Bwt1，Bwt2，此待機(jī)指令總線Bwt1，Bwt2都與各指令選擇電路151，152的輸入端連接。另外，輸出待機(jī)指令譯碼信號(hào)的待機(jī)指令譯碼信號(hào)線Bdc1，Bdc2通過先輸入先輸出電路123與預(yù)譯碼器121，122的輸出端連接，此待機(jī)指令譯碼信號(hào)線Bdc1，Bdc2，連接在各指令選擇電路151，152的控制端子上。總之，待機(jī)指令譯碼信號(hào)的構(gòu)成是，信號(hào)一旦保存在先輸入先輸出電路中后，就按下面的同步輸出到各指令選擇電路151，152。在上述指令取出部100的構(gòu)成中，由各預(yù)譯碼器121，122以及指令先輸入先輸出電路123構(gòu)成指令待機(jī)部120，由各指令選擇電路151，152構(gòu)成指令選擇部150，由各三態(tài)緩沖器141，142以及指令取出控制電路143構(gòu)成控制手段140。
再有，在上述第1指令執(zhí)行部50中，配置第1指令譯碼器51和可以處理浮動(dòng)小數(shù)點(diǎn)指令的第1指令處理部52。還有，在上述第2指令執(zhí)行部60中，配置第2指令譯碼器61和處理整數(shù)運(yùn)算的第2指令處理部62。然后，上述第1，第2指令選擇電路151，152的輸出端和上述第1，第2指令譯碼器51，61的輸入端分別通過第1，第2指令發(fā)送總線Bout1，bout2連接。
以下說明如上述構(gòu)成的數(shù)據(jù)處理裝置的各要素的功能。上述指令超高速緩沖存儲(chǔ)器30把在1個(gè)周期中讀出的2個(gè)指令I(lǐng)R1，IR2輸出到各指令總線Bin1，Bin2。然后，此指令I(lǐng)R1，IR2從各指令總線Bin1，Bin2輸入到預(yù)譯碼器121，122，指令先輸入先輸出電路123以及第1，第2指令選擇電路151，152。預(yù)譯碼器121，122分別輸入指令I(lǐng)R1，IR2，判別所提供的指令的種類(整數(shù)運(yùn)算指令/浮動(dòng)小數(shù)點(diǎn)運(yùn)算指令)，并把待機(jī)指令譯碼信號(hào)PD1，PD2輸出到指令先輸入先輸出電路123。指令先輸入先輸出電路123具有有3個(gè)輸入口的存儲(chǔ)器電路，各輸入口可以存儲(chǔ)與指令對應(yīng)的待機(jī)指令譯碼信號(hào)，控制按從先寫入輸入口的順序輸出。指令先輸入先輸出電路123的構(gòu)成是可以把在1個(gè)周期內(nèi)取出的2個(gè)指令I(lǐng)R1，IR2以及對應(yīng)的待機(jī)指令譯碼信號(hào)PD1，PD2寫入連續(xù)的2個(gè)輸入口，由指令取出控制電路143控制只寫入這些指令中未被執(zhí)行的指令以及對應(yīng)的待機(jī)指令譯碼信號(hào)。另外，被先寫入連續(xù)的2個(gè)輸入口的指令分別通過第1，第2待機(jī)指令總線Bwt1，Bwt2，作為待機(jī)指令R1，R2提供給各指令選擇電路151，152的輸入端，與之對應(yīng)的待機(jī)指令譯碼信號(hào)QD1，QD2通過待機(jī)指令譯碼信號(hào)線Bdc1，Bdc2提供給第1，第2指令選擇電路151，152的控制端子。第1，第2指令選擇電路151，152把從兩指令總線Bin1，Bin2中的一條的指令以及從第1及第2待機(jī)指令總線Bwt1，Bwt2輸入的3個(gè)信號(hào)中選擇出的一個(gè)與向控制端子輸送的待機(jī)指令譯碼信號(hào)QD1，QD2對應(yīng)的信號(hào)，分別輸出到第1，第2指令發(fā)送總線Bout1，Bout2。第1指令選擇電路151由待機(jī)指令譯碼信號(hào)QD1，QD2控制，判定待機(jī)指令R1，R2的種類，如果待機(jī)指令R1，R2中的某個(gè)是浮動(dòng)小數(shù)點(diǎn)運(yùn)算指令，則把其選擇發(fā)送至第1指令執(zhí)行部50。當(dāng)各待機(jī)指令R1，R2都是浮動(dòng)小數(shù)點(diǎn)演算指令的情況下，選擇待機(jī)指令R1。當(dāng)待機(jī)指令R1，R2都不是浮動(dòng)小數(shù)點(diǎn)運(yùn)算指令時(shí)，選擇從指令總線Bin1輸入的指令I(lǐng)R1。象這樣選擇出的信號(hào)作為發(fā)送指令I(lǐng)1，通過第1指令發(fā)送總線Bout1被輸入到第1指令執(zhí)行部50。第2指令選擇電路152由待機(jī)指令譯碼信號(hào)QD1，QD2控制，如果待機(jī)指令R1，R2中的某個(gè)是整數(shù)運(yùn)算指令就選擇它，如果待機(jī)指令R1，R2都是整數(shù)運(yùn)算指令就選擇待機(jī)指令R1，如果待機(jī)指令R1，R2都不是整數(shù)運(yùn)算指令則選擇指令I(lǐng)R1。如此選出的信號(hào)被作為發(fā)送指令I(lǐng)2，通過指令發(fā)送總線Bout2輸出到第2指令執(zhí)行部60。
以下，參照圖3的時(shí)間圖說明上述數(shù)據(jù)處理裝置的具體的動(dòng)作。就最初時(shí)指令先輸入先輸出電路123為空狀態(tài)，將指令I(lǐng)R1，IR2分別提供給第1，第2指令總線Bin1，Bin2的情況(例如，IR1是整數(shù)運(yùn)算指令，IR2是浮動(dòng)小數(shù)點(diǎn)運(yùn)算指令的情況)進(jìn)行說明。在最初時(shí)的時(shí)鐘脈沖周期Pe1中，在同步t1處將指令I(lǐng)R1，IR2分別提供給第1，第2指令總線Bin1，Bin2時(shí)，由于指令沒有提供給第1，第2待機(jī)指令總線Bwt1，Bwt2，所以在第1，第2指令選擇電路151，152中，同時(shí)選擇第1指令總線Bin1的指令I(lǐng)R1(整數(shù)運(yùn)算指令)并向指令發(fā)送總線Bout1，Bout2輸出。此指令在第2指令執(zhí)行部60中被執(zhí)行，而由于其不適合于第1指令執(zhí)行部50，所以不被執(zhí)行。因此，在此周期Pe1中，只執(zhí)行第2指令選擇電路152的整數(shù)運(yùn)算發(fā)送指令I(lǐng)2(同圖中的同步t2處)。另一方面，在此最初時(shí)的時(shí)鐘脈沖周期Pe1中，未被執(zhí)行的第2指令總線Bin2的浮動(dòng)小數(shù)點(diǎn)運(yùn)算指令I(lǐng)R2，被存儲(chǔ)在指令先輸入先輸出電路123(同一圖中的同步t3處)。
然后，在接著的時(shí)鐘脈沖周期Pe2中，分別從先輸入先輸出電路123輸出待機(jī)指令R1，從預(yù)譯碼器122輸出對應(yīng)于在前一周期被寫入指令先輸入先輸出電路123中的浮動(dòng)小數(shù)點(diǎn)運(yùn)算指令I(lǐng)R2的待機(jī)指令譯碼信號(hào)QD1(同步t4處)。接著，在此周期中，把新的指令I(lǐng)R1，IR2分別提供給第1，第2指令總線Bin1，Bin2(例如，指令I(lǐng)R1和IR2都是整數(shù)運(yùn)算指令)(同圖中的同步t5處)。而后，在第1指令選擇電路151中，選擇第1待機(jī)指令總線Bwt1的浮動(dòng)小數(shù)點(diǎn)運(yùn)算指令R1作為發(fā)送指令輸出到第1指令執(zhí)行部50。另一方面，在第2指令選擇電路152中，選擇第1指令總線Bin1的整數(shù)運(yùn)算指令I(lǐng)R1作為發(fā)送指令I(lǐng)2輸出到第2指令執(zhí)行部60。這些發(fā)送指令I(lǐng)1，I2分別在第1，第2指令執(zhí)行部50，60中被執(zhí)行。因此，在此周期Pe2中，2個(gè)指令被同時(shí)執(zhí)行(同步t6處)。而沒有輸入到指令執(zhí)行部50，60中的整數(shù)運(yùn)算指令I(lǐng)R2被輸入到先輸入先輸出電路123及預(yù)譯碼器121，122中，在同步t7處，被作為待機(jī)指令譯碼信號(hào)PD1從譯碼器121中輸出。
進(jìn)而，在接下來的時(shí)鐘脈沖周期Pe3中，在同步t8處，從指令先輸入先輸出電路123輸出待機(jī)指令譯碼信號(hào)QD1以及為整數(shù)運(yùn)算指令的待機(jī)指令R1。之后，在同步t9處，當(dāng)從指令總線Bin1，Bin2輸入都為浮動(dòng)小數(shù)點(diǎn)運(yùn)算指令的IR1，IR2時(shí)，在同步t10處，在第1指令選擇電路151中就選擇為浮動(dòng)小數(shù)點(diǎn)運(yùn)算指令的指令I(lǐng)R1，在第2指令選擇電路152中就選擇為整數(shù)運(yùn)算指令的待機(jī)指令R1。并且，未被輸入的浮動(dòng)小數(shù)點(diǎn)運(yùn)算指令I(lǐng)R2被輸入到先輸入先輸出電路123以及預(yù)譯碼器122中。
如此，在本實(shí)施例的數(shù)據(jù)處理裝置中，在指令先輸入先輸出電路123中處于有指令的周期時(shí)，可以根據(jù)使指令組合同時(shí)執(zhí)行2個(gè)指令。在本實(shí)施例中，指令執(zhí)行數(shù)最大為2個(gè)，由于不能超過指令供給數(shù)2，所以受到連續(xù)提供指令的限制，總是將1個(gè)以上的指令存儲(chǔ)在指令先輸入先輸出電路123中。因此，如果允許使指令組合，就可以經(jīng)常同時(shí)執(zhí)行2個(gè)指令。在這種情況下，與以往的例子中為在指令選擇電路中控制指令的選擇/發(fā)送而使用將指令總線Bin1，Bin2的內(nèi)容譯碼后的信號(hào)的情況相反，在本實(shí)施例中是使用待機(jī)指令譯碼信號(hào)QD1，QD2。由于指令先輸入先輸出電路123的讀出時(shí)間比指令超高速緩沖存儲(chǔ)器的動(dòng)作時(shí)間短，所以，待機(jī)指令總線Bwt1，Bwt2的指令由比指令總線Bin1，Bin2早的同步確定。另外，在以往的例子中，需要在1個(gè)周期中執(zhí)行從指令總線Bin1，Bin2的讀出動(dòng)作·預(yù)譯碼·發(fā)送指令選擇這一連串的動(dòng)作，而在本實(shí)施例中，在一個(gè)周期中可以只進(jìn)行從指令總線Bin1的讀出，從指令先輸入先輸出電路123的讀出·發(fā)送指令選擇。因此，比起判斷指令總線Bin1，Bin2的指令I(lǐng)R1，IR2的種類并進(jìn)行指令的發(fā)送/控制這種構(gòu)成，可以高速地進(jìn)行指令的選擇/發(fā)送，進(jìn)而可以實(shí)現(xiàn)數(shù)據(jù)處理裝置的高速動(dòng)作。
再有，在本實(shí)施例中，指令超高速緩中存儲(chǔ)器30的構(gòu)成是在一個(gè)周期內(nèi)把2個(gè)指令提供給2根總線，然而如果把指令總線設(shè)為1根或3根以上，即使向它們提供指令也能實(shí)現(xiàn)同樣的動(dòng)作。
另外，在上述實(shí)施例的指令取出部100中，其構(gòu)成是先輸入先輸出電路123向2根待機(jī)指令總線及待機(jī)指令譯碼信號(hào)線輸出存儲(chǔ)的指令及信號(hào)，但也可以在各設(shè)置1條或3條以上待機(jī)指令總線及待機(jī)指令譯碼信號(hào)線這種構(gòu)成時(shí)，使指令先輸入先輸出電路向各各總線輸出存儲(chǔ)的指令及信號(hào)。進(jìn)而，在上述圖2的構(gòu)成中，即使在預(yù)譯碼器121，122和指令先輸入先輸出電路123之間改變?nèi)龖B(tài)緩沖器141，142的配置位置，也能得到同樣的作用。這種情況下，在指令總線Bin1，Bin2和先輸入先輸出電路123之間設(shè)置三態(tài)緩沖器。
再有，三態(tài)緩沖器141，142、預(yù)譯碼器121，122、先輸入先輸出電路123的配置順序不只限于上述實(shí)施例所說的構(gòu)成。
圖4是上述實(shí)施例1的變形例，即在指令總線Bin1，Bin2中，在三態(tài)緩沖器141，142的后方，先配置先輸入先輸出電路123，再配置預(yù)譯碼器121、122。這種情況下，待機(jī)指令譯碼信號(hào)線Bdc1，Bdc2連接在預(yù)譯碼器121，122的輸出端，待機(jī)指令總線Bwt1，Bwt2連接在先輸入先輸出電路123的輸出端。再有，三態(tài)緩沖存儲(chǔ)器141，142由指令取出控制電路143控制。這種情況下，指令待機(jī)部120及控制手段140的構(gòu)成與上述圖2所示的構(gòu)成相同，也可以得到同上述實(shí)施例1同樣的效果。
以下，說明本發(fā)明的實(shí)施例2。即使是本實(shí)施例2，其數(shù)據(jù)處理裝置的總體構(gòu)成也和上述實(shí)施例1中所述的圖1的構(gòu)成相同。圖5是展示圖1的指令超高速緩沖存儲(chǔ)器的動(dòng)作時(shí)鐘脈沖生成部10、指令地址生成部20以及指令超高速緩沖存儲(chǔ)器30詳細(xì)構(gòu)成的電路圖。如同一圖所示，上述指令超高速緩沖存儲(chǔ)器動(dòng)作時(shí)鐘脈沖生成部10配置成運(yùn)算基準(zhǔn)時(shí)鐘脈沖信號(hào)CLK、地址保持控制信號(hào)Saks的反轉(zhuǎn)信號(hào)，超高速緩沖存儲(chǔ)器動(dòng)作要求信號(hào)Scar的邏輯積的邏輯積電路11。另外，在指令地址生成部20中設(shè)置著地址運(yùn)算電路21、由選擇器和預(yù)譯碼器構(gòu)成的地址選擇電路22、配置觸發(fā)器構(gòu)成的地址保持電路23。再有，在指令超高速緩沖存儲(chǔ)器30中設(shè)置著信號(hào)延遲電路31，存儲(chǔ)器陣列32、輸出數(shù)據(jù)保持部33。
地址運(yùn)算電路21收入輸入數(shù)據(jù)Din1和輸入數(shù)據(jù)Din2，輸出地址運(yùn)算結(jié)果信號(hào)S21。此地址運(yùn)算結(jié)果信號(hào)S21成為地址選擇電路22的第1數(shù)據(jù)輸入。地址保持電路23把從地址選擇電路22輸出的地址信號(hào)S22作為輸入信號(hào)，輸出保持地址信號(hào)S23。此保持地址信號(hào)S23作為地址選擇電路22的第2數(shù)據(jù)輸入。另一方面，地址保持控制信號(hào)Sakc也被輸入地址選擇電路22，基準(zhǔn)時(shí)鐘脈沖信號(hào)CLK也被輸入到地址選擇電路22和地址保持電路23。
另一方面，在指令超高速緩沖存儲(chǔ)器30中，從指令地址生成部20輸出的地址信號(hào)S22被輸入到存儲(chǔ)器陣列32，從指令超高速緩沖存儲(chǔ)器動(dòng)作時(shí)鐘脈沖生成部10輸出的地址同步時(shí)鐘脈沖信號(hào)S10被輸入到信號(hào)延遲電路31。然后，從信號(hào)延遲電路31輸出使上述地址同步時(shí)鐘脈沖信號(hào)S10延遲規(guī)定時(shí)間構(gòu)成的延遲時(shí)鐘脈沖信號(hào)S31。存儲(chǔ)器陣列32對應(yīng)于延遲時(shí)鐘脈沖信號(hào)S31動(dòng)作，輸出對應(yīng)于地址信號(hào)S22的指令信號(hào)，此指令信號(hào)在輸出數(shù)據(jù)保持部33中被保存后，作為最終的指令輸出信號(hào)S33輸出。此輸出數(shù)據(jù)保持部33的構(gòu)成也是對應(yīng)于上述延遲時(shí)鐘脈沖信號(hào)S31而動(dòng)作。
以下，根據(jù)圖6說明具有上述構(gòu)成的數(shù)據(jù)處理裝置的動(dòng)作。圖6是從上向下按順序表示以下信號(hào)狀態(tài)的動(dòng)作同步圖；基準(zhǔn)時(shí)鐘脈沖信號(hào)CLK；地址保持控制信號(hào)Sakc，超高速緩沖存儲(chǔ)器動(dòng)作要求信號(hào)Scar；地址運(yùn)算結(jié)果信號(hào)S21；地址信號(hào)S22；保持地址信號(hào)S23；地址同步時(shí)鐘脈沖信號(hào)S10；延遲時(shí)鐘脈沖信號(hào)S31及指令輸出信號(hào)S33。
地址運(yùn)算電路21輸出基準(zhǔn)時(shí)鐘脈沖信號(hào)CLK在低水平間進(jìn)行完地址演算的作為地址信息的地址運(yùn)算結(jié)果信號(hào)S21(圖中用a—e符號(hào)表示的信號(hào))，此信號(hào)S21被輸入地址選擇電路22。地址選擇電路22的工作步驟是，如果地址保持控制信號(hào)Sakc是低水平的，就用選擇器的選擇從地址運(yùn)算電路21輸出的地址運(yùn)算結(jié)果信號(hào)；如果地址保持信號(hào)Sakc是高水平的，就用選擇器選擇從地址保持電路23輸出的保持地址信號(hào)，把此信號(hào)在觸發(fā)器中保持后，作為地址信號(hào)S22輸出。地址保持電路23在1/2周期前取進(jìn)從地址選擇電路22輸出的地址信號(hào)S22，保持1個(gè)周期，同時(shí)作為保持地址信號(hào)S23輸出，此保持地址信號(hào)S23被輸入到地址選擇電路22。指令超高速緩沖存儲(chǔ)器動(dòng)作時(shí)鐘脈沖生成部10由作為其構(gòu)成要素的邏輯積電路11，在超高速緩沖存儲(chǔ)器動(dòng)作要求信號(hào)Scar是高水平，并且地址保持控制信號(hào)Sakc是低水平信號(hào)時(shí)，輸出地址同步時(shí)鐘脈沖信號(hào)S10?？傊@意味著對于指令超高速緩沖存儲(chǔ)器30有動(dòng)作要求，并且只是在地址信號(hào)S22與1周期前的值不同的情況下，才將基準(zhǔn)時(shí)鐘脈沖信號(hào)CLK作為地址同步時(shí)鐘脈沖信號(hào)S10。
在這里，地址信號(hào)S22和地址同步時(shí)鐘脈沖信號(hào)S10象基準(zhǔn)時(shí)鐘信號(hào)CLK的延遲時(shí)間的形成一樣，被在各指令地址生成部20和指令超高速緩沖存儲(chǔ)器動(dòng)作時(shí)鐘脈沖生成部10中調(diào)整(圖6的同步t11—t13處)。
在這種情況，由將地址信號(hào)S22、地址同步時(shí)鐘脈沖信號(hào)S10通過同一路徑傳送給指令超高速緩沖存儲(chǔ)器30，就可以使這些信號(hào)通路的配線負(fù)荷容量相等，從而使地址信號(hào)S22以及地址同步時(shí)鐘脈沖信號(hào)S10雙方的同步調(diào)整變得容易進(jìn)行。
進(jìn)而，地址信號(hào)S22，地址同步時(shí)鐘脈沖信號(hào)S10的配線路徑不只是做在同一線上，也可以由同樣地做配線層的使用方法，使這些信號(hào)線的配線負(fù)荷容量相等，從而使地址信號(hào)S22和地址同步時(shí)鐘脈沖信號(hào)S10雙方的同步調(diào)整變得容易進(jìn)行。
另外，信號(hào)延遲電路31只是使地址同步時(shí)鐘脈沖信號(hào)S10延遲規(guī)定時(shí)間后作為延遲時(shí)鐘脈沖信號(hào)S31輸出。此延遲時(shí)鐘脈沖信號(hào)S31作為動(dòng)作控制信號(hào)被輸入到存儲(chǔ)陣列32和輸出數(shù)據(jù)保持部33中。指令超高速緩沖存儲(chǔ)器30接收地址信號(hào)S22和延遲時(shí)鐘脈沖信號(hào)S31后開始其動(dòng)作。如上所述，為了使地址信號(hào)S22的輸出同步和地址同步時(shí)鐘脈沖信號(hào)S10的輸出同步相同，由信號(hào)延遲電路31使地址同步時(shí)鐘脈沖信號(hào)S10只延遲譯碼地址信號(hào)S22的地址譯碼器的準(zhǔn)備時(shí)間，并作為延遲信號(hào)S31傳給存儲(chǔ)器陣列32，這樣就可以用最少的時(shí)間使地址譯碼器譯碼。進(jìn)而由調(diào)整地址同步時(shí)鐘脈沖信號(hào)S10的下降邊緣的同步和低水平期間的長度，控制地址譯碼器和存儲(chǔ)器的位線的預(yù)充電同步以及在輸出數(shù)據(jù)保持部33中的讀出數(shù)據(jù)的鎖存同步，從而就可以使最終的指令輸出信號(hào)S33的輸出同步的控制變得容易。
如果采用如上所述的本實(shí)施例，則具有發(fā)生地址信號(hào)的地址發(fā)生手段；發(fā)生具有與由地址發(fā)生手段發(fā)生的地址信號(hào)的變化同步一致的地址同步時(shí)鐘脈沖信號(hào)的時(shí)鐘脈沖發(fā)生手段；超高速緩沖存儲(chǔ)器，并且由用地址同步時(shí)鐘脈沖信號(hào)控制超高速緩沖存儲(chǔ)器存儲(chǔ)的動(dòng)作同步，就可以實(shí)現(xiàn)在進(jìn)行超高速緩沖存儲(chǔ)器存取動(dòng)作時(shí)沒有無用的同步的設(shè)計(jì)，其結(jié)果是可以使超高速緩沖存儲(chǔ)器全部動(dòng)作的周期為最小。
以下，說明實(shí)施例3。圖7是展示實(shí)施例3的數(shù)據(jù)處理裝置的配置配線的配置的圖。如同一圖所示，在與控制電路80獨(dú)立設(shè)置的控制信號(hào)生成部90中設(shè)置控制信號(hào)生成單元91，92。另一方面，在控制電路80中設(shè)置著接收上述各控制信號(hào)生成單元91，92的控制信號(hào)的控制信號(hào)接收單元81，82。各控制信號(hào)生成單元91，92用緩沖器·單元構(gòu)成，其輸入基準(zhǔn)時(shí)鐘脈沖信號(hào)CLK，緩沖該信號(hào)，并輸出控制信號(hào)CLK1，CLK2。另外，各控制信號(hào)生成單元91，92的配置信息由構(gòu)成單元的晶體管的信道幅度和信道長度而參數(shù)化，由改變參數(shù)值就可以在不改變單元外形的情況下改變其驅(qū)動(dòng)力。另一方面，控制信號(hào)接收單元81，82由鎖存器·單元構(gòu)成，是將在控制信號(hào)生成單元91，92中生成的控制信號(hào)SLK1，SLK2輸入到該各控制信號(hào)生成單元81，82。
在這里，參照圖8中的流程圖說明上述控制電路80及控制信號(hào)生成部90的配置配線方法。首先，在步ST1，執(zhí)行包含控制信號(hào)接收單元81，82的控制電路80的自動(dòng)配置配線。然后，在步ST2，當(dāng)包含控制信號(hào)接收單元81，82的控制電路80一完成，就在步ST3抽出控制信號(hào)接收單元81，82的負(fù)荷量C1，C2。另一方面，在步4，設(shè)計(jì)包含控制信號(hào)生成單元91，92的控制信號(hào)生成部90的邏輯配置后，在步5執(zhí)行該控制信號(hào)生成部90的自動(dòng)配置配線。然后，在步6根據(jù)在上述各步中形成的控制信號(hào)接收單元81，82的負(fù)荷容量和各控制信號(hào)生成單元91，92的驅(qū)動(dòng)力評定速度。如果此速度評定結(jié)果良好，則進(jìn)入步7，完成包含控制信號(hào)生成單元91，92的控制信號(hào)生成部的配置配線。另一方面，當(dāng)在步6中進(jìn)行的速度評定的結(jié)果不好時(shí)，在步8中進(jìn)一步調(diào)整控制信號(hào)生成單元91，92的驅(qū)動(dòng)能力后，移至上述步7的控制。
在本實(shí)施例中，由于是分別設(shè)置內(nèi)置控制信號(hào)接收單元81，82的控制電路80和包含控制信號(hào)生成單元91，92的控制信號(hào)生成部90，所以可以不依賴于控制信號(hào)生成單元91，92的驅(qū)動(dòng)能力而推進(jìn)控制電路80的自動(dòng)配線。在這種情況下，與控制電路80和控制信號(hào)生成部90不分立設(shè)置的設(shè)計(jì)相比，可以先期決定數(shù)字處理裝置的總體外形。因此為用基于實(shí)際配置配線信息的控制信號(hào)的負(fù)荷容量決定控制信號(hào)生成單元91，92的驅(qū)動(dòng)能力，因此可以實(shí)現(xiàn)高精度的同步調(diào)整。進(jìn)而，由于控制電路80以及控制信號(hào)生成部90的外形已決定，所以在驅(qū)動(dòng)能力的調(diào)整時(shí)，只調(diào)整控制信號(hào)生成單元91，92的驅(qū)動(dòng)能力即可。因此，不需要再配置配線就可以容易地實(shí)現(xiàn)細(xì)致的同步調(diào)整。
圖9展示了上述實(shí)施例3的應(yīng)用例，是具有超常系數(shù)裝置構(gòu)成的數(shù)據(jù)處理裝置的總體圖。如圖所示，本實(shí)施例的數(shù)據(jù)處理裝置的構(gòu)成和上述實(shí)施例1，2中的數(shù)據(jù)處理裝置的構(gòu)成基本相同，而指令地址生成部20、指令取出部100、第一指令執(zhí)行部50及第二指令執(zhí)行部60對于主機(jī)的控制控制電路來說，內(nèi)置著提供時(shí)鐘脈沖信號(hào)的控制信號(hào)生成部。并且其構(gòu)成是接收在主時(shí)鐘脈沖生成部40產(chǎn)生的基準(zhǔn)時(shí)鐘脈沖信號(hào)CLK后，在各部的控制信號(hào)生成部中分別生成控制電路的動(dòng)作的時(shí)鐘脈沖信號(hào)C20、C50、C60、C100。
這樣構(gòu)成數(shù)據(jù)處理裝置，根據(jù)上述各控制電路的控制信號(hào)接收單元的負(fù)荷量，就可以容易調(diào)整控制信號(hào)生成部的控制信號(hào)單元的驅(qū)動(dòng)能力。并且可以細(xì)微地調(diào)整控制信號(hào)接收單元的驅(qū)動(dòng)能力，調(diào)整各部分間的信號(hào)的同步變得準(zhǔn)確且容易。例如，在圖9中，可以使輸入指令超高速緩沖存儲(chǔ)器30的地址信號(hào)S22和地址同步時(shí)鐘脈沖信號(hào)S10完全同步，可以實(shí)現(xiàn)數(shù)據(jù)處理裝置的高速動(dòng)作。
進(jìn)而，本發(fā)明在本實(shí)施例中沒有展示的，不用自動(dòng)配置配線的情況下也有效。
權(quán)利要求
1.一種數(shù)據(jù)處理裝置，具有發(fā)生多個(gè)種類指令的指令發(fā)生部；可以執(zhí)行各不同種類指令的多個(gè)指令執(zhí)行部；選擇并取出從上述指令發(fā)生部輸入的指令并傳給上述各指令執(zhí)行部的指令取出部，其特征是上述指令取出部具有以下構(gòu)成指令選擇電路，其與上述各指令執(zhí)行部對應(yīng)配置，選擇從對應(yīng)于控制信號(hào)的多個(gè)輸入端輸入的指令中的某一個(gè)送至上述指令執(zhí)行部；指令待機(jī)部，其輸入端通過指令總線連接在上述指令發(fā)生部，輸出端通過待機(jī)指令總線連接在上述指令選擇電路的輸入端，同時(shí)具有將輸入的指令暫時(shí)存儲(chǔ)后輸出的功能；控制手段，其控制方法是檢出從上述各指令選擇電路輸入到各指令執(zhí)行部的指令，將從指令發(fā)生部輸入的指令中在哪個(gè)指令執(zhí)行部都未被執(zhí)行的指令存儲(chǔ)在上述指令待機(jī)部后，從上述指令選擇電路輸送至指令執(zhí)行部。
2.權(quán)利要求1記載的數(shù)據(jù)處理裝置，具有以下特征上述指令待機(jī)部具有把輸入的指令種類譯碼后作為待機(jī)指令譯碼信號(hào)輸出的功能；上述各指令選擇電路的構(gòu)成是，其輸入部中的至少一個(gè)輸入端通過指令總線與上述指令發(fā)生部連接，其它的輸入端通過待機(jī)指令總線與上述指令待機(jī)部連接，同時(shí)，將從上述指令待機(jī)部輸出的待機(jī)指令譯碼信號(hào)作為控制信號(hào)輸入。
3.權(quán)利要求2記載的數(shù)據(jù)處理裝置，其特征是上述控制手段具有以下功能，當(dāng)作為上述待機(jī)指令譯碼信號(hào)輸入到各指令選擇電路的指令中的某個(gè)，用與該指令選擇電路連接的指令執(zhí)行部與可執(zhí)行的指令對應(yīng)的情況下，選擇與從上述待機(jī)指令總線輸入的指令中的該待機(jī)指令譯碼信號(hào)對應(yīng)的信號(hào)，當(dāng)在上述指令執(zhí)行部中哪個(gè)指令都未被執(zhí)行時(shí)，就選擇上述指令總線的指令中的第一個(gè)指令輸出到指令執(zhí)行部。
4.在權(quán)利要求3記載的數(shù)據(jù)處理裝置，其特征是上述控制手段是這樣控制的，將上述未執(zhí)行的指令和其指令的種類存儲(chǔ)在上述指令待機(jī)部中；上述指令待機(jī)部具有把未執(zhí)行的指令和其指令的種類按順序輸出到上述待機(jī)指令總線和待機(jī)指令譯碼信號(hào)線的功能。
5.一種數(shù)據(jù)處理裝置，其特征是地址發(fā)生裝置，至少在由配置超高速緩沖存儲(chǔ)器構(gòu)成的數(shù)據(jù)處理裝置中產(chǎn)生地址信號(hào)；時(shí)鐘脈沖發(fā)生裝置，其構(gòu)成是以和由上述地址發(fā)生手段產(chǎn)生的地址信號(hào)的變化同步一致的同步產(chǎn)生地址同步時(shí)鐘脈沖信號(hào)；超高速緩沖存儲(chǔ)器控制裝置，用在上述時(shí)鐘脈沖發(fā)生手段生成的上述地址同步時(shí)鐘脈沖信號(hào)，控制上述超高速緩沖存儲(chǔ)器的存儲(chǔ)運(yùn)作同步。
6.權(quán)利要求5記載的數(shù)據(jù)處理裝置，其特征是上述地址發(fā)生裝置具有，運(yùn)算地址的地址運(yùn)算電路；將該地址運(yùn)算電路輸出的地址信號(hào)保持一定的時(shí)間后輸出的地址保持電路；對應(yīng)于地址保持信號(hào)，選擇上述地址運(yùn)算電路的輸出信號(hào)及上述地址保持電路的輸出信號(hào)中的某個(gè)，作為地址信號(hào)輸出。上述地址保持電路的動(dòng)作同步是這樣調(diào)整的，通過上述地址選擇電路，以與基準(zhǔn)時(shí)鐘脈沖信號(hào)同步的同步，輸出地址信號(hào)。
7.權(quán)利要求5或6記載的數(shù)據(jù)處理裝置，其特征在于上述時(shí)鐘脈沖發(fā)生裝置，把基準(zhǔn)時(shí)鐘脈沖信號(hào)、地址保持控制信號(hào)和超高速緩沖存儲(chǔ)器動(dòng)作要求信號(hào)作為輸入，當(dāng)對于從上述超高速緩沖存儲(chǔ)器動(dòng)作要求信號(hào)發(fā)出的要求超高速緩沖存儲(chǔ)器動(dòng)作時(shí)，并且當(dāng)從上述地址保持控制信號(hào)發(fā)出不要求保持地址時(shí)，由根據(jù)上述基準(zhǔn)時(shí)鐘脈沖信號(hào)生成地址同步時(shí)鐘脈沖信號(hào)的邏輯積電路構(gòu)成。
8.權(quán)利要求5，6和7記載的數(shù)據(jù)處理裝置，其特征是上述超高速緩沖存儲(chǔ)器，具有存儲(chǔ)器陣列；生成由使上述地址同步時(shí)鐘脈沖信號(hào)延遲規(guī)定時(shí)間形成的延遲時(shí)鐘脈沖信號(hào)的延遲電路；上述超高速緩沖存儲(chǔ)器控制裝置，用上述延遲時(shí)鐘脈沖信號(hào)控制上述存儲(chǔ)器陣列的動(dòng)作同步。
9.權(quán)利要求8記載的數(shù)據(jù)處理裝置，其特征是上述超高速緩沖存儲(chǔ)器具有保持從上述存儲(chǔ)器陣列輸出的讀出數(shù)據(jù)的數(shù)據(jù)保持部；上述超高速緩沖存儲(chǔ)器控制手段用上述延遲時(shí)鐘脈沖信號(hào)控制上述數(shù)據(jù)保持部中的讀出數(shù)據(jù)的鎖存同步。
10.權(quán)利要求5，6，7，8或9記載的數(shù)據(jù)處理裝置，其特征是上述時(shí)鐘脈沖發(fā)生手段和地址發(fā)生手段的構(gòu)成方法是，通過互相平行的延伸的配線路徑向超高速緩沖存儲(chǔ)器提供上述地址信號(hào)和上述地址同步時(shí)鐘脈沖信號(hào)。
11.權(quán)利要求10記載的數(shù)據(jù)處理裝置，其特征是上述時(shí)鐘脈沖發(fā)生手段和地址發(fā)生手段的構(gòu)成方法是，傳遞的信號(hào)的出口能力均相同。
12.權(quán)利要求10或11記載的數(shù)據(jù)處理裝置，其特征是上述時(shí)鐘脈沖發(fā)生裝置和地址發(fā)生裝置的構(gòu)成方法是，通過同一的配線層形成的路徑向超高速緩沖存儲(chǔ)器提供上述地址信號(hào)和地址同步時(shí)鐘脈沖信號(hào)。
13.一種數(shù)據(jù)處理裝置，在具有生成控制信號(hào)的多個(gè)控制信號(hào)生成單元和接收從該控制信號(hào)生成單元來的控制信號(hào)的多個(gè)控制信號(hào)接收單元的數(shù)據(jù)處理裝置中，其特征是上述多個(gè)控制信號(hào)接收單元設(shè)置在同一邏輯部內(nèi)；上述多個(gè)控制信號(hào)生成單元設(shè)置在與上述邏輯部分離的控制信號(hào)生成部。
14.權(quán)利要求13記載的數(shù)據(jù)處理裝置，其特征是上述各控制信號(hào)生成單元的驅(qū)動(dòng)能力，被分別調(diào)整成適應(yīng)于對應(yīng)的控制信號(hào)接收單元的負(fù)荷容量的適當(dāng)值。
15.權(quán)利要求13或14記載的數(shù)據(jù)處理裝置，其特征是設(shè)置著內(nèi)裝邏輯部的多個(gè)塊；上述各控制信號(hào)生成部設(shè)置在每個(gè)塊內(nèi)。
16.一種數(shù)據(jù)處理裝置的配置配線方法，具有生成控制信號(hào)的多個(gè)控制信號(hào)生成單元；接收從該控制信號(hào)生成單元來的控制信號(hào)的多個(gè)控制信號(hào)接收單元；其特征是具有在同一邏輯部內(nèi)進(jìn)行上述多個(gè)控制信號(hào)接收單元配置配線的步驟；具有在和上述邏輯部分離的控制信號(hào)生成部進(jìn)行上述多個(gè)控制信號(hào)生成單元配置配線的步驟。
17.權(quán)利要求16記載的數(shù)據(jù)處理裝置的配置配線方法，其特征是具有在進(jìn)行上述各控制信號(hào)接收單元的配置配線步驟后，抽出上述各控制信號(hào)接收單元的負(fù)荷量的步驟；具有把上述各控制信號(hào)生成單元的驅(qū)動(dòng)能力調(diào)整到適應(yīng)對應(yīng)的控制信號(hào)接收單元的負(fù)荷容量的適當(dāng)值的步驟。
18.權(quán)利要求17記載的數(shù)據(jù)處理裝置的配置配線方法其特征為具備為調(diào)整上述多個(gè)控制信號(hào)生成單元的驅(qū)動(dòng)能力的設(shè)計(jì)參數(shù)；在調(diào)整上述各控制信號(hào)生成單元的驅(qū)動(dòng)能力的步驟中，不使控制信號(hào)生成單元的外形變化，通過調(diào)整上述設(shè)計(jì)參數(shù)來調(diào)整其驅(qū)動(dòng)能力。
19.權(quán)利要求18記載的數(shù)據(jù)處理裝置的配置配線方法，其特征是上述設(shè)計(jì)參數(shù)至少是構(gòu)成上述各控制信號(hào)生成單元的晶體管的信道幅度及信道長度中的一方。
20.權(quán)利要求16記載的數(shù)據(jù)處理裝置的配置配線方法，其特征是預(yù)先決定上述各控制信號(hào)生成單元的驅(qū)動(dòng)能力。
21.權(quán)利要求16記載的數(shù)據(jù)處理裝置的配置配線方法，其特征是預(yù)先估計(jì)上述各控制信號(hào)接收單元的負(fù)荷容量。
22.權(quán)利要求16，17，18，19，20或21記載的數(shù)據(jù)處理裝置的配置配線方法，其特征是上述數(shù)據(jù)處理裝置具備著內(nèi)裝各個(gè)邏輯部的多個(gè)塊；在每個(gè)部件中設(shè)置上述控制信號(hào)生成部。
全文摘要
設(shè)置選擇對于可執(zhí)行特定種類指令的兩個(gè)指令執(zhí)行部的輸入端的一個(gè)指令，并輸出到各指令執(zhí)行部的指令選擇電路。2條指令總線連接在指令待機(jī)部。指令待機(jī)部和各指令選擇電路的輸入部由2條待機(jī)指令總線連接著。由控制部檢出從指令總線來的指令中在哪個(gè)指令執(zhí)行部都未被執(zhí)行的指令，使該指令在指令先輸入先輸出電路中待機(jī)后，從指令待機(jī)總線輸入到指令選擇電路，使其選擇下面的選擇時(shí)間。
文檔編號(hào)G06F9/38GK1115056SQ9510657
公開日1996年1月17日 申請日期1995年6月6日 優(yōu)先權(quán)日1994年6月7日
發(fā)明者山本裕明, 尾崎伸治, 西道佳人 申請人:松下電器產(chǎn)業(yè)株式會(huì)社