專利名稱：數(shù)據(jù)驅動陣列處理器的制作方法
在數(shù)字信號處理中，例如，在一維或多維的視頻信號處理中，陣列處理器越來越受到人們的注意。這些陣列處理器(由通過數(shù)據(jù)總線相連的多個單元構成)的結構允許實時并行處理信號。這樣的陣列處理器如果是時鐘驅動的，則稱為(Systolic)收縮式陣列處理器;如果是數(shù)據(jù)驅動的，則稱為“波前陣列處理器”。它們在娛樂電子設備中的應用也在增長。在樂電子設備中數(shù)字信號處理器的應用越來越廣泛。帶有無閃爍畫面再生的高分辨率電視即為一例。對于電視接收機中的無閃爍畫面再生來說，舉個例子，在空間的與瞬時的相鄰的畫面線之間插入附加的行間線是必要的?？臻g的起始點由被掃描的畫面平面定義，瞬時起始點由畫面序列給出。
例如，在“計算機”卷20，7號，1987年7月18頁-13頁中描述了這樣的陣列處理器。(題目為“波前陣列處理器-實施概念”)?；赟IMD(＝單指令，多路數(shù)據(jù)流)原則，每一單元與東西、南、北相鄰的單元通信。用握手協(xié)議”完成一個單元到另一個單元的數(shù)據(jù)傳遞?！拔帐謪f(xié)議”使得獨立的單元與它們各目的相對時鐘相位無關地接受數(shù)據(jù)。由于在獨立單元中的數(shù)據(jù)，并非都是以相同的速度進行計算因此數(shù)據(jù)源與數(shù)據(jù)接收點緩存在FIFO(先進先出)存儲器之中。對每一個方向上的數(shù)據(jù)流，在兩個相鄰單元的數(shù)據(jù)路徑上提供一個FIFO存儲器。握手協(xié)議通常在一個時鐘周期內實現(xiàn)。
在“計算機”卷20，7號，1987年7月，102頁至103頁中描述了數(shù)據(jù)驅動陣列處理器。(名為“數(shù)據(jù)驅動處理器陣列的概念與實施”)上述數(shù)據(jù)驅動處理器陣列集成在一塊VISI(超大規(guī)模集成)芯片中，每一個那樣的單元可以通過內部環(huán)形總線系統(tǒng)與鄰近的六個單元交換數(shù)據(jù)。在陣列處理器之內的幾條全程總線確保每一單元能直接與外部計算機通信。
在“IEEE計算機學報”卷C-36，12號，1987年12月，1523頁至1538頁，描述了一種陣列處理器。(題目為“瓦德全自動遠程處理(Warp)計算機體系結構，實施及性能”)它的單元為，安裝在插件板上的處理器模塊，能連接到一起以形成一維收縮式矩陣。每一個處理器模塊按照MIMD(多指令，多路數(shù)據(jù)流)原則可以單獨編程。因此處理器為完成各式各樣的任務提供了高度的靈活性。單個的模塊之間通過排隊通信。當一個隊列(＝FIFO)滿或空時，相應地將發(fā)送或接收模塊，阻塞直到隊列可以重新處理數(shù)據(jù)流通為止。那是因為那里已經(jīng)產(chǎn)生了用于新數(shù)據(jù)的位置或那已有可用的新數(shù)據(jù)。這一點使處理器能夠極其靈活地偏程，因為序列控制不再需要維護各式各樣的單元程序的嚴格同步。
在“IEEE聲學，語言，信號處理國際會議文件匯編”中描述了另外一種MIMD陣列處理器。(題目為“可編程視頻信號處理器”1989年2476頁到2479頁。這種MIMD陣列處理器由集成在一個芯片中的三個單元組成，以雙向模式在它們自己之間交換數(shù)據(jù)，并向芯片外傳遞數(shù)據(jù)。這種處理器采用三角形布局，并使用時鐘控制單元間通信，能實時處理視頻信號。每一個單元具有幾個以并行方式操作的處理和存貯器。它們通過縱橫制接線器互相聯(lián)接。每一部件由“周期靜態(tài)”程序(周期性執(zhí)行沒有分支的)程序，控制。所有的操作與處理器時鐘同步，它的頻率是采樣頻率的整數(shù)倍。
歐洲專利申請EP-A0277262揭示了一種陣列處理器。這種陣列處理器帶有由同一時鐘控制的相同的多元單元。這些單元位于一假想的兩維格網(wǎng)的結點上，并且經(jīng)由四條通信總線與東、西、南、北相鄰的單元交換數(shù)據(jù)。單元到單元的數(shù)據(jù)傳遞是異步的。每一單元有數(shù)據(jù)存儲器，算術/邏輯單元(ALU)和移位寄存器。
本發(fā)明的目標是提供一種陣列處理器，它適用于單片集成，允許實時處理從不同信號源而來的數(shù)字信號，在外部控制程序(軟件)的控制下，它適用于處理大量的不同信號處理任務，特別是用于處理娛電子設備中的視頻信號。
現(xiàn)在，參照附圖更詳盡地說明本發(fā)明及其更多的優(yōu)點。其中

圖1為依據(jù)本發(fā)明的在一個正方形配置中排列有16個單元的陣列處理器實施例方框圖;
圖2為陣列處理器的一個單元的方框圖;
圖3為帶有阻塞裝置的兩路數(shù)據(jù)傳遞裝置的部分方框圖;
圖4為圖3的配置的時序圖;
圖5為累積乘法器(MAC)的方框圖;
圖6為算術邏輯單元(ALU)的方框圖;
圖7為作為程序步驟，要送入的指令組的格式的示意圖;
圖8a和圖8b分別表示陣列處理器從線性連接和平面連接時，特殊寬度數(shù)據(jù)流的接轉。
圖1方框圖中所示的陣列處理器ap含有一個由16個單元zp組成的正方形陣列。每一個單元有一條西方向的通信總線Vw，一條南方向的通信總線Vs，一東方向的通信總線Vo，一條北方向的通信總線Vn。它們既可連接到相應的相鄰單元zp上，也可連接到四個總線開關bs中的一個(在外圍單元情況下)。每一個總線開關bs從而匯集了四條外圍單元的通信總線。它起到電子多片多位開關的作用。在每一個開關位置，需要連接的通信總線的所有數(shù)據(jù)較入和數(shù)據(jù)輸出位與相同數(shù)量的外部輸入和輸出端Ci、Co相連接。CiCo一起組成了外部陣列端口。另外，分配到每一條通信總線上的狀態(tài)信號(用來執(zhí)行握手協(xié)議)通過總線開關bs確定路由。由于陣列處理器的四面都配有這樣的總線開關，那么在那里也就共有四個外部陣列端口，分別稱為西方陣列端口Cw，南方陣列端口Cs，東方陣列端口Co，北方陣列端口Cn。
如果，例如，每一通信總線有12個位用于數(shù)據(jù)輸入，12位用于數(shù)據(jù)輸出，那么每一個陣列端口應有12個外部輸出端Co用于數(shù)據(jù)輸出，12個外部輸入端Ci用于數(shù)據(jù)輸入。在陣列處理器ap以內和以外的數(shù)據(jù)傳遞為嚴格的并行，因此，任意數(shù)目的陣列處理器可以連接在一起，以構成使用嚴格并行數(shù)據(jù)傳遞的大陣列。這就可能解決非常復雜的問題，例如，在電視，圖像處理，圖形學或多維濾波器等領域中。通過以先進的方法組織數(shù)據(jù)在獨立的陣列處理器之內傳遞，如果陣列處理器以線性模式串行連接(參照圖8a)則線性數(shù)據(jù)傳遞可達到48位。如果它們是以兩維模式串行連接(參照圖8b)那么在兩個獨立方向上的數(shù)據(jù)傳輸可達24位，這種情況作用于上述假設的例子當中，在那里通信總線有12個輸入位和12個輸出位。這樣就為使用者做出了極其有效的傳遞裝置。兩張圖中每一張的上半部分顯示出了邏輯數(shù)據(jù)路徑，而下半部分則顯示了外部陣列輸入和輸出端口的對應物理互連。
在陣列處理器中，實時信號的處理需要一個高速時鐘，特別是在處理高分辨率電視(HDTV)信號時。為使例如125MH2的時鐘信號同時，分配到芯片上去，應仔細地布設時鐘線;否則獨立單元zp相互之間的時鐘信號相位差將會變的太大。用于時鐘CL分配的有利方案是所謂的H樹h，它確保分支時鐘線均勻一致地裝入到它們的終點，將時鐘通過一樣長度的導線提供給每一個單元。這種配置，例如，在“IEEE計算機學報”，卷C-34，8號，1985年8月734頁到740中有描述，特別是737頁。文章的題目為“同步大規(guī)模VLSI處理器陣列”。在說明本發(fā)明的圖1中，獨立單元zp之間的虛線表示H樹h。
點劃線表示編程的總線Pb，所有的單元zp都與之相連。經(jīng)由獨立地址送到每一個單元zp去的單元程序PZ由外部輸入。由于在應用程序情況下，單元程序PZ經(jīng)常保持不變，或很少修改，因此一條串行編程的總線Pb就足夠了。
獨立單元ZP也可以按任何四長方形或甚至按一維(即線性)形式配置，不用與圖1形式一樣。單元ZP的數(shù)目僅為所用的集成技術所限制。
圖2顯示了單元ZP的方框圖。在四個外邊的每一邊上都有一個兩路數(shù)據(jù)傳遞裝置(握手端口)，分別命名為西握手端口hw，南握手端口hs，東握手端口ho，北握手端口hn。每一握手端口控制數(shù)據(jù)在相應的通信總線上傳遞，即西通信總線Vw，南通信總線Vs，東通信總線Vo，北通信總線Vn。經(jīng)由與通信總線平行的控制線(沒有在圖2中示出)，兩個握手端口交換用于握手處理的控制信號。以一種握手協(xié)議實施。
每一單元ZP的實際信號處理部分(即單元核)由環(huán)形總線系統(tǒng)圍繞(至少圍繞一部分)。環(huán)形總線系統(tǒng)由一條Ax-源總線Ax，一條Bx-源總線Bx，一條Cx-結果總線Cx構成，每一條總線為12位總線。每一個握手端口有3個12位數(shù)據(jù)輸入端分別用于Ax-Bx-和Cx-環(huán)形總線，以及兩個12位數(shù)據(jù)輸出端分別用于Ax-，Bx-環(huán)形總線。數(shù)據(jù)輸出由握手端口內的先進先出存儲器(FIFO)送入。握手端口的Ax-和Bx-輸入與一通道延遲裝置Pd相連，它將信號延遲一給定的時間。如同后面將要說明的那樣，這一延遲遵循一特定要求。這一要求為，通過環(huán)形總線傳遞的數(shù)據(jù)，在握手端口上出現(xiàn)的時間不得早于第一個路徑單元核的數(shù)據(jù)。以這種方法，達到外部存取數(shù)據(jù)的同時性。它獨立于在元核中的各目的處理。從單元核而來的數(shù)據(jù)送到Cx-結果總線Cx上。從這里將此數(shù)據(jù)傳遞到一個握手端口。由于這個數(shù)據(jù)不需要再延遲，它被直接傳遞到位于握手端口中的序貫電路SU上。實施了這一握手通信協(xié)議，序貫電路SU即可以傳遞從Ax或Bx-源總線來的延遲了的信號，也可以來自Cx-結果總線的未延遲信號經(jīng)通信總線傳遞到相鄰的單元。將收到的信號通過相應的通信總線，按照握手通信協(xié)議傳遞到序貫電路SU，并且裝入到FIFOfi中進行緩存。從這里，如上所述，它即可送到Ax-，也可送到Bx-源總線。
單元ZP中的控制單元。按照存儲在程序存儲器Pm中的指令組i控制上述及進一步的操作。為清楚起見，圖2中僅顯示了數(shù)據(jù)鏈，它們經(jīng)常以多位總線的形式實施，而沒有給出控制線。由于所有的握手端口是一樣的，這里僅給出西握手端口hw中內部數(shù)據(jù)路徑的細節(jié)。
環(huán)形總線系統(tǒng)允許一個單元內不同握手端口之間非常靈活地交換數(shù)據(jù)。例如，可以在環(huán)形總線Ax，Bx，Cx上傳遞三個獨立的數(shù)據(jù)流，源總線Ax，Bx正在從各一端輸入，而結果總線Cx可以一次輸入到四個端口。
除了環(huán)形總線系統(tǒng)之外，單元ZP包括一個用于內部信號處理目的的核心總線系統(tǒng)。這一總線系統(tǒng)由A-源總線A，B-源總線B，及C-結果總線C構成。Ax-源總線和Bx-源總線經(jīng)由A-總線寄存器ba和B-總線寄存器bb向相應的A-和B-源總線A，B輸入。同樣地，C-結果總線C經(jīng)由C-總線寄存器bc向Cx-結果總線Cx輸入。這些總線寄存器將核心總線系統(tǒng)與環(huán)形總線系統(tǒng)解耦，并且還允許數(shù)據(jù)字存在其中，直到新的數(shù)據(jù)字將它們復蓋。在由另一個訪問握手端口讀操作的復蓋那些數(shù)據(jù)之前，單元核心的信號處理電路都可以使用那些由握手端口讀出的并暫存在總線寄存器ba，bb中的數(shù)據(jù)字。
在單元核心的信號處理由累積乘法器(＝MAC)ma和算術/邏輯單元(＝ALU)al運算。累積乘法器的輸入端連接到A-和B-源總線A，B其輸出端連接到C-結果總線C。算術/邏輯單元(＝ALU)還具有移位及循環(huán)移位功能，它與通向A-和B-源總線A，B相接，并且其輸出端與經(jīng)由ALU延遲單元ad與C-結果總線C相接。
快速數(shù)據(jù)緩存發(fā)生在寄存器單元rf之中，那里有，例如，16個可選擇存取寄存器單元ro，……，r15。對于快速存取，這個寄存器可同時通過A-輸出和B-輸出讀出及通過Q-輸入或R-輸入寫入。因此，寄存器單元rf適用于單元中的三地址處理，它在時鐘Cl的每一周期內組合兩個操作數(shù)并存儲一個結果。寄存器單元rf的R-輸入僅由C-結果總線C裝入，而Q-輸入既可由A-源總線A裝入，也可由B-源總線B裝入。
由于MAC ma的流水線深度大于ALUal的流水線深度，因此ALU延遲期ad的延遲產(chǎn)生了時間補償。對于那些使用以前的操作結果作為輸入的操作來說-這些也被稱作級聯(lián)操作-ALUal的輸出D被直接反饋到ALU的一個輸入。在圖2中，這是AALUal的輸入。使用這種直接反饋路徑，最大限度地減小了ALU延遲期ad的等待時間。
存儲在程序存儲器Pm中的指令組i也可含有常數(shù)k，它由常數(shù)輸出k輸出到A-源總線A或B-源總線B。
圖3顯示了兩路數(shù)據(jù)傳遞裝置的部分方框圖。如上所述它也被稱作握手端口。為了清楚起見，僅顯示出數(shù)據(jù)在一個方向上傳輸所必需的那一部分電路。對于雙向數(shù)據(jù)傳遞，每一個握手端口含有數(shù)據(jù)發(fā)送器Se和數(shù)據(jù)接受器em。必須認為門tr是源序貫電路SU1的一個組成部分。它緩存了數(shù)據(jù)字dat。此數(shù)據(jù)字是要經(jīng)由數(shù)據(jù)總線ddb被傳遞到數(shù)據(jù)接受器em的。
在數(shù)據(jù)接收器em中的接收握手端口包括FIFO存儲器fi和接收點序貫電路SU2。數(shù)據(jù)發(fā)送器Se包括數(shù)據(jù)源dq，它由第一時鐘信號CL1計時，并且可以做為單元核中的一個數(shù)據(jù)源，(僅作例子)。在數(shù)據(jù)接收器em中相應的裝置為數(shù)據(jù)接收點ds，它由第二個時鐘信號CL2控制。并且是，例如，在接收單元核中的一個數(shù)據(jù)接收點。兩個時鐘CL1，CL2，具有同樣的頻率，但是它們的相位可能由于不同的延遲而不同，參照圖4。
即使由于兩個時鐘延遲不同的時間量，或即使它們頻率不一樣，上述異步握手通信協(xié)議也能保證正確的數(shù)據(jù)傳遞。現(xiàn)在參照時序圖，圖4，來說明操作序列。
如果數(shù)據(jù)發(fā)送器se要發(fā)送一個數(shù)據(jù)字dat，它要在時刻1時向接收點序貫電路SU2送出一個請求信號req。只要在從存儲器序貫電路而來的確認信號ack沒有置位時，才可送出請求信號。一確認信號沒有置位，表明數(shù)據(jù)接受器em已準備好接受一個數(shù)據(jù)字。一數(shù)據(jù)字dat的接受是在時刻2，通過置位一個確認信號ack，向源序貫電路SU1發(fā)出信號的。在信號字dat被真正接受前，不發(fā)送這一信號。數(shù)據(jù)信號dat必須在請求信號req開始的達到它的穩(wěn)定狀態(tài)。
源序貫電路SU1通過在時刻3時復位請求信號req來確認收到了確認信號。同時，也可取消數(shù)據(jù)字3。在時刻4時，通過復位確認信號ack向源序貫電路SU1發(fā)出信號表示接收點序貫電路SU2，已經(jīng)做好接受新數(shù)據(jù)字dat的準備。這表明在FIFO存儲器fi中至少有一個單元是空的。新的數(shù)據(jù)傳送最早可在時刻5啟動。這樣，整個字的傳遞可在一個時鐘周期內以異步的方式進行。
請求信號以及確認信號的發(fā)出和取消是與從數(shù)據(jù)發(fā)送器se和數(shù)據(jù)接收器em來的狀態(tài)信號邏輯地組合在一起的。例如，僅在源狀態(tài)信號sq發(fā)出表明數(shù)據(jù)源dq已經(jīng)產(chǎn)生了一個新的數(shù)據(jù)字dat的信號時，才發(fā)出請求信號req。在接收方，確認信號ack的置位跟在請求信號req置位以后。如果第一接收點狀態(tài)信號sv表明在FIFO存儲器fi中至少有一個單元有空，則確認信號才被取消。在數(shù)據(jù)發(fā)送器se中確認信號的取消之后。取消請求信號req的。如果沒有取消確認信號的話，源序貫電路SU1不能啟動傳遞新的數(shù)據(jù)字。
為使數(shù)據(jù)傳遞在一個時鐘期內能夠完成，握手通信協(xié)議的所有四個階段必須在一個時鐘周期內實施。這一點可利用現(xiàn)有的任何高頻率時鐘以異步方式或以同步方式完成。通過鎖定握手通信協(xié)議的單個階段，在任何情況下均能正確地傳遞數(shù)據(jù)。
很明顯，就平均數(shù)而言，如果數(shù)據(jù)接收器em接受的數(shù)據(jù)與數(shù)據(jù)發(fā)送器se產(chǎn)生的數(shù)據(jù)一樣多，那么大規(guī)模FIFO存儲器fi就能進行大量的獨立信號交換。如果這一點不再保證，那么既有可能丟掉在數(shù)據(jù)源dq中的數(shù)據(jù)，也有可能數(shù)據(jù)接收點ds從空的FIFO存儲器fi單元中讀數(shù)。通過插入nop(空操作)指令可以在程序中避免這種必須避免的情況。然而，這就要求精確地監(jiān)視在陣列處理器中單個的信號路徑的運行次數(shù)，并且使得編制程序極其困難。
因此，依據(jù)本發(fā)明的一個特殊的優(yōu)點，序貫電路SU1，SU2自動地保證了程序員不必照看單個數(shù)據(jù)路徑的邏輯同步。例如，從源序貫電路SU1來的源截斷信號St1將(如果確認信號ack發(fā)出數(shù)據(jù)接收器em沒有準備好接受數(shù)據(jù)的信號時，將截斷信號st，發(fā)出)截斷數(shù)據(jù)源dq和門tr。另一方面，如果從FIFO存儲器fi來的第二狀態(tài)信號sL表示那里所有的單元都是空的，那么在數(shù)據(jù)接受器em中的數(shù)據(jù)存儲器ds將被從存儲器序貫電路SU2來的接收點截斷信號st2阻塞住。只要截斷還有效，相應單元的狀態(tài)保持“凍結”狀態(tài);更具體地數(shù)據(jù)之間的時間關系將被保持住。單元狀態(tài)的“凍結”需要增加單元zp中電路的數(shù)量，然而，由于增加了編程便利性使之具有充分的理由來這樣做。
使用上述的握手控制，數(shù)據(jù)可步地從握手端口傳遞到握手端口口。握手通信協(xié)議的暫時實施在細節(jié)上是高度可變的，因此即使是非常大的不同延遲-例如-越過芯片邊界的-都能考慮進行。
圖5中方框圖所示累積乘法器(＝MAC)由一個并行乘法器mp構成，它的A-和B-輸入，每一個，例如，具有12位。并行乘法器mp的帶符號的輸出信號被加到加法器add的一個輸入端，它的另外一個輸入由累加寄存器ar(它的輸入與加法器add的輸出相連接)的輸出信號提供。在圖5ho實施例中，累加寄存器ar有29位的存儲器容量。累加寄存器ar的五個附加位代表在二個12位數(shù)相乘時最大可能的累加范圍。在二進制補碼表示時，它們也包括符號位。
加法器add還傳遞兩個附加信號，一個是溢出信號V，它表明運算超出了事先定好的數(shù)的范圍，另一個是符號信號N，它表明相加的結果為負數(shù)。
可將累加寄存器的內容以三種不同方式裝入C-結果總線C。例如，如果C-結果總線的寬度僅有12位，那么，當然在這條總線上最多只能裝入12位。一種可能的方法是相繼地讀出寄存器內容，即第一次讀出最高的12位作為高位區(qū)域hi，然后緊接著的12個低位作為低位區(qū)域Lo。對累加寄存器中最低的五位不加考慮。第二種可能的方法為從中間區(qū)域里讀出12位，例如從占據(jù)寄存器11，到22位中讀出。如果相乘的結果基本保存在這一中間區(qū)域mid中那么對這一區(qū)域進行進一步的處理是適當?shù)?。這一點也應用于數(shù)值從-1到+1范圍之間的定點操作數(shù)乘法運算。然而，任何中間范圍的剩余數(shù)，即使這個中間區(qū)域mid通過一個極限器Li，極限器Li可以通過程序激活并保存數(shù)值范圍的上限和下限數(shù)據(jù)法，也不會使結果產(chǎn)生干擾性跳躍。
圖6的方框圖，表示了算術/邏輯單元(＝ALU)aL。它的兩個12位輸入A，B分別連接到A-源總線，和B-源總線。數(shù)據(jù)輸出D也有12位，它提供ALU的結果daL，并反饋到第二ALU輸入。使用這一數(shù)據(jù)反饋，可以進行包括進位信號在內的(如果需要)級聯(lián)移位和循環(huán)功能除去傳遞ALU結果daL，ALU還作為附加狀態(tài)信號。提供下列狀態(tài)信號溢出信號V，在溢出發(fā)生時，符號信號N，在結果為負時;零信號Z，在結果為零時;和進位信號Cr。
圖7，圖示了指令組i的格式(它含有，例如48位)。作為一個程序步驟，將它輸入。第一個區(qū)域含有用于控制單元st的編碼指令作為操作碼OC。第二個區(qū)域含有一條件碼se，它寫入單元核及握手通信端口的狀態(tài)信號。第三個區(qū)域含有一分支地址bra，它依照狀態(tài)碼sc和單元核及握手通信協(xié)議的現(xiàn)行狀態(tài)指定含在程序存儲器pm中的程序序列。這兩個區(qū)域，(它們至少含有12位)也可以不用來存儲條件碼sc和分支地址bra，而用來存一常數(shù)k，它通過常數(shù)輸出k，如上所述，裝到A-或B-源總線A，B。在第四和第五個區(qū)域，分別確定環(huán)形總線系統(tǒng)的A-和B-源總線地址Aa，Ba。經(jīng)過一個時鐘周期的延遲，這些地址也應用于核心總線系統(tǒng)。用于這一目的數(shù)據(jù)源是，例如，握手通信端口hn，ho，hs，hn中的一個，寄存器單元ro，……r15，中的一個，ALUal，常數(shù)k，或總線寄存器ba，bb中的一個。這個源的定義后跟著5個區(qū)域，它們決定了數(shù)據(jù)向何處裝入。因此，它們含有接收點地址。在第六個區(qū)域，第一接收點地址ra指明，C-結果總線C必須向寄存器單元ro，……，r15中的哪一個裝入。第七，第八，第九和第十個區(qū)域含有第二接收點地址，它們?yōu)橄鄳匾砸x擇的握手端口地址形式Oa，Na，Wa，Sa表示，它們決定了數(shù)據(jù)傳送到相鄰的單元。
每一個這樣的區(qū)域含有兩位，以指明，數(shù)據(jù)從環(huán)形總線系統(tǒng)中的三條總線中的哪一條之中產(chǎn)生，或端口是否保持“沉默”，即完全不傳送數(shù)據(jù)。此種狀態(tài)與空操作指令一致。
第十一個區(qū)域含有一個C-源地址Ca，它決定了要聯(lián)接到C-結果總線C上的單元一核心電路。第十二個區(qū)域含有寄存器輸入地址Ra，它決定了在第六個區(qū)域中尋址了的寄存器單元ro，……，r15是經(jīng)由Q-還是R-輸入寫入。
權利要求
1.陣列處理器，具有多個相同的單元，它們由同一個時鐘信號驅動，位于假想的兩維正交網(wǎng)格的結點上，并經(jīng)由四條通信總線與東、西、南、北相鄰的單元處理器異步地交換數(shù)據(jù)，每一個單元處理器包括至少一個算術/邏輯單元(=ALU)，一個移位器和一個數(shù)據(jù)存儲器，用于數(shù)據(jù)處理之目的，其特征在于--陣列處理器(ap)的所有單元都集成在一塊單獨芯片上；--陣列處理器(ap)是多指令，多數(shù)據(jù)流處理器(=MIMD處理器)，在其中，每一單元都單獨可編程；--陣列處理器(ap)的四個邊緣區(qū)域，每一個都包括一個電子總線開關(bs)，它可將一個相鄰單元處理器(zp)的相應通信總線(Ww，Vo，Vs，Vn)，有選擇地接到與各邊緣區(qū)域對應的外部輸入和輸出端(Ci，Co)，通過它們，可同時送入或送出多位數(shù)據(jù)；--芯片上的所有單元(zp)由共同的時鐘信號(cl)驅動，并且--每一個單元(zp)含有下列分電路--環(huán)形總線系統(tǒng)，由一條Ax-源總線(Ax)，一條Bx-源總線(Bx)，和一條Cx一結果總線(Cx)組成，至少部分地環(huán)繞單元核心；--兩路數(shù)據(jù)傳遞裝置(=握手端口)(hw，ho，hs，hn)，它們可在每一個時鐘周期內，經(jīng)由兩條數(shù)據(jù)路徑傳遞新的數(shù)據(jù)，將環(huán)形總線系統(tǒng)連接到東(Vo)，西(Vw)，南(Vs)，北(Vn)四條通信總線上，含有供發(fā)送數(shù)據(jù)用的先進先出存儲器(=FIFOs)(fi)，并且具有阻塞裝置，在FIFO空，或滿時相應地中斷接收或發(fā)送單元的信號處理，在這等待狀態(tài)期間，單元處于凍結狀態(tài)；--核心總線系統(tǒng)由A-源總線(A)，B-源總線(B)，和C-結果總線(C)構成，並經(jīng)由A-，B-，C-總線寄存器(ba，bb，bc)連接到環(huán)形總線系統(tǒng)上；--寄存器單元(rf)具有連接到核心總線系統(tǒng)上的輸入和輸出端；--算術/邏輯單元(=ALU)(al)(也執(zhí)行移位和循環(huán)功能)其輸入端連接到A-和B-源總線(A，B)上，且其輸出端通過ALU延遲器(ad)連接到C-結果總線(c)上；--累積乘法器(=MAC)(ma)，其輸入端連接到A-，和B-源總線(A，B)上，且其輸出端連接到C-結果總線(C)；--程序存貯器(Pm)，經(jīng)由一編程總線(Pb)(所有的單元(st)，用于控制單元(2P)內的數(shù)據(jù)處理，上述控制單元被裝入程序存貯器(Pn)存貯的數(shù)據(jù)和單元(2P)分電路產(chǎn)生的狀態(tài)信號。
2.權利要求1中所述陣列處理器，其特征為延遲器(ad)的延遲，包括ALU(aj)中的傳播延遲，等于累積乘法器(ma)中的傳播延遲。
3.權利要求2中所述陣列處理器，其特征為在單元(2P)之內，從數(shù)據(jù)發(fā)送握手端口(hw，ho，hs，hn)經(jīng)由環(huán)形總線系統(tǒng)到另一個數(shù)據(jù)接受握手端口的信號路徑延遲等于從一個握手端口，經(jīng)過單元核心到另一個握手端口的信號延遲，通過使用包括在上述數(shù)據(jù)接受握手端口之中的延遲器(pd)達到上述目的。
4.權利要求1中的陣列處理器，其特征為累積乘法器(＝MAC)ma包含有下列分電路-并行乘法器，使用流水線作業(yè)，并具有通過加法器(add)將它的輸出加到累加寄存器，其內容反饋到加法器(add)的另一個輸入上。-加法器(add)進一步提供一個溢出信號(V)和符號信號(N)，并且存在累加寄存器中的數(shù)據(jù)字被分成三個重合的區(qū)域，以進行進一步的處理，這三部分有選擇地可連接到C-結果總線(C)上，分別為-高位區(qū)域(hi)覆蓋最高的位，-低位區(qū)域(Lo)，復蓋相鄰的低位-中間區(qū)域(mid)，復蓋貫穿的中間區(qū)域的位，上邊所說中間區(qū)域可在固定的上下限內由限制器(Li)可選擇地限定。
5.權利要求1中的陣列處理器，其特征為-ALU(al)提供一個溢出信號(V)，符號信號(N)，零信號(Z)，和一個進位信號(Cr)，以及-為了級聯(lián)的功能，ALU(al)的輸出數(shù)據(jù)(D)直接經(jīng)由數(shù)數(shù)據(jù)路徑，反饋到ALU(al)的兩個輸入端中的一個。
6.權利要求1中的陣列處理器，特點為-可以同時從寄存器單元讀出(徑由A-輸出和B-輸出)和寫入(徑由Q-輸入或R-輸入)，-A-和B-輸出相應地接到A-和B-源總線，-Q-輸入既可從A-也可從B-源總線輸入，以及-R-輸入從C-結果總線(C)輸入。
7.權利要求1中所述陣列處理器，其特征為存儲在程序存儲器(pm)中的指令組(i)包括常數(shù)(k)，通過常數(shù)輸出(k)，即可將它們置于A-也可置于B-總線(A，B)。
8.權利要求1中的陣列處理器，其特征為程序存儲器存有指令組(i)它們的格式由下列各部分構成-操作碼(oc)，-條件碼(sc)，它包括作為分支條件的各個狀態(tài)信號所要求的狀態(tài)，-分支地址(bra)，-A-源地址(Aa)，用于A-和Ax-源總線(A，Ax)B-源地址(Ba)，用于B-和Bx-源總線(B，Bx)，以握手端口(hw，ho，hs，hn)中的一個，寄存器單元(ro，……，R15)中的一個ALU(al)，常數(shù)(k)，或總線寄存器(ba，bb)中的一個做為數(shù)據(jù)源，-第一接收點地址(ra)，為此目的指令存儲器單元(ro，……，r15)中的一個，-附加接收點地址(Oa，Na，Wa，Sa)，它們決定數(shù)據(jù)傳遞到相鄰的單元，-C-源地址(Ca)，指定了要連接到C-結果總線(C)上的單元核心電路，以及-寄存器輸入地址(Ra)，決定尋址了的寄存器單元(ro……，r15)是否必須經(jīng)由Q-或R-輸入端寫入。
9.權利要求8中的陣列處理器，其特征為在指令組(i)中含有常數(shù)k，替代條件碼(sc)，和分支地址(bra)
10.權利要求1中的陣列處理器，其特征為時鐘信號到各個單元(zp)的路由以H樹(h)在芯片上布線。
全文摘要
此處揭示的用于實時信號處理的MIMO(＝多指令，多數(shù)據(jù)流)陣列處理器(ap)，由單元(zp)的一個兩維陣列組成。單元處理器(zp)的體系結構允許執(zhí)行三地址指令。每一個單元包括一個累積乘法器(ma)，一個算術/邏輯單元(al)，和一個多端口寄存器單元(rf)。單元(zp)內的數(shù)據(jù)流通借助于環(huán)形總線系統(tǒng)和核心總線系統(tǒng)控制。超出單元范圍的數(shù)據(jù)傳遞采用握手通信協(xié)議方式完成。當數(shù)據(jù)緩存器充滿或空著時，相應的數(shù)據(jù)發(fā)送或數(shù)據(jù)接受單元(zp)自動截斷。
文檔編號G06F15/80GK1051995SQ9010926
公開日1991年6月5日 申請日期1990年11月20日 優(yōu)先權日1989年11月21日
發(fā)明者烏爾里?！な┟芴? 克努特·喀薩爾 申請人:德國Itt工業(yè)股份有限公司