專利名稱：使用地址位移機(jī)制以增加所支持的高速緩沖存儲(chǔ)器容量的微計(jì)算機(jī)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及微計(jì)算機(jī)系統(tǒng)，特別涉及使用一個(gè)具有82385高速緩沖存儲(chǔ)器控制器的高速緩沖存儲(chǔ)器子系統(tǒng)的微計(jì)算機(jī)系統(tǒng)，該高速緩沖存儲(chǔ)器子系統(tǒng)至少包括64KB高速緩沖存儲(chǔ)器。
本申請(qǐng)與下列共同未決的申請(qǐng)相關(guān)，並已全部轉(zhuǎn)讓給本發(fā)明的受讓人。
美國(guó)專利申請(qǐng)?zhí)?98，893“使用82385高速緩沖存儲(chǔ)器控制器選擇性地指派寫周期的方法與裝置”，1988年5月26日以拉爾夫M.貝根(RalphM.Begun)，派脫里克M.布蘭特(PatrickM.Bland)和馬克E.迪安(MarkE.Dean)的名義提出;
美國(guó)專利申請(qǐng)?zhí)?98，895“在具有仲裁的80386/82385微計(jì)算機(jī)系統(tǒng)中運(yùn)行的80386的系統(tǒng)總線爭(zhēng)用”，1988年5月26日以派脫里克M.布蘭特，馬克E.迪安和菲利浦E.米靈(PhilipE.Milling)的名義提出;
美國(guó)專利申請(qǐng)?zhí)?98，894“采用80386微處理器與82385高速緩沖存儲(chǔ)器控制器動(dòng)態(tài)確定總線大小的微計(jì)算機(jī)系統(tǒng)中的流水作業(yè)操作控制”，1988年5月26日以派脫里克M.布蘭特，拉爾夫M.貝根和馬克E.迪安的名義提出;以及美國(guó)專利號(hào)198，890“在具有80386與82385的雙總線微計(jì)算機(jī)系統(tǒng)中的延遲高速緩沖存儲(chǔ)器寫啟動(dòng)電路”，1988年5月26日以拉爾未M.貝根，派脫克M.布蘭特和馬克E.迪安的名義提出。
上述公開在此引用作為對(duì)比文件。
在微計(jì)算機(jī)系統(tǒng)中使用高速緩沖存儲(chǔ)器子系統(tǒng)引發(fā)了若干吸引人的操作優(yōu)點(diǎn)。由于這些從使用高速緩沖存儲(chǔ)器子系統(tǒng)引發(fā)的優(yōu)點(diǎn)部分地取決于高速緩沖存儲(chǔ)器的大小，使產(chǎn)生了增加高速緩沖存儲(chǔ)器大小的愿望。使用高速緩沖存儲(chǔ)器子系統(tǒng)的微計(jì)算機(jī)系統(tǒng)實(shí)際上是雙總線微計(jì)算機(jī)系統(tǒng)。CPU與高速緩沖存儲(chǔ)器子系統(tǒng)是通過可稱為CPU本地總線相連接的。與CPU本地總線相分離的是一條系統(tǒng)總線，在這上面可以連接其它設(shè)備(I/O設(shè)備，增加的存儲(chǔ)器等)。高速緩沖存儲(chǔ)器子系統(tǒng)的存在，在一定程序上緩和了系統(tǒng)總線的任何讀存儲(chǔ)器訪問，以至所尋找的信息也同時(shí)可在高速緩沖存儲(chǔ)器子系統(tǒng)中找到。由于並非所有要求的信息都可在高速緩沖存儲(chǔ)器子系統(tǒng)中找到，而寫操作又通常既指向高速緩沖存儲(chǔ)器子系統(tǒng)又指向存儲(chǔ)器，所以在系統(tǒng)總線與CPU本地總線之間必須有某種連接。
將來自存儲(chǔ)器設(shè)備的數(shù)據(jù)進(jìn)行高速緩沖存儲(chǔ)以支持來自一臺(tái)給定的CPU的快速訪問時(shí)間，並不是一個(gè)新概念。許多包含第一與第二級(jí)高速緩沖存儲(chǔ)器的系統(tǒng)已經(jīng)開發(fā)並上市。由于CPU時(shí)鐘速度不斷增加，這又不斷地減小最小周期時(shí)間，正在為個(gè)人計(jì)算機(jī)系統(tǒng)研究高速緩沖存儲(chǔ)器，以最大限度地提高它們的性能。許多公司(英特爾、日立、日本電氣、東芝等)正在研制並出售高速緩沖存儲(chǔ)器控制器片及子系統(tǒng)。大多數(shù)因受可利用又標(biāo)記隨機(jī)存儲(chǔ)器的數(shù)量的限制，而只能支持最多32KB的高速緩沖存儲(chǔ)數(shù)據(jù)隨機(jī)訪問存儲(chǔ)器(RAM)。
雙總線微計(jì)算機(jī)中流行的一類包含82385高速緩沖存儲(chǔ)器控制器。制造廠商所出售的高速緩沖存儲(chǔ)器控制器僅限于控制最多32KB的高速緩沖存儲(chǔ)器。提高這種微計(jì)算機(jī)系統(tǒng)中的高速緩沖存儲(chǔ)器的容量到32KB以上是大家所希望的。82385的規(guī)格與功能，說明可以在英特爾“微處理器與外部設(shè)備手冊(cè)”與“82385高性能32位高速緩沖存儲(chǔ)器控制器”(1987)中查到。也可參看英特爾的“80386概論”與80386硬件參考手冊(cè)(1886)。
因此，本發(fā)明的一個(gè)主要目的是提供一個(gè)使用82385高速緩沖存儲(chǔ)器控制器的雙總線微計(jì)算機(jī)系統(tǒng)，其中，高速緩沖存儲(chǔ)器超過32KB。另一個(gè)目的是當(dāng)高速緩沖存儲(chǔ)器控制器本身無法支持這些增加的高速緩沖存儲(chǔ)器容量時(shí)，提供裝置以增加所支持的高速緩沖存儲(chǔ)器。
如下文將要描述的，本發(fā)明提供一種體系結(jié)構(gòu)與/或一種方法，用于將一個(gè)82385高速緩沖存儲(chǔ)器控制器所能支持的高速緩沖隨機(jī)訪問存儲(chǔ)器提高到至少64KB。這一體系結(jié)構(gòu)也能用于任何設(shè)計(jì)成支持一定量的高速緩沖隨機(jī)訪問存儲(chǔ)器的高速緩沖存儲(chǔ)器控制器，並提供至少將該高速緩沖隨機(jī)訪問存儲(chǔ)器加倍的能力。這里所描述的增加或加倍高速緩沖隨機(jī)訪問存儲(chǔ)器的技術(shù)，並不需要額外的標(biāo)記隨機(jī)訪問存儲(chǔ)器而只需要最少量的附加支持邏輯。
82385內(nèi)部包括四個(gè)部件，82385包括一個(gè)與微計(jì)算機(jī)系統(tǒng)總線接口的82385本地總線接口，一個(gè)與80386控制總線接口的處理器接口;一個(gè)具有來自80386地址總線及“窺探(Snoop)”總線的輸入端的高速緩沖存儲(chǔ)器目錄;以及最后，實(shí)際上控制該高速緩沖存儲(chǔ)器的一個(gè)高速緩沖存儲(chǔ)器控制。由于高速緩沖存儲(chǔ)器對(duì)于82385是外部的，物理地改變高速緩沖存儲(chǔ)器的大小只受高速緩沖存儲(chǔ)器目錄的組織的禁止，該目錄對(duì)82385是內(nèi)部的，因而是不能改變的。
高速緩沖存儲(chǔ)器內(nèi)部目錄提供1024個(gè)標(biāo)志的空間。在一個(gè)32KB的高速緩沖存儲(chǔ)器中，每一個(gè)標(biāo)記表示32字節(jié)。由于數(shù)據(jù)總線是32位的，單一的一次主存儲(chǔ)器引用能夠(並且事實(shí)上)訪問不是一個(gè)字節(jié)而是四個(gè)字節(jié);所訪問的四個(gè)字節(jié)稱作一線。因而，每一個(gè)標(biāo)記表示八線。由于高速緩沖存儲(chǔ)器目錄是在高速緩沖存儲(chǔ)器控制器內(nèi)部，因而是不能改變的;按照本發(fā)明，高速緩沖存儲(chǔ)器容量是以增加線的大小來增加的。在一個(gè)較佳實(shí)施例中，線的大小從四字節(jié)加倍到八字節(jié)，即64位。加倍線的大小以后，標(biāo)記仍然表示八線，但是每線是八字節(jié)，而不是四字節(jié)。
因?yàn)闃?biāo)記目錄容量不能增加，所以每一標(biāo)記必須表示64字節(jié)，而不是32字節(jié)。這是通過將標(biāo)記組織中的地址線的有效位移位一位完成的。
在制造廠商的文檔中，地址總線線是以連接到CPU上的對(duì)應(yīng)地址輸出腳來進(jìn)行描述的。地址線是連接到高速緩沖存儲(chǔ)器控制器的對(duì)應(yīng)地址輸入腳上的，以這種方式CPU的一個(gè)地址輸出腳被連接到高速緩沖存儲(chǔ)器控制器的對(duì)應(yīng)地址輸入腳上。為了精確地描述本發(fā)明，由于地址線的移位，將使用不同的術(shù)語。更具體地，CPU的地址輸出腳將用前綴“A”來標(biāo)識(shí)，地址總線的對(duì)應(yīng)地址線帶有相同的參照字符(這是約定的)。而高速緩沖存儲(chǔ)器控制器的地址輸入腳則以“CC”前綴來標(biāo)識(shí)。系統(tǒng)總線地址線以“BA”前綴標(biāo)識(shí)且系統(tǒng)總線數(shù)據(jù)線以“BD”前綴標(biāo)識(shí)。
更具體地說，來自80386的地址腳A3-A30連接到82385中的地址腳CCA2-CCA29(82385的地址輸入端CCA30接地而80386的地址輸出端CCA31連接到82385的輸入端A31)。同時(shí)，64KB高速緩沖存儲(chǔ)器的線大小從四字節(jié)增加到八字節(jié)。給定了單個(gè)讀周期的容量32位(在一臺(tái)80386/82385機(jī)器中)，產(chǎn)生了為每一次讀未命中建立一個(gè)額外的讀周期的要求。需要這一額外的讀周期來維護(hù)80386對(duì)系統(tǒng)的接口。換言之，80386與82385是設(shè)計(jì)成每一次讀未命中周期訪問一條線。因?yàn)樾戮€是八字節(jié)(不是四字節(jié))，為了維護(hù)這一接口，某些改變是必要的。起作用的改變是生成一個(gè)第二讀周期(對(duì)于82385與80386都是透明的)，來訪問該線上的第二個(gè)四字節(jié)。第一個(gè)讀周期抽取新線大小的一半(四字節(jié))，而第二個(gè)讀周期抽取該新線大小的另外四字節(jié)(剩下的32位)。在這兩個(gè)讀周期中的一個(gè)中，由增加的邏輯電路生成一個(gè)地址，該地址不是CPU所供給的。更具體地，地址線A1(來自80386)被反轉(zhuǎn)並用于取存儲(chǔ)在高速緩沖隨機(jī)存儲(chǔ)器中的一個(gè)初始的四個(gè)字節(jié)。此后，線A2(未反轉(zhuǎn)的)再度傳遞給系統(tǒng)，以尋址第二個(gè)32位的群。在該第二讀周期中讀出的數(shù)據(jù)被提供給處理器，並且也存儲(chǔ)在高速緩沖隨機(jī)存儲(chǔ)器中。這個(gè)第二周期是以生成另外一個(gè)地址選通信號(hào)(/MISS1)來建立的。系統(tǒng)總線接口單元(微通道(TM)或其他系統(tǒng)總線)和本地總線存儲(chǔ)器接口將/MISS1作為另一個(gè)/BADS信號(hào)使用(82385地址選通)。在系統(tǒng)接口看來，第二個(gè)周期像是一個(gè)流水線處理器周期。所以，/BADS或者/MISS1兩者都能啟動(dòng)一個(gè)總線周期。作為生成一個(gè)第二讀周期的替代，到存儲(chǔ)器設(shè)備的數(shù)據(jù)接口可以從32位增加到64位。然而這一替代會(huì)要求快速DRAM與SRAM，因?yàn)樾枰粋€(gè)額外的跨接緩沖器來將正確的數(shù)據(jù)選通到80386。這一變形能顯著地改進(jìn)82385高速緩沖存儲(chǔ)器接口上的性能。
此外，並根據(jù)一個(gè)較佳實(shí)施例，給82385與80386的就緒(READY)信號(hào)，一直保持激活到第二讀未命令中總線周期的結(jié)束。第一個(gè)32位(第一個(gè)讀周期)以觸發(fā)SRAMCS2片選存儲(chǔ)在高速緩沖隨機(jī)訪問存儲(chǔ)器中。這一信號(hào)被限制在一個(gè)激活的SRAM的高電平片選輸入上。SRAMCS2是常激活的，且在一個(gè)高速緩沖存儲(chǔ)器的第一讀周期或一個(gè)讀未命中的未尾變成不激活的。一個(gè)CLK2時(shí)鐘周期以后，它又變成激活的。
為了供給窺探(SNOOP)操作，窺探地址也必須移位一位。這是將系統(tǒng)總線地址信號(hào)BA3-BA23分別連接到82385窺探地址端SA2-SA22上來實(shí)現(xiàn)的。信號(hào)ADRNABLE連接到82385窺探地址信號(hào)SA23。對(duì)于所有小于16兆字節(jié)的窺探地址ADRNABLE都是低電平，而對(duì)于所有大于等于16兆字節(jié)的窺探地址，是高電平。這使得高速緩沖存儲(chǔ)器無效周期對(duì)于適用24位尋址或32位尋址的系統(tǒng)主機(jī)都能夠正常工作。使用ADRNABLE作為一個(gè)窺探地址，的確將最大可窺探存儲(chǔ)器空間限制到32兆字節(jié)。因?yàn)橹或?qū)動(dòng)24位地址的系統(tǒng)主機(jī)並不驅(qū)動(dòng)SA24-SA31，它將限制可窺探地址空間在16兆字節(jié)上，所以ADRNABLE有必要作為對(duì)82385的一個(gè)輸入。82385上這些輸入端(SA24-SA31)接地(或者低電平)。
CPU地址輸出與高速緩沖存儲(chǔ)器控制器之間的關(guān)系的位移技術(shù)，可用于為82385以外的高速緩沖存儲(chǔ)器控制器，增加所支持的高速緩沖存儲(chǔ)器容量，也是明顯的。
從而，相對(duì)于一個(gè)方面而言，本發(fā)明提供一個(gè)多總線微計(jì)算機(jī)系統(tǒng)包括靠一條CPU本地總線連接在一起的一臺(tái)CPU及一個(gè)高速緩沖存儲(chǔ)器子系統(tǒng)，所述高速緩沖存儲(chǔ)器子系統(tǒng)包括一個(gè)高速緩沖存儲(chǔ)器控制器與一個(gè)高速緩沖存儲(chǔ)器;一個(gè)系統(tǒng)總線裝置將所述高速緩沖存儲(chǔ)器控制器連接到一個(gè)隨機(jī)訪問存儲(chǔ)器與多個(gè)可尋址的功能單元，其中所述CPU具有尋址輸出端，及所述高速緩沖存儲(chǔ)器控制器具有尋址輸入端，將所述CPU的一些尋址輸出端連接到所述高速緩沖存儲(chǔ)器控制器的某些所述尋址輸入端的裝置，從而使CPU尋址輸出端不連接到所述高速緩沖存儲(chǔ)器控制器的對(duì)應(yīng)尋址輸入端，以及將所述CPU的至少一個(gè)尋址輸出端連接到地址邏輯生成器裝置的裝置，該地址邏輯生成器裝置是用于向所述隨機(jī)訪問存儲(chǔ)器生成不是所述CPU所生成的尋址輸入的。
按照本發(fā)明的一個(gè)具體實(shí)施例，CPU尋址輸出端A3-A30被連接到高速緩沖存儲(chǔ)器控制器的尋址輸入端A2-A29，而CPU尋址輸出端A2則連接到地址邏輯生成器裝置。
在根據(jù)本發(fā)明的一個(gè)具體實(shí)施例中，82385高速緩沖存儲(chǔ)器控制器和按照本發(fā)明所增加的邏輯電路，提供了一個(gè)支持64KB高速緩沖存儲(chǔ)器的系統(tǒng)。


圖1是應(yīng)用本發(fā)明的一個(gè)典型的微計(jì)算機(jī)系統(tǒng)的一個(gè)總體三維視圖;
圖2是應(yīng)用本發(fā)明的一個(gè)典型的微計(jì)算機(jī)系統(tǒng)的大多數(shù)部件的詳細(xì)方框圖;
圖3為展示一個(gè)高速緩沖存儲(chǔ)器控制器(例如82385)的內(nèi)部構(gòu)造的方框圖;
圖4示出了圖3中的高速緩沖存儲(chǔ)器目錄中的一個(gè)典型標(biāo)記寄存器的內(nèi)容，它是用于一種先有技術(shù)的直接映射高速緩沖存儲(chǔ)器組織的;
圖5示出了圖3的高速緩沖存儲(chǔ)器目錄中一個(gè)典型標(biāo)記寄存器的內(nèi)容，它是用于采用本發(fā)明時(shí)直接映射高速緩沖存儲(chǔ)器組織的;
圖6示出了圖3的高速緩沖存儲(chǔ)器目錄的目錄A與目錄B中典型標(biāo)記寄存器的內(nèi)容，它是用于一種先有技術(shù)兩路組合高速緩沖存儲(chǔ)器組織的;
圖7表示圖3的高速緩沖存儲(chǔ)器目錄的目錄A與目錄B中的典型標(biāo)記寄存器的內(nèi)容，它是用于采用本發(fā)明的兩路組合高速緩沖存儲(chǔ)器組織的;
圖8是圖2的部分詳細(xì)方框圖，示出CPU225，高速緩沖存儲(chǔ)器控制器260，高速緩沖存儲(chǔ)器255之間的互相連接，系統(tǒng)總線以及所增加的邏輯電路C1、C2與G1-G7;以及圖9是采用本發(fā)明的原理時(shí)CPU執(zhí)行三條存儲(chǔ)器讀命令的一個(gè)例子。
圖1示出了可以應(yīng)用本發(fā)明的一個(gè)典型微計(jì)算機(jī)系統(tǒng)。如圖所示，該微計(jì)算機(jī)系統(tǒng)10包括若干互連的部件。更具體地，一個(gè)系統(tǒng)單元30耦合于並驅(qū)動(dòng)一臺(tái)監(jiān)視器20(例如一臺(tái)普通的視頻顯示器)。該系統(tǒng)單元30同時(shí)耦合于輸入設(shè)備，例如一個(gè)鍵盤40與一個(gè)鼠標(biāo)50。一臺(tái)輸出設(shè)備，例如一臺(tái)打印機(jī)60也可以連接到系統(tǒng)單元30上。最后，系統(tǒng)單元30可能包括一個(gè)或多個(gè)磁盤驅(qū)動(dòng)器，例如磁盤驅(qū)動(dòng)器70。下面將要說明，系統(tǒng)單元30響應(yīng)輸入設(shè)備(例如鍵盤40與鼠標(biāo)50)以及輸入/輸出設(shè)備(例如磁盤驅(qū)動(dòng)器70)，提供信號(hào)來驅(qū)動(dòng)輸出設(shè)備(例如監(jiān)視器20與打印機(jī)60)。當(dāng)然，熟悉這一技術(shù)的人員知道，其他常用部件也可以連接到系統(tǒng)單元30，與之進(jìn)行交互作用。按照本發(fā)明，微計(jì)算機(jī)系統(tǒng)10包括(下面將要更具具地描述)一個(gè)高速緩沖存儲(chǔ)器子系統(tǒng)，且有一CPU本地總線互連一臺(tái)處理器，一個(gè)高速緩沖存儲(chǔ)器控制器及一個(gè)高速緩沖存儲(chǔ)器，這一CPU本地總線經(jīng)由一個(gè)緩沖器耦合于一條系統(tǒng)總線。該系統(tǒng)總線連接于並交互作用于I/O設(shè)備例如鍵盤40，鼠標(biāo)50，磁盤驅(qū)動(dòng)器70，監(jiān)視器20及打印機(jī)60。此外，根據(jù)本發(fā)明，系統(tǒng)單元30可能還包括一條第三總線，該總線包括一個(gè)微通道(MicroChannel)(TM)總線，用于互連系統(tǒng)總線與其它(選用的)輸入/輸出設(shè)備，存儲(chǔ)器等。
圖2是一個(gè)高層方框圖，展示根據(jù)本發(fā)明的一個(gè)典型微計(jì)算機(jī)系統(tǒng)的各種部件。一條CPU本地總線230(包括數(shù)據(jù)，地址與控制部分)提供一臺(tái)微處理器225(例如80386)，一個(gè)高速緩沖存儲(chǔ)器控制260(它可能包括一個(gè)82385高速緩沖存儲(chǔ)器控制器)以及一個(gè)隨機(jī)訪問高速緩沖存儲(chǔ)器255之間的連接。在CPU本地總線230上還耦合有一個(gè)緩沖器240。該緩沖器240本身連接到也包括地址、數(shù)據(jù)與控制部分的系統(tǒng)總線250。系統(tǒng)總線250延伸在緩沖器240與另一個(gè)緩沖器253之間。
系統(tǒng)總線250同時(shí)連接到一個(gè)總線控制與定時(shí)元件265以及一個(gè)DMA(直接存儲(chǔ)器訪問)控制器325。一條仲裁控制總線340將該總線控制與定時(shí)元件265和一個(gè)中央仲裁元件335相耦合。存儲(chǔ)器350同樣連接到系統(tǒng)總線250上。存儲(chǔ)器350包括一個(gè)存儲(chǔ)器控制元件351，一個(gè)地址多路轉(zhuǎn)換器352及一個(gè)數(shù)據(jù)緩沖器353。這些元件與存儲(chǔ)元件361至364互連，如圖2所示。
另一個(gè)緩沖器267耦合在系統(tǒng)總線250與一條平面型總線270之間。平面型總線270分別包括地址、數(shù)據(jù)與控制部分。沿平面型總線270耦合的有各種I/O適配器與其它部件，諸如顯示器適配器275(用于驅(qū)動(dòng)監(jiān)視器20)、時(shí)鐘280、附加隨機(jī)訪問存儲(chǔ)器285、一個(gè)RS232適配器290(用于串行I/O操作)、打印機(jī)適配器295(可用于驅(qū)動(dòng)打印機(jī)60)、定時(shí)器300、軟盤適配器305(與磁盤驅(qū)動(dòng)器70協(xié)作)、一個(gè)中斷控制器310及只讀存儲(chǔ)器315。緩沖器253提供系統(tǒng)總線250與一條選用的特征總線，例如微通道(TM)總線320之間的接口;該微通道總線320以微通道(TM)插座表示。諸如存儲(chǔ)器331等設(shè)備可以耦合到總線320上。用于高速緩沖存儲(chǔ)器寫入的數(shù)據(jù)可從存儲(chǔ)器350發(fā)出，但這些數(shù)據(jù)也可能從其它存儲(chǔ)器例如安裝在微通道(TM)總線上的存儲(chǔ)器發(fā)出。
圖3是一個(gè)方框圖，它取自英特爾(Intel)出版物“82385高性能32位高速緩沖存儲(chǔ)器控制器”(1987)。圖3示出了82385內(nèi)部包括四個(gè)部件一個(gè)本地總線接口;一個(gè)處理器接口;一個(gè)高速緩沖存儲(chǔ)器控制以及一個(gè)高速緩沖存儲(chǔ)器目錄。對(duì)于本發(fā)明的目標(biāo)，增加高速緩沖存儲(chǔ)器容量，有特殊意義的是高速緩沖存儲(chǔ)器目錄是82385內(nèi)部的這一事實(shí)。這意味著高速緩沖存儲(chǔ)器目錄的容量是不能改變的。此外，同樣有特殊意義的是在高速緩沖存儲(chǔ)器目錄的內(nèi)容與從80386地址總線作用在高速緩沖存儲(chǔ)器目錄上的信息之間不能有任何改動(dòng)。
先有技術(shù)論證了許多用于組織一個(gè)高速緩沖存儲(chǔ)器與選擇高速緩沖存儲(chǔ)器與主存儲(chǔ)器之間的關(guān)系的技術(shù)。一種流行的技術(shù)稱作直接映射，另一種流行技術(shù)稱作兩路組合(fwo-waysetassociative)。80386的地址總線是32位寬，從而82385具有尋址輸入端CCA0-CCA31。在直接映射模式中，高速緩沖存儲(chǔ)器目錄包括1024個(gè)26位寄存器。1024個(gè)寄存器中的每一個(gè)被劃分成圖4所示的各部分。位0-7(8位)由高速緩沖存儲(chǔ)器控制元件建立。這些為線有效位，每一位用于高速緩沖存儲(chǔ)器中的一條線。英特爾對(duì)82385使用一個(gè)32KB高速緩沖存儲(chǔ)器(最大容許量)的推薦技術(shù)標(biāo)準(zhǔn)，將一個(gè)直接映射標(biāo)記域目錄中的一個(gè)入口與八條線的數(shù)據(jù)相關(guān)聯(lián)，其中每線為四個(gè)字節(jié)。位8是標(biāo)記有效位，它也是由高速緩沖存儲(chǔ)器控制(元件)建立的。位9-25對(duì)應(yīng)于地址位A31-A15，它們是將80386地址總線上所提供的信號(hào)直接存儲(chǔ)起來的。在英特爾推薦的體系結(jié)構(gòu)中，來自80386的尋址輸出位A2-A31直接連接到82385的對(duì)應(yīng)地址輸入端，即CCA2-CCA31。然而，如下文將描述的，依照本發(fā)明，這一推薦技術(shù)標(biāo)準(zhǔn)是不被遵守的，且并事實(shí)上，在某些80386地址輸出位與82385的地址總線輸入端之間有一個(gè)“位移量”或移位。
地址A14-A5是用于尋址標(biāo)記隨機(jī)訪問存儲(chǔ)器目錄的。熟悉本技術(shù)的人將能理解這十位對(duì)于從1024個(gè)寄存器中選出一個(gè)是足夠的。地址A4-A2(三位)用于從8條線中選取一條。
圖6示出了兩路組合組織的高速緩沖存儲(chǔ)器目錄組織。在這一組織中將1024個(gè)寄存器分成兩半，以提供512個(gè)27位寄存器在目錄A中，並將另外512個(gè)27位寄存器提供在目錄B中。先參見目錄A中的典型寄存器，位0-7又是八個(gè)線有效位，由高速緩沖存儲(chǔ)器控制器建立並存儲(chǔ)在高速緩沖存儲(chǔ)器目錄中。每一個(gè)線有效位代表一條四字節(jié)線。位8還是一個(gè)標(biāo)記有效位，而位9-26對(duì)應(yīng)于80386地址位A31-A14，它們是直接存儲(chǔ)以指明一個(gè)選中的頁(yè)的。地址位A13-A5(九位)足以從目錄中的512個(gè)寄存器中選取一個(gè)。目錄B是以類似的方式組織的。與圖4中所描述的組織的情形一樣，地址位A2-A4(三位)足以從標(biāo)記所代表的八條線中選取一條(一條線還是四個(gè)字節(jié))。最后，每一個(gè)標(biāo)記對(duì)有一個(gè)LRU位(最近最少使用的)。這一位由高速緩沖存儲(chǔ)器控制器設(shè)置或消除來指示下一個(gè)入口是否應(yīng)當(dāng)在目錄A或者在目錄B中對(duì)應(yīng)構(gòu)成。
給定了這一固定的組織與高速緩沖存儲(chǔ)器目錄的固定容量，並給定了在80386尋址輸出位與主存儲(chǔ)器之間維持一個(gè)不變關(guān)系的必要性。本發(fā)明的目標(biāo)是構(gòu)成一個(gè)支持64KB高速緩沖存儲(chǔ)器的體系結(jié)構(gòu)。使用直接映射標(biāo)記體系結(jié)構(gòu)，1024個(gè)目錄入口中的每一個(gè)表示8條線。由于每一條線是4個(gè)字節(jié)，熟悉這一技術(shù)的人員不難知道采用這一體系結(jié)構(gòu)的高速緩沖存儲(chǔ)器的最大容量為32KB。兩路組合體系結(jié)構(gòu)(圖6)給出相同的結(jié)果。
按照本發(fā)明，線大小已從四字節(jié)變?yōu)榘俗止?jié)。圖5示出了一個(gè)直接映射標(biāo)記域的對(duì)應(yīng)高速緩沖存儲(chǔ)器目錄組織。如圖5所示，位0-7仍然代表八個(gè)線有效位;這些位由高速緩沖存儲(chǔ)器控制器控制(元件)寫入和重新寫入，對(duì)于每一條線現(xiàn)在所代表的是八字節(jié)而不是四字節(jié)這一事實(shí)是完全透明的。位8仍然是一個(gè)標(biāo)記有效位?，F(xiàn)在是用位A3-A5來選擇一條線而不是用A2-A4。結(jié)果是，位A6-A15被用于在高速緩沖存儲(chǔ)器目錄中尋址寄存器(不同于圖4中所示的使用位A5-A14)。從而，該目錄現(xiàn)在包括了一個(gè)16位標(biāo)記域，位A16-A31。上述的數(shù)據(jù)則占用位位置0-24，位位置25空著。圖7示出了對(duì)于圖6的一種類似于圖5對(duì)圖4的關(guān)系。更具體地，每一個(gè)標(biāo)記寄存器仍然有八個(gè)線有效位，雖然這些八個(gè)線有效位各代表8字節(jié)線而不是4字節(jié)線。位A3-A5用于選取一條給定的8字節(jié)線。位8仍然是標(biāo)記有效位。位A6-A14現(xiàn)在用于尋址標(biāo)記寄存器(不同于圖6中使用位A5-A13)。相應(yīng)地，位A15-A31(而不是A14-A31)直接存儲(chǔ)以指示所選擇的頁(yè)。
現(xiàn)在參見圖8，這是圖2的一部分的詳細(xì)方框圖，展示相關(guān)信號(hào)的關(guān)系以及圖8中所示的若干部件之間的互連。更具體地，圖8示出了CPU225，高速緩沖存儲(chǔ)器控制器260，地址鎖存器AL與數(shù)據(jù)鎖存器DL，緩沖器240的部件(見圖2)，高速緩沖存儲(chǔ)器255以及若干附加邏輯部件。這些附加的邏輯部件中包括PALC1，PALC2，一組兩個(gè)輸入端與門G1-G7，一個(gè)或門O1及鎖存器D1。
雖然圖8示出了具體的邏輯元件C1、C2、O1及G1-G7，熟悉本技術(shù)的人員應(yīng)能理解以不同的具體元件來組裝不同的邏輯功能具有廣闊的天地。圖8中的特定展示其目的的更著重在說明與描述，而指導(dǎo)如何在不同的具體元件中組裝邏輯功能則是次要的。
圖8中的體系結(jié)構(gòu)與82385的制造廠商所推薦的體系結(jié)構(gòu)之間的兩個(gè)主要區(qū)別，在于高速緩沖存儲(chǔ)器255及CPU225與高速緩沖存儲(chǔ)器控制器260的輸出端之間的關(guān)系上。更具體地，盡管82385的制造廠商清楚地表明高速緩沖存儲(chǔ)器255的最大容量是32KB，高速緩沖存儲(chǔ)器255(或靜態(tài)隨機(jī)訪問存儲(chǔ)器-SRAM)具有至少64K字節(jié)的容量，分成32KB存儲(chǔ)體A與一個(gè)類似的32KB存儲(chǔ)體B。
如圖8中頂部所示，CPU225的地址輸出位A3-A31連接到高速緩沖存儲(chǔ)器控制器260的尋址輸入端CCA2-CCA29及CCA31上。更具體地，圖8意在表示位A3-A30是連接到端CCA2-CCA29上而端A31是連接到端CCA31上的。如圖8所示，端CCA30接地。地址位A2形成對(duì)PALC2與鎖存器D1的一個(gè)輸入。PALC2的一個(gè)輸出是一個(gè)信號(hào)NEWA2，這是輸入到地址鎖存器AL的，從而使地址鎖存器能夠輸出位BA2-BA31，其中輸出位BA3-BA31完全相同地對(duì)應(yīng)于輸入位A3-A31而輸出位B2則對(duì)應(yīng)于輸入位NEWA2。
因?yàn)楦咚倬彌_存儲(chǔ)器目錄與微計(jì)算機(jī)系統(tǒng)地址結(jié)構(gòu)之間的關(guān)系已經(jīng)被位移了，所以對(duì)窺探總線也必須注意。熟悉本技術(shù)的人員知道為了保持高速緩沖存儲(chǔ)器的協(xié)調(diào)性，高速緩沖存儲(chǔ)器控制器260必須對(duì)存儲(chǔ)器寫功能具有能見度。當(dāng)然，它對(duì)于起源于CPU225的存儲(chǔ)器寫功能是具有能見度的，由于它與CPU225的尋址與控制輸出是連接的。然而，在典型的微計(jì)算機(jī)系統(tǒng)中，其它設(shè)備也可能寫入存儲(chǔ)器，因此高速緩沖存儲(chǔ)器控制器260提供有窺探功能，以監(jiān)視其它設(shè)備對(duì)主存儲(chǔ)器的寫入。為了維護(hù)已經(jīng)位移了的關(guān)系，高速緩沖存儲(chǔ)器控制器260的窺探輸入端SA2-SA22是連接到地址位BA3-BA23上的，如圖8所示。
雖然在前面各圖中沒有明確示出，一個(gè)32KB高速緩沖存儲(chǔ)器(以4字節(jié)入口配置)需要13個(gè)尋址位。而64KB高速緩沖存儲(chǔ)器255則需要14個(gè)尋址位。圖8中所示的尋址信息是由鎖存器D1(12位，A3-A14)的輸出所提供的。此外，高速緩沖存儲(chǔ)器255尋址輸入AO/(一個(gè)第13位)是從C2的CACA2輸出提供的。最后，第十四位的作用是由高速緩沖存儲(chǔ)器控制器生成或者高速緩沖存儲(chǔ)器啟動(dòng)A(COEA或CWEA)或者高速緩沖存儲(chǔ)器啟動(dòng)B(COEB或CWEB)來建立的存儲(chǔ)體選擇。
采用高速緩沖存儲(chǔ)器控制器的典型微計(jì)算機(jī)系統(tǒng)使用至少4字節(jié)線大小，部分地由于數(shù)據(jù)總線的寬度，即32位。數(shù)據(jù)總線的寬度意味著在一個(gè)給定的存儲(chǔ)器周期中，從存儲(chǔ)器中可以抽取32位，從而在響應(yīng)一個(gè)高速緩沖存儲(chǔ)器讀未命令中中，4個(gè)字節(jié)即一線更新過的信息能夠在一個(gè)給定的讀周期上寫入該高速緩沖存儲(chǔ)器。將線大小從4字節(jié)改變到8字節(jié)的后果，如本發(fā)明中的情形，提出為了維護(hù)在一個(gè)高速緩沖器讀未命中上更新一整線，必須還要作其他的改動(dòng)。在本發(fā)明的一個(gè)較佳實(shí)施例中，由PALC1與PALC2所提供的附加的邏輯提供了一個(gè)第二或隱藏的存儲(chǔ)器周期。這一存儲(chǔ)器周期隱藏得使CPU225與高速緩沖存儲(chǔ)器控制器260都覺察不到。從而，一次讀未命中生成兩個(gè)存儲(chǔ)器周期。在這兩個(gè)存儲(chǔ)器周期的第一個(gè)中，地址輸出A2被反轉(zhuǎn)(NEWA2)並與地址位A3-A31一起用于一次32位存儲(chǔ)器取出。這一存儲(chǔ)器周期中的數(shù)據(jù)存儲(chǔ)在高速緩沖存儲(chǔ)器255中。而后，輸出A2的作用再度傳遞給系統(tǒng)(NEWB2)與高速緩沖隨機(jī)存儲(chǔ)器255(與位A3-A31一起)。然而，在這一周期上，A2的作用並不反轉(zhuǎn)而從存儲(chǔ)中尋址第二組32位。在第二周期中讀取的數(shù)據(jù)送至處理器225，並且也存儲(chǔ)在高速緩沖存儲(chǔ)器255中。這一附加周期是以生成一個(gè)替代地址選通信號(hào)(MISS1)來建立的。系統(tǒng)總線接口單元(微通道(TM)或其他系統(tǒng)總線)與本地總線存儲(chǔ)器接口將MISS1用作一個(gè)替代的BADS(82385地址選通)信號(hào)。這一附加的或隱藏的周期在系統(tǒng)接口看來好象是一個(gè)流水線處理器周期，所以BADS或MISS1兩者都能啟動(dòng)一個(gè)總線周期。
雖然按照本發(fā)明的較佳實(shí)施例，MISS1用于建立一個(gè)附加的或隱藏的周期，也可以用一種代替的配置來提供一個(gè)64位寬度的數(shù)據(jù)總線，因而附加的或隱藏的周期是不必要的，即一個(gè)單一的存儲(chǔ)器周期能夠取出對(duì)應(yīng)于一條8字節(jié)線的64位數(shù)據(jù)。使用一個(gè)64位存儲(chǔ)器接口的一個(gè)缺點(diǎn)是需要更快的DRAM與SRAM，因?yàn)樾枰粋€(gè)額外的跨接緩沖器來將適當(dāng)?shù)臄?shù)據(jù)選通到CPU225。
為了保持該隱藏的周期對(duì)于CPU225及高速緩沖存儲(chǔ)器控制器260是透明的，將BREADY(來自系統(tǒng))保持激活，直到第二讀未命中總線周期結(jié)束(包括BADS所建立的周期與MISS1所建立的附加周期兩者)。在第一讀周期上讀取的第一個(gè)32位數(shù)據(jù)組以(在PALC2中所形成的)產(chǎn)生脈沖SRAMCS2(片選)存儲(chǔ)在高速緩沖存儲(chǔ)器255中。這一信號(hào)被結(jié)合在高速緩沖存儲(chǔ)器255的激活高片選輸入上。SRAMCS2是常激活的，而在一個(gè)可高速緩沖的讀未命中的第一個(gè)讀周期結(jié)束時(shí)變成可激活的。在一個(gè)CLK2時(shí)鐘周期以后又變成激活的。
信號(hào)NEWA2，/MISS1，/NEWLA2，/CPUNA，SRAMCS2，/CACA2，及NACACHE以下列8個(gè)邏輯式定義;
上文中曾引用過的邏輯式將緊接著在下面重新給出。在本材料中所用的符號(hào)有下列相關(guān)意義符號(hào)定義/求反＝寄存器中存儲(chǔ)的項(xiàng)，等于＝組合項(xiàng)，等于&邏輯與+邏輯式
邏輯異式(XOR)NEWA2＝CA2
(NCA &/CWR & MISS1 & SRAMCS2)
/MISS1＝MISS1&BUSCYC385&CPUNA&/BADS&/(BW/R)&CLK&NCA+MISS1&/BUSCYC385&/BADS&/(BW/R)&CLK&NCA&/BREADZ+/MISS1&/CLK+/MISS1&BREADY/NEWLA2＝/CA2&MISS1&CPUNA&CLK+MISS1&/BUSCYC385&/BADS&/(BW/R)&CLK&NCA&/BREADZ/CA2+/NEWLA2&/MISS1&CLK+/NEWLA2&MISS1&/CPUNA&CLK&BREADY+/NEWLA2&/CLK+/NEWLA2&MISS1&/CPUNA&CLK&BUSCYC385/CPUNA＝/MISS1&CLK&CPUNA&/NACACHE+/MISS1&CLK&CPUNA&/BREADY&/BUSCYC385+/CPUNA&/CLK+/CPUNA&/MISS1&CLK+/CPUNA&CLK&BREADY+/CPUNA&CLK&BUSCYC385&NACACHESRAMCS2＝SRAMCS2&/MISS1&/BREADY&/BUSCYC385&CLK/CACA2＝/NEWLA2&/CPUNA&MISS1+NEWLA2&/MISS1+/CA2&MISS1&CPUNA&CLK+/NEWLA2&MISS1&CPUNA&/CLK+/NEWLA2&MISS1&CPUNA&/CA2/NACACHE＝/CASGATE+/MISS1&/CMD+RESET
其中/CASGATE指明激活主存儲(chǔ)器周期，激活低電平，而/CMD指明在系統(tǒng)總線以外的一條總線上的一個(gè)激活周期(例如微通道)，激活低電平。
在上文中BREADY是來自系統(tǒng)總線(激活低電平)的信號(hào)，指明該總線上的周期已經(jīng)完成。
CA2表示CPU225的A2輸出;
BADS是英特爾定義的來自高速緩沖存儲(chǔ)器控制器260的地址選通(激活低電平);
CLK表示一個(gè)英特爾定義的時(shí)鐘信號(hào);
RESET是英特爾定義的復(fù)位信號(hào)(激活高電平);
NCA表示一個(gè)非高速緩沖存儲(chǔ)器訪問，如在共同未決申請(qǐng)中所定義的;
BUSCYC385是在共同未決申請(qǐng)案中所定義的另一個(gè)信號(hào)。
圖9是若干CPU讀命令，在高速緩沖存儲(chǔ)器目錄上產(chǎn)生的結(jié)果，及特別是線有效位，以及所產(chǎn)生的操作的一個(gè)例子。圖9中的例子是在假定步驟1以前已經(jīng)倒空了高速緩沖存儲(chǔ)器的情況下提供的，所以在步驟1以前整個(gè)目錄是無效的。
步驟1示出CPU255在地址O執(zhí)行一條讀命令。在結(jié)果列中，圖9示出發(fā)生了兩次存儲(chǔ)器取。在一次存儲(chǔ)器取中，雙字0(4字節(jié))被取出並存儲(chǔ)在高速緩沖存儲(chǔ)器中。爾后，另一次存儲(chǔ)器取雙字4(又是4個(gè)字節(jié))也被完成並存儲(chǔ)在高速緩沖存儲(chǔ)器中。高速緩沖存儲(chǔ)器目錄(見第二列)設(shè)置目錄地址0的標(biāo)記有效位，並且線有效字節(jié)在被高速緩沖存儲(chǔ)器控制器更新以后是11111110。
步驟2是CPU所執(zhí)行的一條讀存儲(chǔ)器地住4的命令。根據(jù)先有技術(shù)，這將是一次高速緩沖存儲(chǔ)器未命中由于原先的存儲(chǔ)器取(步驟1處)只取來4個(gè)字節(jié)(0-3)。然而，根據(jù)本發(fā)明，作為步驟1的結(jié)果所實(shí)現(xiàn)的兩個(gè)讀存儲(chǔ)器周期現(xiàn)在已向高速緩沖存儲(chǔ)器提供了所尋址的存儲(chǔ)器位置的內(nèi)容。相應(yīng)地，這一命令的結(jié)果是一次高速緩沖存儲(chǔ)器命中，對(duì)高速緩沖存儲(chǔ)器目錄不作變動(dòng)，並且不從主存儲(chǔ)器讀入更多的數(shù)據(jù)，因?yàn)樵摂?shù)據(jù)是從高速緩沖存儲(chǔ)器中訪問的。
步驟3示出了對(duì)地址8的一次CPU讀。這又一次產(chǎn)生兩個(gè)存儲(chǔ)器周期，第一個(gè)雙字8(4個(gè)字節(jié))以及以后的雙字CH(另一個(gè)4字節(jié))。高速緩沖存儲(chǔ)器目錄中的線有效字節(jié)更新成如圖9中線有效字節(jié)列中所示。
參見圖8及NEWA2的邏輯式，首先從圖8中可以看清，從地址鎖存器AL輸出的在地址總線(BA2-BA31)上的信號(hào)包括直接來自CPU225的尋址位A3-A31，以及在A2導(dǎo)線上的信號(hào)NEWA2。這一信號(hào)NEWA2是在PALC2中生成的，且第一個(gè)邏輯式定義這一信號(hào)。熟悉本技術(shù)的人員將會(huì)從上文描述中了解信號(hào)MISS1在隱藏的存儲(chǔ)器讀周期中是一種狀態(tài)，而在隱藏的讀周期之外的其它周期中是另外一種狀態(tài)。結(jié)果是，當(dāng)項(xiàng)CA2可能是常量時(shí)，信號(hào)NEWA2在隱藏的讀周期中是一種狀態(tài)，而在其它讀周期中則是另一種狀態(tài)。這便提供了在隱藏周期中一個(gè)反轉(zhuǎn)的A2位和在其它存儲(chǔ)器讀周期中的一個(gè)非反轉(zhuǎn)的A2位。換言之，以C2處理NEWA2向系統(tǒng)地址總線(AL的BA2-BA31輸出)加載一個(gè)不是由CPU225生成的地址。具體說，在隱藏的周期中NEWA2＝/A2，這不是CPU255生成的一個(gè)地址位。
從上文中可以看清，由一次高速緩沖存儲(chǔ)器未命中產(chǎn)生(與由/MISSI實(shí)現(xiàn))隱藏的讀周期的必要性，是數(shù)據(jù)總線的寬度不足以供應(yīng)該新的線大小(8個(gè)字節(jié))這一事實(shí)導(dǎo)致的結(jié)果。從而，如果數(shù)據(jù)總線足以供應(yīng)線大小，則可以消除該隱藏的總線周期。/MISS1式中的前兩項(xiàng)示出了生成“隱藏的”周期的條件。/NCA高電平說明所要求的地址是可高速緩沖存儲(chǔ)的。/BADS激活說明或者是一次高速緩沖存儲(chǔ)器未命中或者是一次非高速緩沖存儲(chǔ)的周期。然而，NCA和/BADS的共同激活的與是專指一次高速緩沖存儲(chǔ)器未命中的。最后/(BW/R)激活表明一次讀。從而這三個(gè)信號(hào)的結(jié)合專指一次高速緩沖存儲(chǔ)器讀未命中，正是建立該“隱藏的”周期的條件。第一項(xiàng)用于非流水線周期(CPUNA)而第二項(xiàng)則用于流水線周期(BREADY)。最后兩項(xiàng)用于在適當(dāng)?shù)臅r(shí)候終止/MISS1。
正如NEWA2在來自CPU的一次給定的讀未命中上反轉(zhuǎn)以建立兩個(gè)地址，一個(gè)在“隱藏的”周期上而另一個(gè)用于CPU所啟動(dòng)的讀未命中(一個(gè)地址是以NEWA2高電平建立的而另一個(gè)地址是以NEWA2低電水建立的)，同樣的高速緩沖存儲(chǔ)器255的尋址也必須反轉(zhuǎn)。換言之一次高速緩沖存儲(chǔ)器讀未命中將導(dǎo)致一次高速緩沖存儲(chǔ)器寫。由于CPU225與高速緩沖存儲(chǔ)器控制器260只看見一個(gè)周期所以只會(huì)建立單一的高速緩沖存儲(chǔ)器地址。來自CPU的A2地址位並不直接到達(dá)高速緩沖存儲(chǔ)器255的地址輸入端。反之，A2上的作用是由CACA2位再生的。然而，這一位也將像NEWA2反轉(zhuǎn)在系統(tǒng)總線上的地址那樣地反轉(zhuǎn)。NEWLA2是被建立來再生CPU的A2位的。CACA2的反轉(zhuǎn)發(fā)生在MISS1改變狀態(tài)時(shí)。
為了同樣的理由，同時(shí)建立SRAMCS2。除了建立輸入到高速緩沖存儲(chǔ)器的一個(gè)附加的地址以外(一個(gè)不是CPU建立的地址)，也有必要從高速緩沖存儲(chǔ)器控制器所建立的一個(gè)單一周期中構(gòu)造出兩個(gè)對(duì)高速緩沖存儲(chǔ)器255的控制周期。這是SRAMCS2的功能。SRAMCS2正當(dāng)?shù)谝粋€(gè)即“隱藏的”周期結(jié)束時(shí)反轉(zhuǎn)以啟動(dòng)對(duì)高速緩沖存儲(chǔ)器255的第二個(gè)周期。
如在共同未決申請(qǐng)中所定義的，當(dāng)提出CPUNA時(shí)，該信號(hào)啟動(dòng)CPU流水線操作一個(gè)周期。MISS1參予CPUNA的形成以保證“隱藏的”周期完成后不允許提出CPUNA。這一操作防止CPU在讀未命中序列(包括兩個(gè)周期)的第二個(gè)一半能夠完成以前在一個(gè)流水線周期上離開。
雖然本發(fā)明的較佳實(shí)施例是結(jié)合82385高速緩沖存儲(chǔ)器控制器描述的，熟悉本技術(shù)的人員能夠理解，應(yīng)用本發(fā)明的原理，用其它高速緩沖存儲(chǔ)器控制器支持的高速緩沖存儲(chǔ)器也能夠用這里所描述的技術(shù)來擴(kuò)充，即將CPU地址輸出與高速緩沖存儲(chǔ)器控制器地址輸入之間的關(guān)系移位。這一對(duì)所支持的高速緩沖存儲(chǔ)器的擴(kuò)充並不要求將內(nèi)部高速緩沖存儲(chǔ)器目錄或高速緩沖存儲(chǔ)器控制器的其它內(nèi)部部件改動(dòng)到這樣的程序以至以擴(kuò)充線大小來擴(kuò)充所支持的高速緩沖存儲(chǔ)器容量。在數(shù)據(jù)總線能夠以新的線大小支持單一周期傳送的微計(jì)算機(jī)系統(tǒng)中，便不需要使用本發(fā)明的其它技術(shù)，即隱藏的讀周期。另一方面，如果擴(kuò)充所支持的高速緩沖存儲(chǔ)器容量要求將線大小增加到超出數(shù)據(jù)總線的寬度，則引入一個(gè)隱藏的讀周期這一技術(shù)，如這里所描述的，也能用于克服這一問題。同樣楚清的是，在理論上，沒有理由只采用一個(gè)單一的隱藏讀周期。換言之，以適當(dāng)?shù)牡刂肺灰萍岸鄠€(gè)隱藏周期，所支持的高速緩沖存儲(chǔ)器容量可以增加這里所描述的100%(從32KB到64KB)以上。從上文的觀點(diǎn)來看，清楚地表明在本發(fā)明的精神與范圍內(nèi)，對(duì)這里所描述的較佳實(shí)施例可以做出多種改變，以擴(kuò)充一個(gè)給定的高速緩沖存儲(chǔ)器控制器所支持的高速緩沖存儲(chǔ)器容量，從而，不能用這里所描述的例子來直接解釋本發(fā)明的精神與范圍，而是只能用這里所附的權(quán)利要求來解釋。
權(quán)利要求
1.一種多總線微計(jì)算機(jī)系統(tǒng)包括用一條CPU本地總線連接在一起的一個(gè)CPU與一個(gè)高速緩沖存儲(chǔ)器子系統(tǒng)，所述高速緩沖存儲(chǔ)器子系統(tǒng)包括一個(gè)82385高速緩沖存儲(chǔ)器控制器與一個(gè)高速緩沖存儲(chǔ)器，系統(tǒng)總線裝置將所述82385連接到一個(gè)隨機(jī)訪問存儲(chǔ)器及多個(gè)可尋址的功能單元；其中所述CPU有尋址輸出端及所述82385有尋址輸入端；其特征在于將某些所述CPU尋址輸出端連接到所述82385的某些所述尋址輸入端的裝置，使得CPU尋址輸出端不連接到對(duì)應(yīng)的82385尋址輸入端上。
2.權(quán)利要求1中所述的一種多總線微計(jì)算機(jī)系統(tǒng)，其特征在于地址邏輯生成器裝置用于向所述隨機(jī)訪問存儲(chǔ)器生成尋址輸入，這些尋址輸入不是所述CPU生成的，以及將所述CPU的至少一個(gè)尋址輸出連接到所述地址邏輯生成器裝置的裝置。
3.權(quán)利要求1中所述的一種多總線微計(jì)算機(jī)系統(tǒng)，其特征在于地址邏輯生成器裝置用于向所述高速緩沖存儲(chǔ)器生成尋址輸入，這些尋址輸入不是所述CPU生成的，以及將所述CPU的至少一個(gè)尋址輸出連接到所述地址邏輯生成器裝置的裝置。
4.一種多總線微計(jì)算機(jī)系統(tǒng)包括以一條CPU本地總線連接在一起的一個(gè)CPU及一個(gè)高速緩沖存儲(chǔ)器子系統(tǒng)，所述高速緩沖存儲(chǔ)器子系統(tǒng)包括一個(gè)高速緩沖存儲(chǔ)器控制器及一個(gè)高速緩沖存儲(chǔ)器，系統(tǒng)總線裝置將所述高速緩沖存儲(chǔ)器控制器連接到一個(gè)隨機(jī)訪問存儲(chǔ)器與多個(gè)可尋址的功能單元;其中所述CPU有尋址輸出端及所述高速緩沖存儲(chǔ)器控制器有尋址輸入端;其特征在于將某些所述CPU尋址輸出端連接到所述高速緩沖存儲(chǔ)器控制器的某些所述尋址輸入端的裝置，使得CPU尋址輸出端不連接到所述高速緩沖存儲(chǔ)器控制器的對(duì)應(yīng)尋址輸入端上。
5.權(quán)利要求4中所述的一種多總線微計(jì)算機(jī)系統(tǒng)，其特征在于地址邏輯生成器裝置用于向所述隨機(jī)訪問存儲(chǔ)器生成尋址輸入，這些尋址輸入不是所述CPU生成的，以及將所述CPU的至少一個(gè)尋址輸出連接到所述地址邏輯生成器裝置的裝置。
6.權(quán)利要求4或5中所述的一種多總線微計(jì)算機(jī)系統(tǒng)，其特征在于所述高速緩沖存儲(chǔ)器控制器是一個(gè)82385及所述高速緩沖存儲(chǔ)器至少有64K字節(jié)容量。
7.權(quán)利要求2或5中所述的一種多總線微計(jì)算機(jī)系統(tǒng);其特征在于隱藏周期啟動(dòng)裝置響應(yīng)一次高速緩沖存儲(chǔ)器讀未命中以生成一個(gè)隱藏的存儲(chǔ)器讀周期。
8.權(quán)利要求2或5中所述的一種多總線微計(jì)算機(jī)系統(tǒng);其特征在于CPU尋址輸出端A3至A30是連接到所述高速緩沖存儲(chǔ)器控制器的尋址輸入端BA2至BA29上的，且CPU尋址輸出端A2是連接到所述地址邏輯生成器裝置的。
9.權(quán)利要求4中所述的一種多總線微計(jì)算機(jī)系統(tǒng);其特征在于地址邏輯生成器裝置用于向所述高速緩沖存儲(chǔ)器生成尋址輸入，這些尋址輸入不是所述CPU生成的，以及將所述CPU的至少一個(gè)尋址輸出連接到所述地址邏輯生成器裝置的裝置。
10.權(quán)利要求9中所述的一種多總線微計(jì)算機(jī)系統(tǒng)，其特征在于所述地址邏輯生成器裝置也向所述隨機(jī)訪問存儲(chǔ)器生成尋址輸入，這些尋址輸入不是所述CPU所生成的。
全文摘要
高速緩沖存儲(chǔ)器控制器所支持的高速緩沖存儲(chǔ)器容量可以通過位移CPU地址輸出端與高速緩沖存儲(chǔ)器控制器的地址輸入端之間的關(guān)系及相應(yīng)地加倍高速緩沖存儲(chǔ)器線大小來進(jìn)行擴(kuò)充。在某些情況中，附加的邏輯生成一個(gè)隱藏的存儲(chǔ)器周期以便從存儲(chǔ)器中取出等于新線大小的數(shù)目的字節(jié)而與數(shù)據(jù)總線的寬度無關(guān)。這一隱藏的存儲(chǔ)器周期是由一次讀未命中與生成一個(gè)并非CPU生成的存儲(chǔ)器地址的附加邏輯啟動(dòng)的。這一隱藏的存儲(chǔ)器周期對(duì)CPU及高速緩沖存儲(chǔ)器控制器是透明的。
文檔編號(hào)G06F12/08GK1047741SQ90103768
公開日1990年12月12日 申請(qǐng)日期1990年5月24日 優(yōu)先權(quán)日1989年5月31日
發(fā)明者拉爾夫M·貝根, 帕特里克M, 布蘭德, 馬克E, 迪安 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司