專利名稱：檢查雙處理裝置中校驗程序的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種檢查雙處理裝置中校驗程序的方法，特別涉及檢查與主系統(tǒng)執(zhí)行程序的同時由輔系統(tǒng)執(zhí)行的校驗程序的方法。
在通常的雙處理裝置中，其中一個處理器作為主處理器，另一個作為輔處理器。主處理器從它的主存儲器中讀出指令和數(shù)據(jù)執(zhí)行在線操作，而輔處理器執(zhí)行校驗程序以檢查它的正常性。
在通常的雙處理裝置中，在線程序在主處理器的存儲器中運行，主系統(tǒng)和輔系統(tǒng)的存儲器同時更新各自的內(nèi)容。校驗程序用來檢測與主處理器執(zhí)行在線程序同時進行的輔處理器執(zhí)行的錯誤，以防止輔系統(tǒng)出錯。
在通常的雙處理裝置的檢查期間，當(dāng)輔系統(tǒng)中檢查出錯誤時，給主處理器發(fā)出信號，在該裝置中，當(dāng)校驗程序正常運行時，不會發(fā)生問題，但是，當(dāng)輔校驗程序由于硬件或軟件的差錯而出錯或超越正常界限時，則輔處理器的在線存儲域可以被中斷。在這種情況下，由于校驗程序本身出錯，而使輔處理器無法為主處理器確認差錯，因而損害和降低了系統(tǒng)的可靠性。
本發(fā)明的主要目的在于提供一種檢查雙處理裝置中校驗程序的方法，從而改善系統(tǒng)的可靠性。
為了達到本發(fā)明的上述目的，本發(fā)明提供了一種檢查在雙處理裝置中的校驗程序的方法。該雙處理裝置包括通過差錯確認線和處理器之間的通信線相互聯(lián)系并組成主系統(tǒng)和輔系統(tǒng)的兩個處理器;經(jīng)總線分別與兩個處理器相連接的主存貯器;連接處理器到主存貯器的總線的連接順序;以及用來控制多條總線中的一條總線的占領(lǐng)權(quán)沖突的判優(yōu)電路，它包括在主處理器的控制下檢查來自一條被執(zhí)行的校驗程序的執(zhí)行地址的校驗程序的正確性。


圖1是本發(fā)明的一個實施例的雙處理裝置的方框圖;
圖2A和2B分別為示于圖1中的主處理器存儲器和輔處理器存儲器的數(shù)據(jù)格式;
圖3為示于圖1中的雙處理裝置的詳細方框圖;
圖4是用來說明使主處理器監(jiān)視輔處理器差錯檢測程序運行狀態(tài)的程序流程圖。
本發(fā)明的最佳實施例參見附圖詳細描述如下。
圖1表示本發(fā)明實施例的雙處理裝置的構(gòu)造。
圖1中，標(biāo)號1-1和1-2表示每一個含有CPU(中央處理單元)的主處理器和輔處理器或0系統(tǒng)和1系統(tǒng);2-1和2-2分別表示主處理器存儲器和輔處理器存儲器。標(biāo)號3表示用來更新該存儲器內(nèi)容的排列次序。標(biāo)號4-1和4-2分別表示主處理器1-1和輔處理器1-2中所含有的主處理器和輔處理器總線判優(yōu)器。
標(biāo)號5表示差錯確認線;標(biāo)號6表示處理器之間的通信線，用于處理器1-1和輔處理器1-2之間直接交換數(shù)據(jù)。
圖1所示的主處理器存儲器2-1和輔處理器存儲器2-2的內(nèi)容分別示于圖2A和2B中。每個存儲器設(shè)有診斷程序域A和在線域B。在本實施例中，從地址0到地址1000的這一范圍用作診斷程序域A，診斷程序存儲在其中。從地址1001至地址100000這一范圍用作在線域B，在線程序存儲在其中。在同步運行期間，存儲器2-1被由執(zhí)行主處理器的在線程序產(chǎn)生的存儲器寫請求進行更新。同樣，與存儲器2-1中的地址相一致的那些地址上的數(shù)據(jù)，在輔處理器存儲器2-2中也得到了更新。然而，該程序不更新在該診斷程序域A中存儲器2-2的0至1000地址的數(shù)據(jù)。這就是說，在線程序不應(yīng)對存儲器2-2的診斷程序域進行存取。執(zhí)行存儲在輔處理器存儲器2-2中的地址由0至1000的域B內(nèi)的輔診斷程序，可檢查輔處理器硬件的正常性。當(dāng)檢出差錯時，輔處理器差錯通過差錯確認線5作為一個中斷送到主處理器1-1進行確定。根據(jù)收到的中斷信號、主系統(tǒng)檢測輔系統(tǒng)的差錯，并采用改變運行的辦法從同步方式到異步方式與輔系統(tǒng)脫接。
在同步方式，當(dāng)主系統(tǒng)產(chǎn)生存儲器寫請求時，寫地址信號和數(shù)據(jù)信號被寫入安排在配對的處理器1-1和1-2之間的排列次序3之中。輔處理器存儲器2-2由輔處理器總線判優(yōu)器4-2用輔處理器存儲器總線的空域按照排列次序3中的內(nèi)容進行更新。
在異步方式，不執(zhí)行從主系統(tǒng)到輔處理器存儲器2-2的存儲器寫操作。同步/異步方式是由主處理器1-1中的操作方式寄存器R1-1(一位)設(shè)定的。主/輔方式是由主系統(tǒng)中的主/輔設(shè)定寄存器R2-1設(shè)定的。當(dāng)在寄存器R2-1被置為邏輯“0”時，0系統(tǒng)處理器是主處理器，1系統(tǒng)處理器是輔處理器。當(dāng)主系統(tǒng)的主/輔設(shè)定寄存器R2-1被置為邏輯“1”時，0系統(tǒng)處理器是輔處理器，而1系統(tǒng)處理器為主處理器。在此情況下，寄存器R2-2存儲著和寄存器R2-1相反的內(nèi)容。
操作方式寄存器R1-1和R1-2以及主/輔設(shè)定寄存器R2-1和R2-2可按照程序進行設(shè)定。
圖3示出了圖1所示的雙處理裝置的詳細結(jié)構(gòu)，特別是排列次序3的詳細構(gòu)成。圖3中，標(biāo)號31-1和31-2表示輸入選擇器;32-1和32-2表示輸出選擇器;標(biāo)號33表示地址排列次序;標(biāo)號34表示數(shù)據(jù)排列次序;標(biāo)號35表示排列次序控制器。
參考符號S1表示停止請求線，供發(fā)出中止主處理器1-1和1-2之間的相對立的處理器的請求。參考符號S2表示信號線，用以讀出主處理器1-1和輔處理器1-2之間的相對立的處理器中止地址信號。這些信號線S1和S2代表圖1中處理器之間的通信線。
參考符號B1-1和B1-2表示控制總線，用來將主處理器1-1和輔處理器1-2連接到排列次序3上，并傳遞它們之間的控制數(shù)據(jù)。參考符號D1-1和D1-2表示數(shù)據(jù)總線，用以將主處理器1-1和輔處理器1-2連接到排列次序3上，并傳遞它們之間的數(shù)據(jù)信號。參考符號A1-1和A1-2表示地址總線，用以將主處理器1-1和輔處理器1-2連接到排列次序3上，并在它們之間傳遞地址信號。
參考符號S5-1和S5-2表示總線使能信號線，用以將排列次序3中的排列次序控制器35連接到主處理器1-1和輔處理器1-2上，并發(fā)送總線使能信號，用來指定來自主處理器1-1或輔處理器1-2的總線占領(lǐng)權(quán)。參考符號Sb-1和Sb-2表示總線占領(lǐng)信號線，用以將排列次序控制器35連接到主處理器1-1和輔處理器1-2上，并將總線占領(lǐng)信號發(fā)送給主處理器1-1或輔處理器1-2。
例如，當(dāng)0系統(tǒng)是主系統(tǒng)時，排列次序3的輸入選擇器31-1和31-2，在排列次序控制器35的控制下，通過地址總線A1-1和數(shù)據(jù)總線D1-1寫入在地址排列次序33和數(shù)據(jù)排列次序34中的寫存取所要求的地址和數(shù)據(jù)信號。在排列次序控制器35的控制下，在地址排列次序33和數(shù)據(jù)排列次序34中所寫入的地址和數(shù)據(jù)信號通過輸出選擇器32-1被送到輔地址總線A1-2和輔數(shù)據(jù)總線D1-2，并被寫入輔處理器存儲器2-2中。此時，總線占領(lǐng)信號從排列次序控制器35被發(fā)送到輔處理器1-2的CPU，以防止同輔系統(tǒng)所執(zhí)行的診斷程序的存儲器的存取發(fā)生沖突?？偩€使能信號從處理器1-2的CPU向總線使能線S5-2發(fā)送。當(dāng)收到這個總線使能信號時，在地址排列次序33和數(shù)據(jù)排列次序34中所寫入的地址和數(shù)據(jù)信號被寫入輔處理器存儲器2-2中。應(yīng)當(dāng)注意，操作方式寄存器R1-1和R1-2以及主/輔設(shè)定寄存器R2-1和R2-2，通過排列次序控制器35，控制排列次序3的輸入選擇器31-1和31-2以及輸出選擇器32-1和32-2。
在以上的構(gòu)造中，處理器1-1是主處理器，處理器1-2是輔處理器。
主處理器1-1從存儲器2-1讀出指令和數(shù)據(jù)，并執(zhí)行在線程序。在寫方式，存儲器2-1和2-2的內(nèi)容都被更新。此時，寫地址和數(shù)據(jù)信號同時被存入排列次序3中。
排列次序3自動輸出地址和數(shù)據(jù)信號。在排列次序3借助總線判優(yōu)器4-2得到與輔處理器存儲器2-2通信權(quán)后，存儲器2-2的寫存取就被執(zhí)行。
輔處理器1-2在與存儲器2-2的在線域不重疊的域中存儲差錯檢測程序。輔處理器1-2與主處理器1-1運行的同時也獨立地執(zhí)行差錯檢測程序。當(dāng)檢測到輔系統(tǒng)的差錯時，差錯檢測程序通過差錯確認線5向主處理器1-1發(fā)送中斷信號。
執(zhí)行以下的程序會使主系統(tǒng)監(jiān)視輔差錯檢測程序的運行狀況。此程序的流程圖示于圖4。
不管輔差錯檢測程序是否正在運行，主處理器1-1按照圖4中100的步驟進行檢查，這種檢查操作每分鐘啟動一次。如果此檢查操作是成功的，則流程前進到101步驟，使輔系統(tǒng)停止。主處理器1-1通過線6向輔處理器102發(fā)送指令。如果程序停在100步驟中，則流程就前進到107步驟(后面描述)，建立異步方式。
不管輔系統(tǒng)是否成功地停止運行，主處理器1-1檢查102步驟。若輔系統(tǒng)成功地停止運行。流程前進到103步驟。輔停止地址X被發(fā)送到主系統(tǒng)。按照差錯檢測程序的存儲器指定的信息，主處理器1-1在104步驟中檢查停止地址X是否處于予定的區(qū)間內(nèi)(例如，本實施例中為0至1000)。若在104步驟中為“是”，則主處理執(zhí)行在線程序，并且流程前進到105步驟，繼續(xù)差錯檢測程序。
但是，如果輔系統(tǒng)的停止在100，102和104步驟中失敗，則流程前進到107步驟，將運行方式寄存器R1-1設(shè)定在異步方式。然后，流程前進到105步驟，啟動對輔系統(tǒng)進行診斷的程序。應(yīng)注意，如果由圖4中的輔系統(tǒng)所確認的不是上面所述差錯中的差錯，則開始執(zhí)行來自連接處
的處理過程。
根據(jù)上面所述的本發(fā)明，能確保輔差錯檢測功能，因而提供了一種改善系統(tǒng)可靠性的雙處理裝置。
權(quán)利要求
1.一種檢查雙處理裝置中的校驗程序的方法，該雙處理裝置包括通過差錯確認線和處理器之間的通信線相互聯(lián)系并組成主系統(tǒng)和輔系統(tǒng)的兩個處理器；經(jīng)總線分別與上述兩個處理器連接的兩個主存儲器；接到將上述兩個處理器和上述兩個主存儲器連接起來的總線上的排列次序；以及用作控制在總線上的總線占領(lǐng)權(quán)爭執(zhí)并包括在上述主處理器控制下由上述輔處理器執(zhí)行的檢驗程序的執(zhí)行地址對校驗程序的正常性進行檢查的總線判優(yōu)器。
2.按照權(quán)利要求1的方法，其中，上述主處理器在上述輔處理器的主存儲器中予設(shè)一個校驗程序的區(qū)間，定期檢查校驗程序的執(zhí)行地址，并且當(dāng)校驗程序的執(zhí)行地址落在予定的區(qū)間之處時決定校驗程序的超越正常范圍。
3.按照權(quán)利要求2的方法，其中，當(dāng)上述主處理器確定由輔系統(tǒng)所執(zhí)行的校驗程序正在超越正常范圍時，上述主處理器被迫與輔系統(tǒng)脫接。
4.按照權(quán)利要求1的方法，其中，檢查正常性包括檢查由上述輔處理器所執(zhí)行的校驗程序是否執(zhí)行。
全文摘要
本發(fā)明是檢查雙處理器裝置中校驗程序的方法。該雙處理器包括通過差錯確認成和處理器之間的通信線相互聯(lián)系并組成主系統(tǒng)和輔系統(tǒng)的兩個處理器；經(jīng)總成分別與兩個處理器連接的兩個主存儲器；接到將兩個處理器與兩個主存儲器連接起來的總成上的排列次序；以及用作控制在總線上總成占領(lǐng)權(quán)爭執(zhí)的總成制優(yōu)器。根據(jù)本方法，可在主處理器的控制下，按照輔處理器所執(zhí)行的校驗程序的執(zhí)行地址檢查校驗程序的正常性。
文檔編號G06F11/20GK1043022SQ8910918
公開日1990年6月13日 申請日期1989年11月14日 優(yōu)先權(quán)日1988年11月14日
發(fā)明者林孝雄 申請人:日本電氣株式會社