專利名稱:用于延遲雙計(jì)算機(jī)系統(tǒng)的數(shù)據(jù)和/或指令訪問的方法以及相應(yīng)的延遲單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明從根據(jù)獨(dú)立權(quán)利要求
的由現(xiàn)有技術(shù)所公開的特征的、用于延遲雙計(jì)算機(jī)系統(tǒng)的數(shù)據(jù)和/或指令訪問的方法以及相應(yīng)的延遲單元出發(fā)。
背景技術(shù)：
在將來的應(yīng)用中，例如尤其是在汽車或工業(yè)產(chǎn)品領(lǐng)域、也即例如機(jī)械領(lǐng)域中以及在自動(dòng)化領(lǐng)域中越來越多的基于微處理器或基于計(jì)算機(jī)的控制和調(diào)節(jié)系統(tǒng)不斷地被用于安全性關(guān)鍵的應(yīng)用中。在此，雙計(jì)算機(jī)系統(tǒng)或雙處理器系統(tǒng)(Dual Cores，雙核)是目前用于安全性關(guān)鍵的應(yīng)用、尤其是在汽車中例如用于防抱死系統(tǒng)、電子穩(wěn)定程序(ESP)、例如線控駕駛或線控轉(zhuǎn)向以及線控制動(dòng)等等的線控(X-by-Wire)系統(tǒng)或者在其它聯(lián)網(wǎng)系統(tǒng)中的常用計(jì)算機(jī)系統(tǒng)。為了滿足在將來的應(yīng)用中的高安全性要求，需要強(qiáng)大的差錯(cuò)機(jī)制和差錯(cuò)處理機(jī)制，尤其是以便消除例如在縮小計(jì)算機(jī)系統(tǒng)的半導(dǎo)體結(jié)構(gòu)的情況下所產(chǎn)生的瞬時(shí)差錯(cuò)。在此，保護(hù)核心本身、也即處理器是相對(duì)困難的。對(duì)此的一種解決方案是如所述的那樣采用雙計(jì)算機(jī)系統(tǒng)或雙核系統(tǒng)來進(jìn)行差錯(cuò)檢測(cè)。
但是在這種雙計(jì)算機(jī)系統(tǒng)的情況下的問題在于，用于識(shí)別差錯(cuò)的數(shù)據(jù)、尤其是輸出數(shù)據(jù)的比較在輸出時(shí)或者在輸出之后才進(jìn)行。也即，在保證數(shù)據(jù)和/或指令是正確的之前，數(shù)據(jù)已經(jīng)被引導(dǎo)到外部宿、也即例如通過數(shù)據(jù)總線或指令總線所連接的部件、例如存儲(chǔ)器和/或其它輸入/輸出單元。于是這可能導(dǎo)致尤其是在存儲(chǔ)器訪問中有差錯(cuò)時(shí)對(duì)有錯(cuò)誤的數(shù)據(jù)和/或指令執(zhí)行訪問、也即寫操作和/或讀操作。由于這種問題，在恢復(fù)某一系統(tǒng)狀態(tài)時(shí)，在斷開差錯(cuò)的后果時(shí)，在差錯(cuò)中斷之后生成正確的數(shù)據(jù)時(shí)，在崩潰之后重新使系統(tǒng)就緒，以及在返回到原始狀態(tài)的電路裝置中(這在下文中概況地被稱為恢復(fù))都可能產(chǎn)生差錯(cuò)，或者這僅僅在耗費(fèi)非常高的情況下才能實(shí)現(xiàn)。這樣的差錯(cuò)可能由于雙計(jì)算機(jī)系統(tǒng)的至少一個(gè)計(jì)算機(jī)的寫操作和/或讀操作形式的訪問而在整個(gè)系統(tǒng)和連接到該系統(tǒng)上的單元中引起差錯(cuò)，其中更困難的在于，不能確定哪些數(shù)據(jù)和/或指令被錯(cuò)誤地改變。

發(fā)明內(nèi)容因此本發(fā)明的任務(wù)在于，解決上述的問題，尤其是識(shí)別并避免在雙計(jì)算機(jī)系統(tǒng)訪問時(shí)、也即在寫操作和/或讀操作時(shí)的差錯(cuò)，并且因此防止尤其在恢復(fù)雙計(jì)算機(jī)系統(tǒng)時(shí)的困難。
本發(fā)明從用于延遲具有差錯(cuò)發(fā)現(xiàn)機(jī)制的計(jì)算機(jī)系統(tǒng)的數(shù)據(jù)和/或指令訪問的方法和延遲單元出發(fā)，其中該延遲單元如此來構(gòu)造，使得未被延遲的數(shù)據(jù)和/或指令訪問與差錯(cuò)識(shí)別之間的持續(xù)時(shí)間被補(bǔ)償。
此外，本發(fā)明從用于延遲具有第一和第二計(jì)算機(jī)的雙計(jì)算機(jī)系統(tǒng)的作為寫操作和/或讀操作的數(shù)據(jù)和/或指令訪問的方法出發(fā)，其中該第一和第二計(jì)算機(jī)以尤其是可預(yù)先給定的時(shí)間偏移來運(yùn)行，并且該雙計(jì)算機(jī)系統(tǒng)中的該時(shí)間偏移在訪問數(shù)據(jù)和/或指令時(shí)在所述兩個(gè)計(jì)算機(jī)的至少一個(gè)中被補(bǔ)償，為此采用相應(yīng)地被構(gòu)造的根據(jù)本發(fā)明的延遲單元。
有利地推薦一種延遲單元和一種方法，其中通過第一計(jì)算機(jī)的數(shù)據(jù)和/或指令與第二計(jì)算機(jī)的數(shù)據(jù)和/或指令的比較來進(jìn)行差錯(cuò)識(shí)別，其中該延遲單元如此來構(gòu)造或者如此來進(jìn)行延遲，使得對(duì)雙處理器系統(tǒng)的數(shù)據(jù)和/或指令的訪問、也即寫操作和/或讀操作尤其在一個(gè)計(jì)算機(jī)中一直被延遲，直到執(zhí)行了差錯(cuò)識(shí)別為止，由此可以避免錯(cuò)誤的數(shù)據(jù)和/或指令受到訪問、也即寫操作和/或讀操作。
該雙計(jì)算機(jī)系統(tǒng)的兩個(gè)計(jì)算機(jī)或者該雙計(jì)算機(jī)系統(tǒng)本身在此通過數(shù)據(jù)總線與至少一個(gè)第一部件相連接，其中該延遲單元在該雙計(jì)算機(jī)系統(tǒng)的至少一個(gè)計(jì)算機(jī)與所述至少一個(gè)第一部件之間被定位在該數(shù)據(jù)總線上。
在此，該雙計(jì)算機(jī)系統(tǒng)或兩個(gè)計(jì)算機(jī)可以通過指令總線與至少一個(gè)第二部件相連接，其中該延遲單元于是有利地在該雙計(jì)算機(jī)系統(tǒng)的至少一個(gè)計(jì)算機(jī)與所述至少一個(gè)第二部件之間被連接或定位在該指令總線上。
在具有混合的數(shù)據(jù)/指令總線的另一實(shí)施形式中，該雙計(jì)算機(jī)系統(tǒng)或該雙計(jì)算機(jī)系統(tǒng)的兩個(gè)計(jì)算機(jī)與至少一個(gè)第三部件相連接，其中該延遲單元于是合宜地在該雙計(jì)算機(jī)系統(tǒng)的至少一個(gè)計(jì)算機(jī)與所述至少一個(gè)第三部件之間被定位或連接在該混合的數(shù)據(jù)/指令總線上。在此，該方法有利地如此來設(shè)計(jì)或該延遲單元如此來構(gòu)造，使得作為訪問正好寫操作和讀操作、或者僅寫操作、以及在某些情況下僅讀操作被延遲。因此，通過延遲至少一個(gè)計(jì)算機(jī)對(duì)相應(yīng)連接在數(shù)據(jù)總線和/或指令總線上的第一和/或第二部件的寫操作，可以防止錯(cuò)誤的數(shù)據(jù)輸出和/或指令輸出、尤其是錯(cuò)誤地寫入到存儲(chǔ)器中，使得尤其是對(duì)于整個(gè)系統(tǒng)來說不會(huì)出現(xiàn)前述的后果。
同樣可以同時(shí)或?qū)ｉT延遲讀操作，使得在針對(duì)雙計(jì)算機(jī)系統(tǒng)的至少一個(gè)計(jì)算機(jī)輸入數(shù)據(jù)和/或指令時(shí)也可以避免差錯(cuò)，因?yàn)橐环矫嫖幢恍ｒ?yàn)的數(shù)據(jù)和/或指令不被接受或者可能由于不協(xié)調(diào)的接受而產(chǎn)生系統(tǒng)差錯(cuò)。同時(shí)可以避免恢復(fù)時(shí)的問題。
在此，該延遲單元有利地包含尤其是具有可預(yù)先給定的或可設(shè)定的延遲的延遲元件以及轉(zhuǎn)換組件，該轉(zhuǎn)換組件尤其是作為多路復(fù)用組件并且在此合宜地作為安全的多路復(fù)用組件來實(shí)施。在此，該安全的多路復(fù)用組件如此來構(gòu)造，使得設(shè)置有位轉(zhuǎn)換單元，并且在訪問延遲和訪問不延遲之間通過控制信號(hào)、尤其是寫/讀信號(hào)或從中導(dǎo)出的信號(hào)來進(jìn)行轉(zhuǎn)換，該控制信號(hào)在檢驗(yàn)單元、尤其是完全自檢(TSC)的校驗(yàn)器中被檢驗(yàn)，其中該控制信號(hào)首先被輸送到該位轉(zhuǎn)換單元，之后被輸送到該檢驗(yàn)單元。
在此，該延遲單元可以有利地如此來構(gòu)造，使得它本身、尤其是通過該檢驗(yàn)單元起識(shí)別差錯(cuò)的作用，也即被實(shí)現(xiàn)為識(shí)別差錯(cuò)，并輸出另一個(gè)可用的、尤其是可用于差錯(cuò)處理的差錯(cuò)信號(hào)。
為了避免例如由寫操作通過寫正好有錯(cuò)誤的數(shù)據(jù)和/或指令而觸發(fā)的差錯(cuò)，該延遲單元有利地如此來構(gòu)造，使得設(shè)置有變化信號(hào)，通過該變化信號(hào)將寫操作改變?yōu)樽x操作，從而避免錯(cuò)誤地寫數(shù)據(jù)和/或指令。
因此，這種根據(jù)本發(fā)明的延遲單元或者這種根據(jù)本發(fā)明的用于延遲的方法可以同樣被用于同步的、也即尤其是時(shí)鐘同步的、以及用于非時(shí)鐘同步的、也即非同步的雙處理器系統(tǒng)或雙計(jì)算機(jī)系統(tǒng)，以及被用在其它具有差錯(cuò)發(fā)現(xiàn)機(jī)制的計(jì)算機(jī)中，在這些計(jì)算機(jī)中在數(shù)據(jù)輸出期間或在數(shù)據(jù)輸出之后才能識(shí)別出差錯(cuò)，由此在數(shù)據(jù)輸出時(shí)鐘中不能及時(shí)提供差錯(cuò)信號(hào)以避免差錯(cuò)。因此可以在訪問數(shù)據(jù)和/或指令時(shí)避免前述的差錯(cuò)，尤其可以保證涉及存儲(chǔ)器訪問的數(shù)據(jù)和/或指令不會(huì)由于雙處理器或雙計(jì)算機(jī)系統(tǒng)中的差錯(cuò)而被破壞。此外還可以避免在恢復(fù)雙計(jì)算機(jī)系統(tǒng)時(shí)的所述困難。
其它優(yōu)點(diǎn)和有利的擴(kuò)展方案從實(shí)施例的說明以及權(quán)利要求
的特征得出。
在下文中借助附圖中所示的圖對(duì)本發(fā)明進(jìn)行更詳細(xì)的闡述。其中圖1示出具有根據(jù)本發(fā)明的延遲單元的雙計(jì)算機(jī)系統(tǒng)或雙處理器系統(tǒng)。
在圖2中示出了根據(jù)本發(fā)明的延遲單元的第一實(shí)施形式。
在圖3中示出了根據(jù)本發(fā)明的延遲單元的第二實(shí)施形式。
最后圖4示出根據(jù)本發(fā)明的延遲單元的多路復(fù)用組件、尤其是安全的多路復(fù)用器。
具體實(shí)施方式下面借助實(shí)施例來更詳細(xì)地解釋本發(fā)明。
圖1示出一個(gè)雙計(jì)算機(jī)系統(tǒng)，該雙計(jì)算機(jī)系統(tǒng)具有第一計(jì)算機(jī)100、尤其是主計(jì)算機(jī)和第二計(jì)算機(jī)101、尤其是從計(jì)算機(jī)。整個(gè)系統(tǒng)在此以可預(yù)先給定的時(shí)鐘或以可預(yù)先給定的時(shí)鐘周期(clock cycle)CLK來驅(qū)動(dòng)。通過計(jì)算機(jī)100的時(shí)鐘輸入端CLK1以及通過計(jì)算機(jī)101的時(shí)鐘輸入端CLK2將該時(shí)鐘輸入該系統(tǒng)。此外，在該雙計(jì)算機(jī)系統(tǒng)中示例性地包含用于識(shí)別差錯(cuò)的特殊的特征，即第一計(jì)算機(jī)100以及第二計(jì)算機(jī)101以某一時(shí)間偏移、尤其是可預(yù)先給定的時(shí)間偏移或可預(yù)先給定的時(shí)鐘偏移工作。在此，可以為時(shí)間偏移預(yù)先給定每一任意的時(shí)間，并且也可以針對(duì)時(shí)鐘周期的偏移預(yù)先給定每一任意的時(shí)鐘。這可以是整數(shù)個(gè)時(shí)鐘周期(clock cycle)的偏移，但也可以正好如本實(shí)例中所示的那樣是例如1.5個(gè)時(shí)鐘周期的偏移，其中這里第一計(jì)算機(jī)100比第二計(jì)算機(jī)101正好早1.5個(gè)時(shí)鐘周期工作或被驅(qū)動(dòng)。通過這種偏移可以避免同步差錯(cuò)、所謂的common mode failure(共模差錯(cuò))以相同方式干擾該計(jì)算機(jī)或處理器、也即該雙核系統(tǒng)的核心，并且因此保持未識(shí)別。也即，這種同步差錯(cuò)涉及由于上述偏移而處于程序運(yùn)行中的不同時(shí)刻的計(jì)算機(jī)，并且因此對(duì)兩個(gè)計(jì)算機(jī)產(chǎn)生不同的影響，由此可以識(shí)別差錯(cuò)。在沒有時(shí)鐘偏移的情況下的同類的差錯(cuò)影響也許在比較中是不能識(shí)別的，這由此被避免。為了在雙計(jì)算機(jī)系統(tǒng)中實(shí)現(xiàn)這種就時(shí)間或時(shí)鐘而言的偏移、這里尤其是1.5個(gè)時(shí)鐘周期的偏移，實(shí)現(xiàn)了偏移組件112至115。
為了識(shí)別前述的同步差錯(cuò)，該系統(tǒng)正好例如被設(shè)計(jì)用于以預(yù)先給定的時(shí)間偏移或時(shí)鐘周期偏移、這里尤其是1.5個(gè)時(shí)鐘周期的偏移工作，也即，在所述一個(gè)計(jì)算機(jī)、例如計(jì)算機(jī)100直接響應(yīng)(ansprechen)部件、尤其是外部部件103和104時(shí)，第二計(jì)算機(jī)101相對(duì)于該計(jì)算機(jī)100以正好1.5個(gè)時(shí)鐘周期的延遲工作。為了在這種情況下產(chǎn)生所期望的一個(gè)半周期延遲、也即1.5個(gè)時(shí)鐘周期的延遲，在時(shí)鐘輸入端CLK2上向計(jì)算機(jī)101饋入反相時(shí)鐘。但由此還必須把該計(jì)算機(jī)的前述端子、也即它的數(shù)據(jù)或指令在總線上延遲前述的時(shí)鐘周期、也即這里尤其是1.5個(gè)時(shí)鐘周期，為此正好如所述的那樣設(shè)置有偏移或延遲組件112至115。除了所述兩個(gè)計(jì)算機(jī)或處理器100和101外，還設(shè)置有部件103和104，這些部件通過由總線線路116A和116B和116C組成的總線116以及由總線線路117A和117B組成的總線117與所述兩個(gè)計(jì)算機(jī)100和101相連接。117在此是指令總線，其中用117A來表示指令地址總線并用117B來表示子指令(數(shù)據(jù))總線。該地址總線117A通過指令地址端子IA1(Instruction Adress 1)與計(jì)算機(jī)100連接，并通過指令地址端子IA2(Instruction Adress 2)與計(jì)算機(jī)101連接。指令本身通過該子指令總線117B傳輸，該子指令總線通過指令端子I1(Instruction1)與計(jì)算機(jī)100連接，并通過指令端子I2(Instruction 2)與計(jì)算機(jī)101連接。在由117A和117B組成的該指令總線117中，中間連接有部件103、例如指令存儲(chǔ)器、尤其是安全的指令存儲(chǔ)器或諸如此類的。尤其是作為指令存儲(chǔ)器的這些部件在該實(shí)例中也利用時(shí)鐘CLK來驅(qū)動(dòng)。此外還用116示出了數(shù)據(jù)總線，該數(shù)據(jù)總線包含數(shù)據(jù)地址總線或數(shù)據(jù)地址線116A和數(shù)據(jù)總線或數(shù)據(jù)線116B。在此，116A、也即數(shù)據(jù)地址線通過數(shù)據(jù)地址端子DA1(Data Adress 1)與計(jì)算機(jī)100連接，并通過數(shù)據(jù)地址端子DA2(Data Adress 2)與計(jì)算機(jī)101連接。同樣，數(shù)據(jù)總線或數(shù)據(jù)線116B通過數(shù)據(jù)端子DO1(Data Out 1)和數(shù)據(jù)端子DO2(Data Out 2)與計(jì)算機(jī)100以及計(jì)算機(jī)101連接。另外，數(shù)據(jù)總線線路116C也屬于該數(shù)據(jù)總線116，該數(shù)據(jù)總線線路116C通過數(shù)據(jù)端子DI1(Data In 1)和數(shù)據(jù)端子DI2(Data In 2)分別與計(jì)算機(jī)100以及計(jì)算機(jī)101連接。在由線路116A、116B和116C組成的該數(shù)據(jù)總線116中，中間連接有部件104、例如數(shù)據(jù)存儲(chǔ)器、尤其是安全的數(shù)據(jù)存儲(chǔ)器或諸如此類的。這些部件104在該實(shí)例中也被提供時(shí)鐘CLK。
在此，部件103和104代表通過數(shù)據(jù)總線和/或指令總線與雙計(jì)算機(jī)系統(tǒng)的計(jì)算機(jī)相連接并且根據(jù)就寫操作和/或讀操作而言對(duì)雙計(jì)算機(jī)系統(tǒng)的數(shù)據(jù)和/或指令的訪問可能獲得或輸出錯(cuò)誤的數(shù)據(jù)和/或指令的任意部件。雖然為了避免差錯(cuò)而設(shè)置有差錯(cuò)標(biāo)識(shí)發(fā)生器105、106和107，這些差錯(cuò)標(biāo)識(shí)發(fā)生器產(chǎn)生差錯(cuò)標(biāo)識(shí)、例如奇偶校驗(yàn)位或其它的差錯(cuò)碼、例如糾錯(cuò)碼、也即ECC或諸如此類的。于是，為此還設(shè)置有相應(yīng)的差錯(cuò)標(biāo)識(shí)校驗(yàn)裝置或校驗(yàn)裝置108和109，以便檢驗(yàn)相應(yīng)的差錯(cuò)標(biāo)識(shí)、也即例如奇偶校驗(yàn)位或諸如ECC之類的其它差錯(cuò)碼。
關(guān)于雙計(jì)算機(jī)系統(tǒng)中的冗余執(zhí)行的數(shù)據(jù)和/或指令的比較在如圖1中所示的比較器110和111中進(jìn)行。但是如果現(xiàn)在在計(jì)算機(jī)100和101之間存在由不同步的雙處理器系統(tǒng)引起的、或者在同步的雙處理器系統(tǒng)中由同步差錯(cuò)引起的、或者如在該特殊實(shí)例中那樣由用于差錯(cuò)識(shí)別所期望的時(shí)間或時(shí)鐘周期偏移、這里尤其是1.5個(gè)時(shí)鐘周期的偏移而引起的時(shí)間偏移、尤其是時(shí)鐘或時(shí)鐘周期偏移，那么一個(gè)計(jì)算機(jī)、這里尤其是計(jì)算機(jī)100可以以該時(shí)間或時(shí)鐘偏移、但也可以相對(duì)于其它的用戶或執(zhí)行元件或傳感器來讀或?qū)懖考?、尤其是外部部件、例如這里尤其是存儲(chǔ)器103或104中的有錯(cuò)誤的數(shù)據(jù)和/或指令。因此該計(jì)算機(jī)也可能由于該時(shí)鐘偏移錯(cuò)誤地執(zhí)行寫訪問來代替規(guī)定的讀訪問。這種情況自然導(dǎo)致整個(gè)系統(tǒng)的差錯(cuò)，尤其是不能清楚地表明哪些數(shù)據(jù)和/或指令剛剛被錯(cuò)誤地改變，由此還產(chǎn)生恢復(fù)問題。
為了解決該問題，現(xiàn)在如所示的那樣將延遲單元102連接到數(shù)據(jù)總線的線路中和/或指令總線中。出于清楚起見的原因，僅示出了到數(shù)據(jù)總線中的連接。就指令總線而言，這自然同樣是可以實(shí)現(xiàn)的并且可設(shè)想的。該延遲單元102或Delay Unit如此延遲訪問、這里尤其是存儲(chǔ)器訪問，使得尤其在例如通過比較器110和111進(jìn)行的差錯(cuò)識(shí)別中例如至少一直補(bǔ)償可能的時(shí)間或時(shí)鐘偏移，直到在該雙計(jì)算機(jī)系統(tǒng)中產(chǎn)生差錯(cuò)信號(hào)、也即在該雙計(jì)算機(jī)系統(tǒng)中執(zhí)行了差錯(cuò)識(shí)別為止。在此可以實(shí)現(xiàn)不同的變型方案延遲寫和讀操作，僅延遲寫操作，或者即使在也不是優(yōu)選的時(shí)也延遲讀操作。在此，可以通過變化信號(hào)、尤其是差錯(cuò)信號(hào)來將延遲的寫操作轉(zhuǎn)換為讀操作，以便阻止錯(cuò)誤的寫。
在圖2和3中示出了延遲單元102的不同的實(shí)施方式。延遲單元、也即Delay Unit 102的目的在于在所述時(shí)間偏移或時(shí)鐘周期偏移的范圍內(nèi)對(duì)訪問進(jìn)行延遲，以便對(duì)該時(shí)間偏移或時(shí)鐘周期偏移進(jìn)行補(bǔ)償，尤其是以便實(shí)現(xiàn)計(jì)算機(jī)100對(duì)部件、尤其是外部部件的寫操作直至檢驗(yàn)，以及因此實(shí)現(xiàn)相應(yīng)的數(shù)據(jù)和/或指令或各個(gè)地址的正確性。在此該延遲單元也可以以這樣的方式來實(shí)施，即該延遲單元識(shí)別其本身的差錯(cuò)并通過差錯(cuò)信號(hào)EO將該差錯(cuò)向外通知，這隨后將再次借助圖2和3來更詳細(xì)地解釋。
現(xiàn)在圖2示出一個(gè)延遲單元，該延遲單元具有兩個(gè)轉(zhuǎn)換組件201和200、尤其是多路復(fù)用組件、延遲元件204和校驗(yàn)裝置或檢驗(yàn)裝置203、尤其是TSC校驗(yàn)器。在此，該延遲單元由兩個(gè)分支、即一個(gè)讀分支和一個(gè)寫分支組成，該讀分支對(duì)應(yīng)于多路復(fù)用器200的下面的輸入路徑(下面三個(gè)箭頭)連同多路復(fù)用器201，該寫分支也即多路復(fù)用器200的上面的輸入路徑(上面三個(gè)箭頭)。也即，尤其當(dāng)該延遲單元僅應(yīng)延遲寫操作時(shí)該延遲單元由兩個(gè)路徑組成，可以通過轉(zhuǎn)換裝置、尤其是多路復(fù)用器200在這兩個(gè)路徑之間進(jìn)行轉(zhuǎn)換。在一個(gè)路徑中，數(shù)據(jù)和/或指令、在此DO1(Data Out 1)的數(shù)據(jù)、相應(yīng)的地址、這里DA1(Data Adress 1)以及這里尤其附加地存儲(chǔ)器控制信號(hào)MC(MemoryControl)無延遲地通過，在另一分支中這些數(shù)據(jù)通過該延遲元件204被延遲。兩個(gè)路徑之間的轉(zhuǎn)換通過轉(zhuǎn)換信號(hào)、尤其是寫/讀信號(hào)R/W或其反相、也即從中導(dǎo)出的信號(hào)反相R/W(＝R/W＝在圖2至4中具有上劃線的R/W)來進(jìn)行。
在寫分支、也即具有延遲元件204的分支中，在如前所述的預(yù)先給定的延遲為1.5個(gè)時(shí)鐘周期的情況下，例如進(jìn)行兩個(gè)時(shí)鐘周期的延遲，并且因此該延遲比所需的1.5個(gè)時(shí)鐘周期的最小值要長，由此允許存儲(chǔ)器以相同的時(shí)鐘輸入CLK被操作。也即所述延遲至少與所規(guī)定的時(shí)間偏移(這里為1.5個(gè)時(shí)鐘周期)一樣大，但也可以如在該實(shí)例中那樣更大。為了建立一致性，所屬的地址和控制信號(hào)同樣被延遲。如所述的那樣，這與對(duì)于指令總線來說可設(shè)想的一樣對(duì)于數(shù)據(jù)總線(例如對(duì)于正好用DA1和DO1表示的數(shù)據(jù)總線)來說是可以實(shí)現(xiàn)的。因此，該圖可以容易地轉(zhuǎn)換到用于IA1的指令總線。
示例性地選擇圖2和3中的各個(gè)連接的位數(shù)，也即這里在該實(shí)例中推薦16位系統(tǒng)加上一個(gè)奇偶校驗(yàn)位(16位+1奇偶校驗(yàn)位＝17位)。在其它例如8、32、64位加奇偶校驗(yàn)位或更寬的差錯(cuò)標(biāo)識(shí)的位寬上的傳輸在此可以毫無問題地進(jìn)行并且根據(jù)本發(fā)明是可設(shè)想的。同樣示例性地為存儲(chǔ)器控制信號(hào)MC(Memory Control)選擇4位。同樣，數(shù)目5位由于附加地耦合輸入的R/W反相位而可以例如被看作正好5位(4位+1R/W反相＝5位)。在轉(zhuǎn)換組件200的下面的輸入分支中(下面三個(gè)箭頭和這里所包含的轉(zhuǎn)換組件201)，所述延遲通過轉(zhuǎn)換裝置200被旁路、即繞過，通過轉(zhuǎn)換信號(hào)(尤其通過采用寫/讀信號(hào)R/W或從中導(dǎo)出的反相R/W)來控制。在采用R/W(寫/讀信號(hào))時(shí)，該信號(hào)通過反相元件205變?yōu)榉聪鄬?讀信號(hào)。又對(duì)數(shù)據(jù)和/或指令(這里例如為數(shù)據(jù))進(jìn)行聚集的第二轉(zhuǎn)換組件200、尤其是第二多路復(fù)用器同樣通過該信號(hào)、尤其是該寫/讀信號(hào)R/W和與之反相的信號(hào)來控制。在此情況下有利的是，如下所述從被延遲的路徑、也即在延遲元件204之后提取該信號(hào)。
因此，合宜的是，選擇被延遲的寫/讀信號(hào)R/W以及由此反相的反相R/W(＝
R/W)，因?yàn)榉駝t可能將啟動(dòng)訪問、尤其是寫訪問，而不會(huì)在存在其它相關(guān)的信號(hào)之前實(shí)現(xiàn)這里例如兩個(gè)時(shí)鐘周期的所期望的延遲。這可能將在讀和寫訪問之間轉(zhuǎn)換時(shí)產(chǎn)生問題。如果例如直接在寫訪問(寫操作)之后進(jìn)行讀訪問(讀操作)，那么被延遲的寫訪問和直接跟隨其后的讀訪問必定被并行執(zhí)行。也即在寫操作和跟隨其后的讀操作之間應(yīng)該沒有正好兩個(gè)時(shí)鐘的間隔，或者在實(shí)現(xiàn)寫操作和跟隨其后的讀操作之間這里為兩個(gè)時(shí)鐘周期的最小間隔時(shí)，可以更簡單地實(shí)現(xiàn)。在寫操作時(shí)，在轉(zhuǎn)換組件200的輸出端上出現(xiàn)寫操作的持續(xù)時(shí)間的間隙。在該間隙期間，該轉(zhuǎn)換組件200、也即多路復(fù)用器將激活讀分支、也即多路復(fù)用器200的下面三個(gè)輸入，其中該分支的未被延遲的數(shù)據(jù)或地址和控制信息總是還屬于寫操作。為了避免這些信息、也即前述的操作到達(dá)總線，設(shè)置有轉(zhuǎn)換裝置201，該轉(zhuǎn)換裝置在這種情況下在該等待時(shí)間存在期間給多路復(fù)用器200的下面的輸入提供非關(guān)鍵的常數(shù)、如這里在圖2中所示的無操作(No Operation)NO，直到多路復(fù)用器200可能轉(zhuǎn)換到上面的三個(gè)輸入路徑、也即被延遲的路徑并執(zhí)行當(dāng)前的寫操作。
為了在這種情況下使接口相對(duì)于其它部件得到保障，信號(hào)數(shù)據(jù)地址DA1(Data Adress)、數(shù)據(jù)輸出DO1(Data Out)和控制信號(hào)(MemoryControl)MC在該實(shí)例中分別通過簡單的奇偶校驗(yàn)位來保護(hù)。該奇偶校驗(yàn)位通過指令總線的校驗(yàn)單元109或108來保護(hù)，其中由于在圖1中未示出，所以該存儲(chǔ)器控制信號(hào)MC通過附加的存儲(chǔ)器校驗(yàn)器202來保護(hù)。信號(hào)MC的奇偶校驗(yàn)位同樣通過延遲元件204如其余信號(hào)一樣被延遲。因?yàn)槊總€(gè)信號(hào)種類DA1、DO1和MC的信號(hào)獨(dú)立地在該延遲單元中被引導(dǎo)，所以這種簡單的奇偶校驗(yàn)位能夠?qū)崿F(xiàn)相對(duì)于單個(gè)差錯(cuò)的足夠的保護(hù)。在多重差錯(cuò)識(shí)別或多重差錯(cuò)的保護(hù)以及校正中可以如前所述采用更強(qiáng)大的差錯(cuò)標(biāo)識(shí)。
因?yàn)橛糜诳刂妻D(zhuǎn)換單元的轉(zhuǎn)換信號(hào)或變化信號(hào)、也即這里為寫/讀信號(hào)R/W執(zhí)行特殊的作用，所以這些信號(hào)在一個(gè)特殊的實(shí)施方案中再次應(yīng)當(dāng)被具體地保護(hù)。這應(yīng)當(dāng)通過雙軌碼(也即在兩個(gè)軌道上)直接在輸入到該延遲單元中時(shí)進(jìn)行，其中這將再次參照?qǐng)D4來更詳細(xì)地描述。
可以通過路徑DAE/DOE、206、207和208來實(shí)現(xiàn)附加的功能。對(duì)此，在諸如故障保護(hù)存儲(chǔ)器的標(biāo)準(zhǔn)部件中有差錯(cuò)的情況下或者在寫操作轉(zhuǎn)換為讀操作時(shí)，可以實(shí)現(xiàn)寫操作的保護(hù)。雙核的差錯(cuò)信號(hào)DAE/DOE作為雙軌碼存在。該雙軌碼被轉(zhuǎn)換為單軌信號(hào)，更確切地說位于在這期間的時(shí)間偏移之前。這在比較組件206中進(jìn)行，該比較組件尤其可以作為異或組件來實(shí)施。該異或元件206在此同時(shí)由多信號(hào)產(chǎn)生單信號(hào)?？蛇x擇的是，現(xiàn)在在延遲元件207中附加0.5個(gè)時(shí)鐘周期的時(shí)間延遲，以便在該延遲單元中實(shí)現(xiàn)所得到的具有相應(yīng)數(shù)據(jù)字的差錯(cuò)信號(hào)的時(shí)間校正。這是因?yàn)樵谖覀兊睦又性撗舆t單元根據(jù)延遲元件延遲2個(gè)時(shí)鐘周期。于是如果把例如與門用作模塊208，那么所述寫/讀信號(hào)R/W可以被屏蔽，以便阻斷寫訪問，如結(jié)合模塊208的布線所示的。
該DAE/DOE輸入、也即來自計(jì)算機(jī)的差錯(cuò)信號(hào)同樣可以如來自202的存儲(chǔ)器控制信號(hào)MC的奇偶校驗(yàn)位以及轉(zhuǎn)換裝置201和202的轉(zhuǎn)換或變化信號(hào)、也即尤其是所述寫/讀信號(hào)R/W以及從中導(dǎo)出的反相寫/讀信號(hào)(反相R/W)那樣被輸送至檢驗(yàn)組件203(尤其是被構(gòu)造為TSC校驗(yàn)器)，由此得到可用于進(jìn)一步的差錯(cuò)處理的差錯(cuò)信號(hào)EO(ErrorOut)。如已經(jīng)提及的那樣，在圖4中更詳細(xì)地解釋把寫/讀信號(hào)R/W和R/W用于多路復(fù)用器中的轉(zhuǎn)換及其檢驗(yàn)。
在按照?qǐng)D2的延遲單元中，按照實(shí)施方案現(xiàn)在在輸出端上根據(jù)讀操作或?qū)懖僮鞯玫轿幢谎舆t的或被延遲的數(shù)據(jù)地址信號(hào)DA1d(DataAddress delayed)、未被延遲的或被延遲的數(shù)據(jù)信號(hào)或數(shù)據(jù)輸出信號(hào)DO1d(Data Out delayed)，以及在該特殊例子中當(dāng)存儲(chǔ)器組件被用作部件、尤其是外部部件時(shí)，獲得存儲(chǔ)器控制信號(hào)MCd(Memory Controldelayed)，該存儲(chǔ)器控制信號(hào)同樣是未被延遲的或延遲的。
圖3現(xiàn)在在第二實(shí)施形式中再次示出一個(gè)延遲單元，其中該延遲單元如所示的那樣也可以僅僅由轉(zhuǎn)換組件或多路復(fù)用器200和兩個(gè)分支來實(shí)施。在此情況下，在圖2中僅使用第二多路復(fù)用器200，使得輸入DA1、DO1和MC被直接輸送至該第二多路復(fù)用器200。相同的輸入如前所述已經(jīng)通過延遲元件204被延遲，并同樣被輸送至該多路復(fù)用器200。在此，數(shù)據(jù)(也即這里為數(shù)據(jù)地址DA1、數(shù)據(jù)DO1和存儲(chǔ)器控制信號(hào)MC)同時(shí)進(jìn)入兩個(gè)分支，其中寫操作在未被延遲的路徑中被轉(zhuǎn)換為讀操作。寫操作向讀操作的變化或轉(zhuǎn)換同樣可以通過寫/讀信號(hào)R/W或從中導(dǎo)出的R/W反相來實(shí)現(xiàn)。
另外，除了省略了第一多路復(fù)用器201的事實(shí)之外，該第二實(shí)施形式與第一實(shí)施形式可比較地來構(gòu)造，由此附圖標(biāo)記和功能只要存在也就相同。例外是檢驗(yàn)單元，因?yàn)樵摍z驗(yàn)單元由于缺少多路復(fù)用器201而被輸入較少的信號(hào)并且為此可以稍微不同地進(jìn)行構(gòu)造，因此這里用303來表示。但同樣輸出可進(jìn)一步使用的在差錯(cuò)處理的范圍內(nèi)可用的差錯(cuò)信號(hào)EO。
尤其是在部件都被掛到公共總線上的Neumann體系結(jié)構(gòu)中，僅延遲寫操作是有利的。合宜地，在Neumann體系結(jié)構(gòu)的范圍內(nèi)無延遲地進(jìn)行指令存儲(chǔ)器訪問和讀操作。
在該延遲單元中，作為轉(zhuǎn)換組件或多路復(fù)用器可以使用按照?qǐng)D4的安全的多路復(fù)用器。在此情況下，數(shù)據(jù)通過差錯(cuò)識(shí)別碼、這里例如奇偶校驗(yàn)位來保護(hù)，并且控制信號(hào)、也即轉(zhuǎn)換或變化信號(hào)、這里尤其是寫/讀信號(hào)R/W和從中導(dǎo)出的反相寫/讀信號(hào)
R/W這里例如以雙軌邏輯同樣被保護(hù)。也即該R/W以及反相信號(hào)首先被輸送至所述安全的多路復(fù)用器，并從那里被輸送至檢驗(yàn)單元、即TSC校驗(yàn)器203或303。在這些預(yù)先設(shè)定的情況下，涉及寫/讀信號(hào)的一條軌道的差錯(cuò)通過該檢驗(yàn)單元TSC 203或303來檢測(cè)，而單差錯(cuò)在多路復(fù)用電路中涉及簡單的輸出位并且因此可以通過奇偶校驗(yàn)來確定。也即，如前面所實(shí)現(xiàn)的數(shù)據(jù)和/或指令如在標(biāo)準(zhǔn)多路復(fù)用器中那樣被轉(zhuǎn)換，其中另外還有奇偶校驗(yàn)位或其它差錯(cuò)標(biāo)識(shí)被轉(zhuǎn)換?？刂菩盘?hào)、也即轉(zhuǎn)換或變化信號(hào)R/W和R/W反相首先被引導(dǎo)到用于各個(gè)位的所有轉(zhuǎn)換器(這里在組件401至406中尤其被表示為與門)，其中同樣向這些轉(zhuǎn)換器輸送相應(yīng)的輸入I10、I11、I20、I21至In0、In1。然后這些組件或者其來自401-406的輸出信號(hào)分別如圖4中所示的那樣被匯總到組件407至409中。為此組件407-409尤其作為或門來實(shí)施。在此情況下，于是得到多路復(fù)用組件的輸出O1、O2至On。圖4中所示的結(jié)構(gòu)僅僅是根據(jù)圖2和3的多路復(fù)用組件的總結(jié)構(gòu)的一部分，其中圖2和圖2具有在其中示例性示出的每個(gè)信號(hào)路徑的17位或5位的位寬。也即，根據(jù)圖2和3的兩個(gè)多路復(fù)用組件201和200有利地以圖4的形式來實(shí)施，以便如前所述能夠識(shí)別錯(cuò)誤轉(zhuǎn)換的數(shù)據(jù)路徑并簡化差錯(cuò)識(shí)別。這樣的差錯(cuò)不能通過單純的奇偶校驗(yàn)來確定，因?yàn)橹灰淮嬖谖环D(zhuǎn)，錯(cuò)誤的信號(hào)路徑的數(shù)據(jù)也就具有正確的奇偶性。
該安全性分組通過保護(hù)通向部件、尤其對(duì)應(yīng)于圖1的103和104的外部部件的接口來封閉，其方式是如圖1中已經(jīng)示出的那樣設(shè)置用于產(chǎn)生差錯(cuò)標(biāo)識(shí)的差錯(cuò)標(biāo)識(shí)單元105-107和用于檢驗(yàn)所述差錯(cuò)標(biāo)識(shí)的差錯(cuò)檢校驗(yàn)單元108和109尤其是作為奇偶校驗(yàn)位校驗(yàn)器和奇偶校驗(yàn)位發(fā)生器。在此所產(chǎn)生的差錯(cuò)信號(hào)于是可以正好作為根據(jù)圖2和圖3的DAE/DOE信號(hào)、正好作為數(shù)據(jù)地址差錯(cuò)或數(shù)據(jù)輸出差錯(cuò)如所述的那樣也用在延遲組件中。
在安全的多路復(fù)用器中控制信號(hào)或轉(zhuǎn)換或變化信號(hào)R/W和R/W反相首先被引導(dǎo)到用于單個(gè)位的所有轉(zhuǎn)換器，然后才在TSC校驗(yàn)器中被校驗(yàn)，因此該多路復(fù)用器的使用可以通過檢驗(yàn)控制信號(hào)來識(shí)別該控制信號(hào)中的差錯(cuò)，或者如果僅有一位被錯(cuò)誤地轉(zhuǎn)換，那么這通過要轉(zhuǎn)換的數(shù)據(jù)的數(shù)據(jù)編碼來識(shí)別。
因此，通過本發(fā)明，可以在雙計(jì)算機(jī)系統(tǒng)的范圍內(nèi)以相對(duì)簡單的方法實(shí)現(xiàn)安全性的顯著提高。
權(quán)利要求
1.用于延遲具有差錯(cuò)發(fā)現(xiàn)機(jī)制的計(jì)算機(jī)系統(tǒng)的數(shù)據(jù)和/或指令訪問的延遲單元(102)，其中所述延遲單元如此來構(gòu)造，使得未被延遲的數(shù)據(jù)和/或指令訪問與差錯(cuò)識(shí)別之間的持續(xù)時(shí)間被補(bǔ)償。
2.用于延遲雙計(jì)算機(jī)系統(tǒng)的數(shù)據(jù)和/或指令訪問的延遲單元(102)，該雙計(jì)算機(jī)系統(tǒng)具有第一計(jì)算機(jī)(100)和第二計(jì)算機(jī)(101)，其中所述第一和第二計(jì)算機(jī)以某一時(shí)間偏移工作，并且所述延遲單元如此來構(gòu)造，使得該雙計(jì)算機(jī)系統(tǒng)中的該時(shí)間偏移在訪問數(shù)據(jù)和/或指令時(shí)在所述兩個(gè)計(jì)算機(jī)中的至少一個(gè)中被補(bǔ)償。
3.根據(jù)權(quán)利要求
1或2所述的延遲單元，其特征在于，通過所述第一計(jì)算機(jī)(100)的數(shù)據(jù)和/或指令與所述第二計(jì)算機(jī)(101)的數(shù)據(jù)和/或指令的比較來進(jìn)行差錯(cuò)識(shí)別，其中所述延遲單元(102)如此來構(gòu)造，使得所述延遲單元將雙處理器系統(tǒng)的數(shù)據(jù)和/或指令訪問一直延遲，直到執(zhí)行了差錯(cuò)識(shí)別為止。
4.根據(jù)權(quán)利要求
1或2所述的延遲單元，其特征在于，所述雙計(jì)算機(jī)系統(tǒng)通過數(shù)據(jù)總線(116)與至少一個(gè)第一部件(104)相連接，并且所述延遲單元(102)在所述雙計(jì)算機(jī)系統(tǒng)的至少一個(gè)計(jì)算機(jī)(100)與所述至少一個(gè)第一部件(104)之間被定位在所述數(shù)據(jù)總線上。
5.根據(jù)權(quán)利要求
1或2所述的延遲單元，其特征在于，所述雙計(jì)算機(jī)系統(tǒng)通過指令總線(117)與至少一個(gè)第二部件(103)相連接，并且所述延遲單元(102)在所述雙計(jì)算機(jī)系統(tǒng)的至少一個(gè)計(jì)算機(jī)(100)與所述至少一個(gè)第二部件(103)之間被定位在所述指令總線上。
6.根據(jù)權(quán)利要求
1或2所述的延遲單元，其特征在于，所述雙計(jì)算機(jī)系統(tǒng)通過混合的數(shù)據(jù)/指令總線與至少一個(gè)第三部件相連接，并且所述延遲單元在所述雙計(jì)算機(jī)系統(tǒng)的至少一個(gè)計(jì)算機(jī)與所述至少一個(gè)第三部件之間被定位在所述混合的數(shù)據(jù)/指令總線上。
7.根據(jù)權(quán)利要求
1或2所述的延遲單元，其特征在于，所述延遲單元如此來構(gòu)造，使得寫操作和讀操作作為訪問被延遲。
8.根據(jù)權(quán)利要求
1或2所述的延遲單元，其特征在于，所述延遲單元如此來構(gòu)造，使得僅有寫操作作為訪問被延遲。
9.根據(jù)權(quán)利要求
1或2所述的延遲單元，其特征在于，所述延遲單元如此來構(gòu)造，使得僅有讀操作作為訪問被延遲。
10.根據(jù)權(quán)利要求
1或2所述的延遲單元，其特征在于，所述延遲單元包含延遲元件(204)和轉(zhuǎn)換組件(200)。
11.根據(jù)權(quán)利要求
1或2所述的延遲單元，其特征在于，所述延遲單元如此來構(gòu)造，使得所述延遲單元能夠在訪問延遲和訪問不延遲之間轉(zhuǎn)換。
12.根據(jù)權(quán)利要求
11所述的延遲單元，其特征在于，所述轉(zhuǎn)換通過寫/讀信號(hào)(R/W)或從該寫/讀信號(hào)中導(dǎo)出的信號(hào)(反相R/W)來引入。
13.根據(jù)權(quán)利要求
1或2所述的延遲單元，其特征在于，所述延遲單元如此來構(gòu)造，使得所述延遲單元本身是識(shí)別差錯(cuò)的。
14.根據(jù)權(quán)利要求
10所述的延遲單元，其特征在于，所述轉(zhuǎn)換組件(200)作為安全的多路復(fù)用組件來實(shí)施。
15.根據(jù)權(quán)利要求
11和14所述的延遲單元，其特征在于，所述安全的多路復(fù)用組件如此來構(gòu)造，使得設(shè)置有位轉(zhuǎn)換單元(401，402)，并且通過控制信號(hào)(R/W)來進(jìn)行轉(zhuǎn)換，該控制信號(hào)在檢驗(yàn)單元(TSC)中被檢驗(yàn)，其中所述控制信號(hào)首先被輸送給所述位轉(zhuǎn)換單元，然后被輸送給所述檢驗(yàn)單元。
16.根據(jù)權(quán)利要求
1或2所述的延遲單元，其特征在于，所述訪問作為寫操作或讀操作來構(gòu)造，并且所述延遲單元如此來構(gòu)造，使得設(shè)置有變化信號(hào)，通過該變化信號(hào)將寫操作改變?yōu)樽x操作。
17.具有根據(jù)權(quán)利要求
1或2所述的延遲單元的雙計(jì)算機(jī)系統(tǒng)。
18.用于延遲雙計(jì)算機(jī)系統(tǒng)的數(shù)據(jù)和/或指令訪問的方法，其中該雙計(jì)算機(jī)系統(tǒng)具有第一計(jì)算機(jī)(100)和第二計(jì)算機(jī)(101)，其中所述第一和第二計(jì)算機(jī)以某一時(shí)間偏移工作，并且所述雙計(jì)算機(jī)系統(tǒng)中的該時(shí)間偏移在訪問數(shù)據(jù)和/或指令時(shí)在所述兩個(gè)計(jì)算機(jī)中的至少一個(gè)中被補(bǔ)償。
19.用于延遲計(jì)算機(jī)系統(tǒng)的數(shù)據(jù)和/或指令訪問的方法，其中該計(jì)算機(jī)系統(tǒng)具有用于差錯(cuò)識(shí)別的差錯(cuò)發(fā)現(xiàn)機(jī)制，其特征在于，未被延遲的數(shù)據(jù)和/或指令訪問與所述差錯(cuò)識(shí)別之間的持續(xù)時(shí)間被補(bǔ)償。
專利摘要
公開了用于延遲雙計(jì)算機(jī)系統(tǒng)的數(shù)據(jù)和/或指令訪問的延遲單元(102)和方法，其中該雙計(jì)算機(jī)系統(tǒng)具有第一計(jì)算機(jī)(100)和第二計(jì)算機(jī)(101)，其中該第一和第二計(jì)算機(jī)以某一時(shí)間偏移工作，并且該延遲單元如此來構(gòu)造，使得雙計(jì)算機(jī)系統(tǒng)中的該時(shí)間偏移在訪問數(shù)據(jù)和/或指令時(shí)在這兩個(gè)計(jì)算機(jī)的至少一個(gè)中被補(bǔ)償，以及還公開了用于延遲具有用于識(shí)別差錯(cuò)的差錯(cuò)發(fā)現(xiàn)機(jī)制的、計(jì)算機(jī)系統(tǒng)的數(shù)據(jù)和/或指令訪問的方法和延遲單元，其特征在于，補(bǔ)償未延遲的數(shù)據(jù)和/或指令訪問與差錯(cuò)識(shí)別之間的持續(xù)時(shí)間。
文檔編號(hào)G06F11/16GK1993680SQ200580026668
公開日2007年7月4日 申請(qǐng)日期2005年8月3日
發(fā)明者B·米勒, W·哈特, T·科特克, A·施泰寧格爾 申請(qǐng)人:羅伯特·博世有限公司導(dǎo)出引文BiBTeX, EndNote, RefMan