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用中斷信號結(jié)束關(guān)機模式的微處理器及控制時鐘信號的方法

文檔序號:71975閱讀:302來源:國知局
專利名稱:用中斷信號結(jié)束關(guān)機模式的微處理器及控制時鐘信號的方法
技術(shù)領(lǐng)域
本發(fā)明涉及一種微處理器及其控制時鐘的方法,尤指一種微處理器及其在關(guān)機模式下控制時鐘信號的方法。
背景技術(shù)
公知的8051/8052微處理器芯片的結(jié)構(gòu)是由英特爾(Intel R)公司提出的,該微處理器芯片已廣泛地用來作為控制單元使用,如業(yè)界所公知,該微處理器芯片可使用一待機模式(idle mode)以及一關(guān)機模式(power downmode)來執(zhí)行電源管理以降低功率消耗(power consumption),請參閱圖1,圖1為公知微處理器芯片20的電路示意圖。微處理器芯片20連接于一外部的時鐘產(chǎn)生器(clock generator)10,而時鐘產(chǎn)生器10包含有一振蕩器(oscillator)12(例如一石英振蕩器),以及二個電容14用來穩(wěn)定振蕩器12所輸出的時鐘信號,微處理器芯片20包含有一邏輯運算電路22,一中斷控制單元(interrupt control unit)24,一待機模式控制單元26,以及一關(guān)機模式控制單元28。邏輯運算電路22用來執(zhí)行一預(yù)定位邏輯運算,中斷控制單元24用來接收一外部產(chǎn)生的中斷信號Int來啟動一相應(yīng)的中斷服務(wù)(interruptservice routine),待機模式控制單元26用來控制待機模式的啟動與終止,其包含有一觸發(fā)器(flip-flop)30,以及二個邏輯門(logic gate)32、34,而觸發(fā)器30可儲存一控制位IDL,亦即利用該控制位IDL的邏輯值(“1”或“0”)來決定是否啟動該待機模式,而關(guān)機模式控制單元28則用來控制關(guān)機模式的啟動或終止,其包含有一觸發(fā)器36以及一邏輯門38,觸發(fā)器36儲存一控制位PD,亦即利用該控制位PD的邏輯值(“1”或“0”)來決定是否啟動該關(guān)機模式。此外,一硬件重置信號Rst可輸入微處理器芯片20以重置(reset)微處理器芯片20到一初始狀態(tài),舉例來說,對于使用該微處理器芯片20做為控制器(micro control unit,MCU)的手提無線對講機(walki-talki)而言,使用者可按壓一電源開關(guān)而停止使用該手提無線對講機,亦即使該手提無線對講機進入一關(guān)機模式,而當該使用者稍后要使用該手提無線對講機時,該使用者重新按壓該電源開關(guān)而使一電源供應(yīng)裝置(例如電池)提供該手提無線對講機所需的操作電壓,因此會同時輸入該硬件重置信號Rst至該微處理器芯片20以重置微處理器芯片20到一初始狀態(tài)。微處理器芯片20的操作簡述如下,舉例來說,該硬件重置信號Rst與該中斷信號Int的初始狀態(tài)為高邏輯電位“1”,當欲觸發(fā)一硬件重置事件或一中斷事件時,該硬件重置信號Rst或該中斷信號Int便會分別由高邏輯電位“1”轉(zhuǎn)變(transit)為低邏輯電位“0”,當控制位IDL為低邏輯電位“0”時,且經(jīng)由觸發(fā)器30輸出至邏輯門34,由于邏輯門34執(zhí)行一NAND邏輯運算,因此當有一輸入端為低邏輯電位“0”時,邏輯門34的輸出端保持為高邏輯電位“1”,由于邏輯門34的另一輸入端為時鐘產(chǎn)生器10所輸出的時鐘信號,所以該時鐘信號會被邏輯門34隔絕而無法輸入邏輯運算單元22以驅(qū)動邏輯運算單元22,公知的微處理器芯片20是依據(jù)該時鐘信號以邊緣觸發(fā)(edge-trigger)的方式來工作的,因此邏輯運算單元22會停止操作而中斷目前執(zhí)行中的預(yù)定位邏輯運算,亦即邏輯門34的功能是用來做為一時鐘門(clock-gating)單元以控制輸入邏輯運算電路22的時鐘信號,此時微處理器芯片20即進入一待機模式。由于時鐘產(chǎn)生器10所輸出的時鐘信號仍會驅(qū)動中斷控制單元24,因此當一中斷事件觸發(fā)而使中斷信號Int成為一低邏輯電位“0”時,中斷控制單元24會輸出一低邏輯電位“0”的信號至邏輯門32(其執(zhí)行AND位邏輯運算)以清除控制位IDL,亦即使控制位IDL成為高邏輯電位“1”,同時中斷控制單元24會執(zhí)行一相應(yīng)的中斷服務(wù),經(jīng)由邏輯門34的邏輯運算結(jié)果可知該時鐘信號可開始輸入邏輯運算電路22,因此當該中斷服務(wù)結(jié)束時,中斷控制單元24便通知邏輯運算電路22繼續(xù)執(zhí)行之前因為待機模式而被迫中斷的預(yù)定位邏輯運算,亦即當一中斷事件觸發(fā)后即可結(jié)束該待機模式。當控制位PD被設(shè)定為低邏輯電位“0”時,該控制位PD會做為邏輯門38的一輸入端,由于邏輯門38執(zhí)行一NAND邏輯運算,因此邏輯門38的輸出保持為高邏輯電位“1”,因此連接于邏輯門38的時鐘產(chǎn)生器10的時鐘信號會被邏輯門38所隔絕,且時鐘產(chǎn)生器10最后會停止產(chǎn)生該時鐘信號而無法用來驅(qū)動微處理器芯片20,亦即邏輯門38是用來做為一時鐘門單元以控制輸入微處理器芯片20的時鐘信號,當觸發(fā)一硬件重置事件以重新啟動微處理器芯片20,并使微處理器芯片20處于一初始狀態(tài)時,硬件重置信號Rst會由高邏輯電位“1”轉(zhuǎn)變?yōu)榈瓦壿嬰娢弧?”,此時觸發(fā)器36會清除控制位PD并設(shè)定為高邏輯電位“1”,所以微處理器芯片20便可結(jié)束關(guān)機狀態(tài)。
如上所述,當微處理器芯片20處于待機模式時,由于輸入邏輯運算電路22的時鐘信號中斷,因此邏輯運算電路22會中斷目前執(zhí)行中的位邏輯處理,而運算中的數(shù)據(jù)會保持在相關(guān)暫存器(buffer)中,由于邏輯運算電路22無法使用時鐘信號進行運算,因此可降低微處理器芯片20的功率消耗,為了恢復(fù)微處理器芯片20的操作,必須使用中斷控制單元24,由于時鐘產(chǎn)生器10的時鐘信號仍會在待機模式下驅(qū)動中斷控制單元24,因此當一中斷事件觸發(fā)產(chǎn)生中斷信號Int時,中斷控制單元24可正常運作而使邏輯運算電路22結(jié)束待機狀態(tài),因此邏輯運算電路22便可繼續(xù)執(zhí)行進入待機模式前所執(zhí)行的位邏輯處理。然而,由于時鐘產(chǎn)生器10仍不斷地產(chǎn)生該時鐘信號,不但其本身會產(chǎn)生功率消耗,且微處理器芯片20中,時鐘信號未被中斷的電路元件,例如中斷控制單元24仍會維持其正常操作而產(chǎn)生功率消耗。相反地,對于微處理器芯片20處于關(guān)機模式而言,時鐘產(chǎn)生器10本身會停止產(chǎn)生該時鐘信號,因此微處理器芯片20中以該時鐘信號驅(qū)動的所有電路元件均會中斷執(zhí)行而使整體功率消耗大幅降低,但是微處理器芯片20并無法象在上述待機模式中那樣在停止關(guān)機模式后繼續(xù)執(zhí)行被中斷的預(yù)定位邏輯運算,亦即當觸發(fā)一硬件重置事件以結(jié)束該關(guān)機模式時,微處理器芯片20會因為重新啟動而處于一初始狀態(tài),此時暫存器中所記錄的數(shù)據(jù)均會被清除,因此,相對于待機模式,雖然使用關(guān)機模式可以大幅降低功率消耗,但是微處理器芯片20卻無法在結(jié)束關(guān)機模式后象待機模式一樣繼續(xù)執(zhí)行被中斷的位邏輯處理。

發(fā)明內(nèi)容
因此,本發(fā)明要解決的技術(shù)問題在于,提供一種微處理器及其控制時鐘的方法,尤其是一種微處理器在關(guān)機模式下控制時鐘信號的方法,其可使該微處理器在結(jié)束該關(guān)機模式后繼續(xù)執(zhí)行因關(guān)機模式而被迫中斷的程序,以解決上述問題。
上述技術(shù)問題是通過一種微處理器(microprocessor)的時鐘控制方法解決的,其中,該微處理器連接于一時鐘產(chǎn)生器(clock generator),該時鐘產(chǎn)生器用來產(chǎn)生一時鐘信號以驅(qū)動該微處理器,該微處理器包含一時鐘控制單元,其電連接于該時鐘產(chǎn)生器,用來控制該時鐘產(chǎn)生器是否輸出該時鐘信號;一第一控制單元,其電連接于該時鐘控制單元,該第一控制單元在接收到輸入的一中斷(interrupt)信號時產(chǎn)生電平觸發(fā)(level-trigger)并輸出一第一控制信號至該時鐘控制單元;以及一第二控制單元,其電連接于該時鐘控制單元,當執(zhí)行關(guān)機模式(power-down mode)時,該第二控制單元會輸出一第二控制信號至該時鐘控制單元。該時鐘控制方法包含步驟(a)該第二控制單元輸出該第二控制信號至該時鐘控制單元來停止該時鐘產(chǎn)生器輸出該時鐘信號以執(zhí)行該關(guān)機模式;以及(b)在執(zhí)行步驟(a)后,輸入該中斷信號至該第一控制單元以使其產(chǎn)生電平觸發(fā),并使該第一控制單元輸出該第一控制信號至該時鐘控制單元來重新啟動該時鐘產(chǎn)生器產(chǎn)生該時鐘信號。
上述技術(shù)問題還通過一種微處理器(microprocessor)來解決,該微處理器連接于一時鐘產(chǎn)生器(clock generator),該時鐘產(chǎn)生器用來產(chǎn)生一時鐘信號以驅(qū)動該微處理器,該微處理器包含一時鐘控制單元,其電連接于該時鐘產(chǎn)生器,用來控制該時鐘產(chǎn)生器是否輸出該時鐘信號;一第一控制單元,其電連接于該時鐘控制單元,用來接收輸入的一中斷信號并輸出一第一控制信號至該時鐘控制單元,該第一控制單元以電平觸發(fā)的方式來檢測該中斷信號;以及一第二控制單元,其電連接于該時鐘控制單元,當執(zhí)行一關(guān)機模式(power-down mode)時驅(qū)動該第二控制單元輸出一第二控制信號至該時鐘控制單元。其中,該第二控制單元輸出該第二控制信號至該時鐘控制單元來停止該時鐘產(chǎn)生器輸出該第二控制信號至該時鐘控制單元來停止該時鐘產(chǎn)生器輸出該時鐘信號至該微處理器以執(zhí)行該關(guān)機模式,然后可經(jīng)由輸入該中斷信號至該第一控制單元以使其產(chǎn)生電平觸發(fā),并使該第一控制單元輸出該第一控制信號至該時鐘控制單元來重新啟動該時鐘產(chǎn)生器產(chǎn)生該時鐘信號。



圖1為公知的微處理器芯片的電路示意圖。
圖2為本發(fā)明微處理器芯片的電路示意圖。
附圖標記說明10、40時鐘產(chǎn)生器 12、42振蕩器
14、44電容 20、50微處理器芯片22、52邏輯運算電路 24、56中斷控制單元26待機模式控制單元28、60關(guān)機模式控制單元30、36、68觸發(fā)器32、34、38、62、64、66邏輯門54時鐘過濾單元 58時鐘控制單元具體實施方式
請參閱圖2,圖2為本發(fā)明微處理器芯片50的電路示意圖。微處理器芯片50連接于一時鐘產(chǎn)生器40,該時鐘產(chǎn)生器40包含有一振蕩器42用來產(chǎn)生一時鐘信號,以及二個電容44用來穩(wěn)定振蕩器42的輸出,本發(fā)明微處理器芯片50包含有一邏輯運算單元52,一時鐘過濾單元(clock filteringunit)54,一中斷控制單元56,一時鐘控制單元58,以及一關(guān)機模式控制單元60。邏輯運算單元52用來執(zhí)行一預(yù)定位邏輯運算,時鐘過濾單元54則用來過濾時鐘產(chǎn)生器40輸出的時鐘信號,以使穩(wěn)定的時鐘信號輸入邏輯運算單元52,例如當振蕩器42開始振蕩時,其頻率不穩(wěn)定而造成輸出的時鐘信號不穩(wěn),若邏輯運算單元52以不穩(wěn)定的時鐘信號來驅(qū)動可能因為不穩(wěn)定的時序(timing)而產(chǎn)生錯誤或不可預(yù)期的運算結(jié)果,因此時鐘過濾單元54可用來濾除該不穩(wěn)定的時鐘信號,當經(jīng)過一預(yù)定時間,且時鐘產(chǎn)生器40可輸出穩(wěn)定的時鐘信號后,時鐘過濾單元54便可使穩(wěn)定的時鐘信號輸入邏輯運算單元52,中斷控制單元56則依據(jù)一中斷信號Int而觸發(fā)啟動一相應(yīng)的中斷服務(wù),時鐘控制單元58用來控制時鐘產(chǎn)生器40是否輸入該時鐘信號至微處理器芯片50,時鐘控制單元58包含邏輯門62、64,而關(guān)機模式控制單元60則用來設(shè)定一控制位PD的邏輯電位以決定是否進入一關(guān)機模式,關(guān)機模式控制單元60包含有一邏輯門66以及一觸發(fā)器68用來儲存該控制位PD,此外,一硬件重置信號Rst可輸入微處理器芯片50以重置(reset)微處理器芯片50到一初始狀態(tài)。微處理器芯片50在關(guān)機模式下的操作敘述如下,舉例來說,該硬件重置信號Rst與該中斷信號Int初始為高邏輯電位“1”,當欲觸發(fā)一硬件重置事件或一中斷事件時,該硬件重置信號Rst或該中斷信號Int會分別由高邏輯電位“1”轉(zhuǎn)變(transit)為低邏輯電位“0”,若微處理器芯片50進入一關(guān)機模式以降低功率消耗,則控制位PD會設(shè)定為低邏輯電位“0”,請注意,本實施方式中,當微處理器芯片50進入關(guān)機模式后,中斷控制單元56必須以電平觸發(fā)(level trigger)的方式來判斷是否有一外部中斷事件啟動中斷信號Int,當該外部中斷事件尚未觸發(fā)時,中斷信號Int會保持為初始時的高邏輯電位“1”,中斷控制單元56輸出至時鐘控制單元58的信號亦維持低邏輯電位“0”,因此在關(guān)機模式啟動后,邏輯門64(其執(zhí)行一OR邏輯運算)的輸出為低邏輯電位“0”,然而,由于邏輯門62是對應(yīng)一NAND邏輯運算,所以當其一輸入為低邏輯電位“0”時,邏輯門62的輸出恒為高邏輯電位“1”,因此如前所述,時鐘產(chǎn)生器10輸出的時鐘信號會被隔絕而無法輸入微處理器芯片50以驅(qū)動任何元件,此時,邏輯運算單元52所執(zhí)行的預(yù)定位邏輯運算會中斷,而相關(guān)運算數(shù)據(jù)會儲存于暫存器(buffer)中。然而,當該中斷事件被啟動而觸發(fā)中斷信號Int,該中斷信號Int由高邏輯電位“1”轉(zhuǎn)變?yōu)榈瓦壿嬰娢弧?”,因為中斷信號Int的電平產(chǎn)生變化,因此中斷控制單元56經(jīng)由電平觸發(fā)而輸出高邏輯電位“1”的信號至邏輯門64,雖然控制位PD仍為低邏輯電位“0”,然而邏輯門64的輸出會由低邏輯電位“0”轉(zhuǎn)變?yōu)楦哌壿嬰娢弧?”,并輸入至另一邏輯門62,此時時鐘控制單元58便不再抑制時鐘產(chǎn)生器40產(chǎn)生該時鐘信號,所以振蕩器42可重新開始振蕩以產(chǎn)生該時鐘信號,由于在開始時,時鐘產(chǎn)生器40并無法輸出穩(wěn)定的時鐘信號,因此如前所述,時鐘過濾單元54便會過濾輸入的時鐘信號直到該時鐘信號在一預(yù)定時間后達到穩(wěn)定狀態(tài)為止,當該時鐘信號可經(jīng)由時鐘過濾單元54而輸入邏輯運算單元52時,時鐘過濾單元54同時會輸出一高邏輯電位“1”的信號至關(guān)機模式控制單元60中的邏輯門66,請注意,由于為產(chǎn)生硬件重置事件以觸發(fā)該硬件重置信號Rst,因此硬件重置信號Rst仍維持高邏輯電位“1”,所以邏輯門66(其執(zhí)行AND邏輯運算)會清除觸發(fā)器68中的控制位PD,亦即使控制位PD由低邏輯電位轉(zhuǎn)變?yōu)楦哌壿嬰娢欢Y(jié)束該關(guān)機模式,同時當中斷控制單元56完成對應(yīng)中斷信號Int的中斷服務(wù)時,邏輯運算單元52便可經(jīng)由時鐘信號的驅(qū)動而再讀取進入關(guān)機模式前暫存器所記錄的數(shù)據(jù),然后繼續(xù)執(zhí)行該預(yù)定位邏輯運算,因此,本實施方式是以中斷信號Int的觸發(fā)來終止該關(guān)機狀態(tài),并使微處理器芯片50繼續(xù)執(zhí)行因為進入該關(guān)機模式而被中斷的邏輯運算的。
在本實施方式中,硬件重置信號Rst仍如公知技術(shù)一樣用來重置微處理器芯片50以使其處于一初始狀態(tài),然而,微處理器芯片50并不使用硬件重置信號Rst以公知重置微處理器芯片50的方式來結(jié)束關(guān)機模式,而是經(jīng)由外部輸入的中斷信號Int來結(jié)束關(guān)機模式,因此并不會使微處理器芯片50因為重置為初始狀態(tài)而遺失進入關(guān)機模式而中斷執(zhí)行前所完成的任何運算數(shù)據(jù),所以當結(jié)束關(guān)機模式后,時鐘產(chǎn)生器40可重新啟動以產(chǎn)生該時鐘信號,所以微處理器芯片50可依據(jù)暫存器中所記錄的運算數(shù)據(jù)來繼續(xù)執(zhí)行被中斷的預(yù)定位邏輯運算。此外,本實施方式的時鐘控制單元58是用來做為一時鐘門(clock-gating)單元以隔絕該時鐘信號,其可使用不同邏輯運算(例如AND,OR,NAND,NOR,XOR等等)的邏輯門來構(gòu)成其電路,同樣地,關(guān)機模式控制單元60亦可應(yīng)用其他邏輯門來達到上述關(guān)機模式控制單元60的功能,亦屬本發(fā)明的范疇。
相對于公知技術(shù),本發(fā)明的微處理器符合公知的8051/52微處理器芯片結(jié)構(gòu),本發(fā)明微處理器同時使用一控制位PD以及一中斷信號Int來控制公知的關(guān)機模式及其相關(guān)時鐘信號,當本發(fā)明微處理器進入該關(guān)機模式時,本發(fā)明微處理器會因為一時鐘信號的停止而中斷一預(yù)定邏輯運算,然后,本發(fā)明微處理器可經(jīng)由該中斷信號Int來結(jié)束該關(guān)機狀態(tài),并且當一時鐘產(chǎn)生器因為該關(guān)機狀態(tài)結(jié)束而重新開始輸出該時鐘信號時,本發(fā)明微處理器會在一預(yù)定時間中使用一時鐘過濾單元來濾除不穩(wěn)定的時鐘信號以避免本發(fā)明微處理器的邏輯運算單元輸出非預(yù)定的計算結(jié)果,當該時鐘信號穩(wěn)定之后,本發(fā)明微處理器可繼續(xù)執(zhí)行因為進入關(guān)機模式而被迫中斷的預(yù)定邏輯運算。所以,本發(fā)明微處理器不但具有公知微處理器芯片在關(guān)機模式下消耗較少電力的特性,而且具有公知微處理器芯片在待機模式下節(jié)省部分電力消耗,且可在結(jié)束該待機模式后繼續(xù)執(zhí)行被中斷的邏輯運算的操作特性。
以上所述僅為本發(fā)明的優(yōu)選實施方式,凡依本發(fā)明所做的同等變化與修飾,皆屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種微處理器的時鐘控制方法,該微處理器連接于一時鐘產(chǎn)生器,該時鐘產(chǎn)生器用來產(chǎn)生一時鐘信號以驅(qū)動該微處理器,該微處理器包含有一時鐘控制單元,其電連接于該時鐘產(chǎn)生器,用來控制該時鐘產(chǎn)生器是否輸出該時鐘信號;一第一控制單元,電連接于該時鐘控制單元,該第一控制單元在接收到輸入的一中斷信號時產(chǎn)生電平觸發(fā)并輸出一第一控制信號至該時鐘控制單元;以及一第二控制單元,其電連接于該時鐘控制單元,當執(zhí)行一關(guān)機模式時,該第二控制單元會輸出一第二控制信號至該時鐘控制單元;該時鐘控制方法包含步驟(a)該第二控制單元輸出該第二控制信號至該時鐘控制單元來停止該時鐘產(chǎn)生器輸出該時鐘信號以執(zhí)行該關(guān)機模式;以及(b)在執(zhí)行步驟(a)后,輸入該中斷信號至該第一控制單元以使其產(chǎn)生電平觸發(fā),并使該第一控制單元輸出該第一控制信號至該時鐘控制單元來重新啟動該時鐘產(chǎn)生器產(chǎn)生該時鐘信號。
2.如權(quán)利要求
1所述的時鐘控制方法,其中,該微處理器還包含一邏輯運算電路,用來執(zhí)行一預(yù)定邏輯運算,以及一時鐘過濾單元,電連接于該時鐘控制單元與該邏輯運算電路,該時鐘控制方法還包含步驟當該時鐘產(chǎn)生器重新啟動后,使用該時鐘過濾單元來濾除該時鐘信號,直到該時鐘信號在一預(yù)定時間后達到一穩(wěn)定狀態(tài)后才輸出該時鐘信號至該邏輯運算電路。
3.如權(quán)利要求
2所述的時鐘控制方法,其還包含步驟當該時鐘信號達到該穩(wěn)定狀態(tài)時,該時鐘過濾單元產(chǎn)生一第三控制信號至該第二控制單元以驅(qū)動該第二控制單元清除該第二控制信號,并使該第二控制信號對應(yīng)一初始邏輯電位。
4.如權(quán)利要求
2所述的時鐘控制方法,其中,當所述第一控制單元接收該中斷信號后會啟動一相應(yīng)的中斷服務(wù),且在該中斷服務(wù)結(jié)束后,該邏輯運算電路才可繼續(xù)執(zhí)行該預(yù)定邏輯運算。
5.如權(quán)利要求
4所述的時鐘控制方法,其還包含步驟當該中斷服務(wù)結(jié)束時,該第一控制單元會清除該第一控制信號,并使該第一控制信號對應(yīng)一初始邏輯電位。
6.如權(quán)利要求
1所述的時鐘控制方法,其中該第二控制單元可用來接收一硬件重置信號,該硬件重置信號將該微處理器重置到初始狀態(tài),該時鐘控制方法還包含步驟當該第二控制單元接收到該硬件重置信號時,清除該第二控制信號,并使該第二控制信號對應(yīng)一初始邏輯電位。
7.如權(quán)利要求
1所述的時鐘控制方法,其中,所述微處理器符合8051微處理器芯片結(jié)構(gòu)。
8.如權(quán)利要求
1所述的時鐘控制方法,其中,所述微處理器符合8052微處理器芯片結(jié)構(gòu)。
9.一種微處理器,其連接于一時鐘產(chǎn)生器,該時鐘產(chǎn)生器是用來產(chǎn)生一時鐘信號以驅(qū)動該微處理器,該微處理器包含一時鐘控制單元,其電連接于該時鐘產(chǎn)生器,用來控制該時鐘產(chǎn)生器是否輸出該時鐘信號;一第一控制單元,其電連接于該時鐘控制單元,用來接收輸入的一中斷信號并輸出一第一控制信號至該時鐘控制單元,該第一控制單元以電平觸發(fā)方式來檢測該中斷信號;以及一第二控制單元,電連接于該時鐘控制單元,當執(zhí)行一關(guān)機模式時,會驅(qū)動第二控制單元輸出一第二控制信號至該時鐘控制單元;其中,該第二控制單元輸出該第二控制信號至該時鐘控制單元來停止該時鐘產(chǎn)生器輸出該時鐘信號至該微處理器以執(zhí)行該關(guān)機模式,然后可經(jīng)由輸入該中斷信號至該第一控制單元以使其產(chǎn)生電平觸發(fā),并使該第一控制單元輸出該第一控制信號至該時鐘控制單元來重新啟動該時鐘產(chǎn)生器產(chǎn)生該時鐘信號。
10.如權(quán)利要求
9所述的微處理器,其還包含一邏輯運算電路,用來執(zhí)行一預(yù)定邏輯運算,以及一時鐘過濾單元,電連接于該時鐘控制單元與該邏輯運算電路,其中,當該時鐘產(chǎn)生器重新啟動后,該時鐘過濾單元會先濾除該時鐘信號,直到該時鐘信號在一預(yù)定時間后達到一穩(wěn)定狀態(tài)時,該時鐘過濾單元才輸出該時鐘信號至該邏輯運算電路。其中,當所述時鐘信號達到所述穩(wěn)定狀態(tài)時,該時鐘過濾單元產(chǎn)生一第三控制信號至該第二控制單元以驅(qū)動該第二控制單元清除該第二控制信號,并使該第二控制信號對應(yīng)一初始邏輯電位;其中,當?shù)谝豢刂茊卧邮赵撏獠恐袛嘈盘柡髥右幌鄳?yīng)的中斷服務(wù),且當該中斷服務(wù)結(jié)束后,該邏輯運算電路才繼續(xù)執(zhí)行該預(yù)定邏輯運算;其中,當所述中斷服務(wù)停止時,該第一控制單元會清除該第一控制信號,并使該第一控制信號對應(yīng)一初始邏輯電位。
11.如權(quán)利要求
9所述的微處理器,其中,所述第二控制單元可用來接收一硬件重置信號,該硬件重置信號將該微處理器重置到初始狀態(tài),且當該第二控制單元接收到該硬件重置信號時,清除該第二控制信號,并使該第二控制信號對應(yīng)一初始邏輯電位。
12.如權(quán)利要求
9所述的微處理器,其符合8051微處理器芯片結(jié)構(gòu)。
13.如權(quán)利要求
9所述的微處理器,其符合8052微處理器芯片結(jié)構(gòu)。
專利摘要
本發(fā)明涉及一種使用中斷信號結(jié)束關(guān)機模式的微處理器及其在關(guān)機模式下控制時鐘信號的方法,該微處理器包含一時鐘控制單元用來控制一時鐘產(chǎn)生器是否輸出該時鐘信號,一第一控制單元,其在接收到一中斷信號時產(chǎn)生電平觸發(fā)并輸出一第一控制信號至該時鐘控制單元,以及一第二控制單元,其輸出一第二控制信號至該時鐘控制單元以使該微處理器執(zhí)行一關(guān)機模式。該時鐘控制方法包含步驟(a)輸出該第二控制信號以停止該時鐘產(chǎn)生器輸出該時鐘信號至該微處理器,以及(b)輸入該中斷信號觸發(fā)該第一控制信號而重新啟動該時鐘產(chǎn)生器產(chǎn)生該時鐘信號于執(zhí)行步驟(a)之后。
文檔編號G06F13/24GKCN1252606SQ03101572
公開日2006年4月19日 申請日期2003年1月15日
發(fā)明者徐贊翼, 江孟洲 申請人:康奈科技股份有限公司導出引文BiBTeX, EndNote, RefMan
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