本技術(shù)涉及網(wǎng)絡(luò)通信，具體而言，涉及一種數(shù)據(jù)處理方法、裝置及計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)。

背景技術(shù)：

1、目前，高性能網(wǎng)絡(luò)防火墻的主體架構(gòu)通常是采用soc(system?on?chip,系統(tǒng)級(jí)芯片，也可以稱(chēng)為片上系統(tǒng))系統(tǒng)架構(gòu)，該系統(tǒng)架構(gòu)包括cpu和asic(application-specificintegrated?circuit，專(zhuān)用應(yīng)用集成電路)。

2、其中，cpu一般為多核心處理器，asic是一種為特定應(yīng)用或功能而定制設(shè)計(jì)的集成電路，與cpu相比，具有更高的性能、更低的功耗和更小的尺寸等優(yōu)點(diǎn)。通常，一個(gè)session(會(huì)話(huà))的創(chuàng)建是由cpu在first?path(基于數(shù)據(jù)流(flow)數(shù)據(jù)處理中的一個(gè)慢速的全路徑)報(bào)文處理中逐步建立，并在first?path結(jié)束時(shí)將session也安裝到asic中。后續(xù)同一個(gè)數(shù)據(jù)流的報(bào)文在session匹配時(shí)會(huì)匹配到asic上的session,從而由asic做快速處理及轉(zhuǎn)發(fā)。

3、但是，需要注意到的是，以上這些邏輯功能都是由cpu通過(guò)系統(tǒng)總線和asic進(jìn)行消息的傳遞、同步來(lái)實(shí)現(xiàn)的，在多交互、大流量的情況下，cpu與asic之間的大量頻繁交互，例如session安裝、老化、刪除、重新創(chuàng)建、重新安裝、再次老化、再次刪除，每一步都會(huì)耗費(fèi)cpu的計(jì)算資源并引起延時(shí)，從而造成系統(tǒng)性能的下降。尤其在交互頻繁且生命周期短的應(yīng)用場(chǎng)景下，系統(tǒng)性能的波動(dòng)尤為明顯。另外，使用soc系統(tǒng)架構(gòu)的目的之一是利用asic的高性能、具有固化性和可預(yù)見(jiàn)性的數(shù)據(jù)處理和轉(zhuǎn)發(fā)能力。但是由于asic的內(nèi)存也有限，因此如果不能充分利用asic的性能和系統(tǒng)資源的優(yōu)勢(shì)，也勢(shì)必影響soc系統(tǒng)的整體性?xún)r(jià)比。

4、針對(duì)上述的問(wèn)題，目前尚未提出有效的解決方案。

技術(shù)實(shí)現(xiàn)思路

1、本技術(shù)實(shí)施例提供了一種數(shù)據(jù)處理方法、裝置及計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)。

2、在一些實(shí)施例中，提供了一種數(shù)據(jù)處理方法，包括：獲取處理器待發(fā)送至集成電路的目標(biāo)數(shù)據(jù)；構(gòu)建與所述目標(biāo)數(shù)據(jù)相關(guān)的特征畫(huà)像；根據(jù)所述特征畫(huà)像，確定是否將所述目標(biāo)數(shù)據(jù)從所述處理器發(fā)送至所述集成電路。

3、在一些實(shí)施例中，在本技術(shù)提供的數(shù)據(jù)處理方法中，獲取處理器待發(fā)送至所述集成電路的目標(biāo)數(shù)據(jù)，包括：將所述處理器創(chuàng)建的會(huì)話(huà)數(shù)據(jù)確定為所述待發(fā)送至集成電路的目標(biāo)數(shù)據(jù)。

4、在一些實(shí)施例中，在本技術(shù)提供的數(shù)據(jù)處理方法中，特征畫(huà)像包括以下至少一個(gè)特征：n個(gè)數(shù)據(jù)特征，其中，n為大于或等于1的整數(shù)，數(shù)據(jù)特征用于表征目標(biāo)數(shù)據(jù)相關(guān)的報(bào)文特征信息；m個(gè)處理器特征，其中，m為大于或等于1的整數(shù)，處理器特征用于表征處理器的性能特征信息；k個(gè)集成電路特征，其中，k為大于或等于1的整數(shù)，集成電路特征用于表征集成電路的性能特征信息。

5、在一些實(shí)施例中，在本技術(shù)提供的數(shù)據(jù)處理方法中，根據(jù)所述特征畫(huà)像，確定是否將所述目標(biāo)數(shù)據(jù)從所述處理器發(fā)送至所述集成電路，包括：獲取為所述特征畫(huà)像中的每個(gè)特征設(shè)置的預(yù)設(shè)閾值；根據(jù)所述每個(gè)特征的特征值與所述每個(gè)特征對(duì)應(yīng)的預(yù)設(shè)閾值的大小關(guān)系，確定是否將所述目標(biāo)數(shù)據(jù)從所述處理器發(fā)送至所述集成電路。

6、在一些實(shí)施例中，在本技術(shù)提供的數(shù)據(jù)處理方法中，根據(jù)所述特征畫(huà)像，確定是否將所述目標(biāo)數(shù)據(jù)從所述處理器發(fā)送至所述集成電路，包括：獲取為所述特征畫(huà)像中的每個(gè)特征設(shè)置的權(quán)重；根據(jù)所述每個(gè)特征對(duì)應(yīng)的權(quán)重對(duì)所述每個(gè)特征的特征值進(jìn)行加權(quán)計(jì)算，得到目標(biāo)特征值；比較所述目標(biāo)特征值與決策閾值的大小關(guān)系；根據(jù)所述目標(biāo)特征值與決策閾值的大小關(guān)系，確定是否將所述目標(biāo)數(shù)據(jù)從所述處理器發(fā)送至所述集成電路。

7、在一些實(shí)施例中，本技術(shù)提供的數(shù)據(jù)處理方法還包括：獲取處理器的數(shù)據(jù)并發(fā)信息和/或集成電路的數(shù)據(jù)并發(fā)信息；根據(jù)所述處理器的數(shù)據(jù)并發(fā)信息和/或所述集成電路的數(shù)據(jù)并發(fā)信息，對(duì)特征畫(huà)像中的每個(gè)特征所對(duì)應(yīng)的預(yù)設(shè)閾值和/或權(quán)重進(jìn)行調(diào)整。

8、在一些實(shí)施例中，在本技術(shù)提供的數(shù)據(jù)處理方法中，所述根據(jù)所述處理器的數(shù)據(jù)并發(fā)信息和/或所述集成電路的數(shù)據(jù)并發(fā)信息，對(duì)所述特征畫(huà)像中的一個(gè)或多個(gè)特征所對(duì)應(yīng)的預(yù)設(shè)閾值和/或權(quán)重進(jìn)行調(diào)整，包括：根據(jù)所述處理器或所述集成電路在第i個(gè)計(jì)算周期內(nèi)的數(shù)據(jù)并發(fā)信息，對(duì)所述特征畫(huà)像中的一個(gè)或多個(gè)特征所對(duì)應(yīng)的預(yù)設(shè)閾值和/或權(quán)重進(jìn)行調(diào)整，其中，i為大于或等于1的整數(shù)，其中，每個(gè)計(jì)算周期表征一段用于決策是否將目標(biāo)數(shù)據(jù)從所述處理器發(fā)送至所述集成電路的時(shí)間周期。

9、在一些實(shí)施例中，在本技術(shù)提供的數(shù)據(jù)處理方法中，在根據(jù)所述處理器在第i個(gè)計(jì)算周期內(nèi)的數(shù)據(jù)并發(fā)信息和/或所述集成電路在第i個(gè)計(jì)算周期內(nèi)的數(shù)據(jù)并發(fā)信息，對(duì)所述特征畫(huà)像中的一個(gè)或多個(gè)特征所對(duì)應(yīng)的預(yù)設(shè)閾值和/或權(quán)重進(jìn)行調(diào)整之后，根據(jù)調(diào)整后的預(yù)設(shè)閾值和/或權(quán)重以及在第i+1個(gè)計(jì)算周期中內(nèi)構(gòu)建的與目標(biāo)數(shù)據(jù)相關(guān)的特征畫(huà)像，確定在第i+1個(gè)計(jì)算周期期間，是否將所述處理器待發(fā)送至集成電路的目標(biāo)數(shù)據(jù)從所述處理器發(fā)送至所述集成電路。

10、在一些實(shí)施例中，數(shù)據(jù)處理方法還包括：針對(duì)第n個(gè)計(jì)算周期內(nèi)所述處理器未發(fā)送至所述集成電路的會(huì)話(huà)數(shù)據(jù)，若在第n+m個(gè)計(jì)算周期內(nèi)接收到與所述會(huì)話(huà)數(shù)據(jù)相匹配的數(shù)據(jù)流的數(shù)據(jù)包，基于第n+m個(gè)計(jì)算周期內(nèi)構(gòu)建的與所述會(huì)話(huà)數(shù)據(jù)相關(guān)的特征畫(huà)像，確定是否將所述會(huì)話(huà)數(shù)據(jù)從所述處理器發(fā)送至所述集成電路，其中，n、m均為大于或等于1的整數(shù)。

11、在一些實(shí)施例中，在本技術(shù)提供的數(shù)據(jù)處理方法中，n個(gè)數(shù)據(jù)特征至少包括所述目標(biāo)數(shù)據(jù)中的報(bào)文數(shù)量信息和/或報(bào)文長(zhǎng)度信息的統(tǒng)計(jì)信息；和/或，m個(gè)處理器特征至少包括所述處理器的內(nèi)核利用率；和/或，k個(gè)集成電路特征至少包括所述集成電路的內(nèi)存資源利用率。

12、在一些實(shí)施例中，還提供了一種數(shù)據(jù)處理裝置，其中，包括：獲取單元，用于獲取處理器待發(fā)送至集成電路的目標(biāo)數(shù)據(jù)；構(gòu)建單元，用于構(gòu)建與所述目標(biāo)數(shù)據(jù)相關(guān)的特征畫(huà)像；確定單元，用于根據(jù)所述特征畫(huà)像，確定是否將所述目標(biāo)數(shù)據(jù)從所述處理器發(fā)送至所述集成電路。

13、在一些實(shí)施例中，還提供了一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其中，計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中存儲(chǔ)有計(jì)算機(jī)程序，其中，在計(jì)算機(jī)程序運(yùn)行時(shí)，使得計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)所在設(shè)備執(zhí)行上述任意一項(xiàng)的數(shù)據(jù)處理方法。

14、在本技術(shù)中，在獲取處理器待發(fā)送至集成電路的目標(biāo)數(shù)據(jù)之后，首先構(gòu)建與所述目標(biāo)數(shù)據(jù)相關(guān)的特征畫(huà)像，然后根據(jù)所述特征畫(huà)像，確定是否將所述目標(biāo)數(shù)據(jù)從所述處理器發(fā)送至所述集成電路。

15、由上述內(nèi)容可知，不同于現(xiàn)有技術(shù)中將處理器待發(fā)送至集成電路的所有目標(biāo)數(shù)據(jù)直接發(fā)送至集成電路，依據(jù)本技術(shù)的技術(shù)方案，首先會(huì)構(gòu)建目標(biāo)數(shù)據(jù)相關(guān)的特征畫(huà)像，然后根據(jù)特征畫(huà)像確定是否將目標(biāo)數(shù)據(jù)發(fā)送至集成電路，從而對(duì)于一些不是必須由集成電路進(jìn)行處理的目標(biāo)數(shù)據(jù)，則不會(huì)再被發(fā)送至集成電路，這樣不僅可以減少一些不必要的處理器與集成電路之間的交互，例如session的同步，也可以省略這些session的后續(xù)的相關(guān)處理步驟(例如session的刪除、老化等等)，從而解決了由于處理器與集成電路的頻繁交互而浪費(fèi)cpu的計(jì)算資源并引起延時(shí)，所導(dǎo)致的系統(tǒng)性能下降的問(wèn)題。而且，采用本技術(shù)的技術(shù)方案，由于是依據(jù)目標(biāo)數(shù)據(jù)相關(guān)的特征畫(huà)像確定是否將目標(biāo)數(shù)據(jù)從處理器發(fā)送至集成電路，從而減少了處理器與集成電路之間不必要的交互，使得發(fā)送至集成電路的目標(biāo)數(shù)據(jù)的數(shù)量也會(huì)減少，進(jìn)而可以降低集成電路的處理壓力，充分釋放集成電路的性能優(yōu)勢(shì)和內(nèi)存資源。

16、由此可見(jiàn)，通過(guò)本技術(shù)的技術(shù)方案，將現(xiàn)有技術(shù)中無(wú)條件地將所有的目標(biāo)數(shù)據(jù)由處理器發(fā)送至集成電路的被動(dòng)機(jī)制改進(jìn)成了一種主動(dòng)流量轉(zhuǎn)發(fā)機(jī)制，通過(guò)主動(dòng)構(gòu)建目標(biāo)數(shù)據(jù)的特征畫(huà)像，然后根據(jù)特征畫(huà)像主動(dòng)地篩選出需要發(fā)送至集成電路的目標(biāo)數(shù)據(jù)，而不必要發(fā)送至集成電路的目標(biāo)數(shù)據(jù)則不會(huì)發(fā)送，從而實(shí)現(xiàn)了合理分配處理器和集成電路的系統(tǒng)資源的技術(shù)效果，進(jìn)而解決了發(fā)送現(xiàn)有技術(shù)中soc系統(tǒng)在處理會(huì)話(huà)數(shù)據(jù)時(shí)，所有的會(huì)話(huà)數(shù)據(jù)都會(huì)從處理器發(fā)送至集成電路進(jìn)行處理，導(dǎo)致的集成電路的系統(tǒng)資源利用率不足，整體soc系統(tǒng)的性?xún)r(jià)比較低的技術(shù)問(wèn)題。