本發(fā)明涉及一種顯示器信號(hào)處理技術(shù)領(lǐng)域，具體是指一種多種edid數(shù)據(jù)選擇性輸出的系統(tǒng)及方法。

背景技術(shù)：

外部顯示設(shè)備標(biāo)識(shí)數(shù)據(jù)(extendeddisplayidentificationdata，簡稱edid)是由視頻電子標(biāo)準(zhǔn)協(xié)會(huì)(videoelectronicsstandardsassociation，簡稱vesa)制定的規(guī)范，包含顯示設(shè)備的基本參數(shù)，如制造商、產(chǎn)品名稱、可支持的分辨率、rgb顏色值等。這些信息可存儲(chǔ)在視頻采集卡專用的eeprom芯片中。視頻輸出端(如顯卡)，通過顯卡edid接口讀取視頻采集卡上eeprom中的edid數(shù)據(jù)，判斷當(dāng)前視頻采集卡的需要采集視頻的分辨率，從而輸出正確的顏色、行、場信息給視頻采集卡。視頻采集卡采用專用eeprom芯片存儲(chǔ)edid數(shù)據(jù)會(huì)帶來如下問題，由于edid數(shù)據(jù)固化在eeprom中，因此如視頻采集卡需采集另一種顯示分辨率，就需要重新燒寫edid數(shù)據(jù)到eeprom，或者更換一個(gè)存儲(chǔ)對應(yīng)分辨率edid的eeprom器件，edid數(shù)據(jù)更新不靈活，不便于適配需要采集多種顯示分辨率的視頻采集卡。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是提供一種多種edid數(shù)據(jù)選擇性輸出的系統(tǒng)及方法。

為解決上述技術(shù)問題，作為本發(fā)明的第一方面，提供一種多種edid數(shù)據(jù)選擇性輸出的系統(tǒng)，包括顯卡edid接口、cpci總線、電源芯片、fpga配置芯片、時(shí)鐘芯片、撥碼開關(guān)和fpga可編程邏輯器；

所述電源芯片輸入端與cpci總線電連接，電源芯片輸出端分別與fpga配置芯片、時(shí)鐘芯片和fpga可編程邏輯器電性連接，用于向fpga配置芯片、時(shí)鐘芯片和fpga可編程邏輯器供電；

所述fpga配置芯片與fpga可編程邏輯器電連接，用于從上位機(jī)下載fpga可編程邏輯器的配置文件以及多種擴(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)，并供fpga可編程邏輯器讀?。?/p>

所述時(shí)鐘芯片的輸出端與fpga可編程邏輯器電連接，用于向fpga可編程邏輯器輸出基準(zhǔn)時(shí)鐘信號(hào)；

所述撥碼開關(guān)的輸出端與fpga可編程邏輯器電連接，fpga可編程邏輯器根據(jù)撥碼開關(guān)的撥碼值選擇輸出待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)；

所述fpga可編程邏輯器與顯卡edid接口電連接。

采用上述技術(shù)方案的有益效果是：由于fpga的可編程特性，可以根據(jù)實(shí)際需要向fpga配置芯片中燒錄指定的配置文件以及多種edid數(shù)據(jù)，然后通過撥碼開關(guān)，進(jìn)行選擇輸出，采用本方法可以有效避免由于edid數(shù)據(jù)固化在eeprom中，如視頻采集卡需采集另一種顯示分辨率，就需要重新燒寫edid數(shù)據(jù)到eeprom，或者更換一個(gè)存儲(chǔ)對應(yīng)分辨率edid的eeprom器件，edid數(shù)據(jù)更新不靈活，不便于適配需要采集多種顯示分辨率的視頻采集卡的問題。

在上述技術(shù)方案的基礎(chǔ)上，本發(fā)明還可以做如下改進(jìn)

進(jìn)一步，所述fpga可編程邏輯器包括cpu模塊、rom模塊、時(shí)鐘管理模塊、數(shù)據(jù)緩存模塊和iic模塊；所述cpu模塊分別與rom模塊、時(shí)鐘管理模塊、數(shù)據(jù)緩存模塊和iic模塊電連接；

所述時(shí)鐘管理模塊還與與時(shí)鐘芯片連接，用于對時(shí)鐘芯片的輸入信號(hào)鎖相，根據(jù)基準(zhǔn)時(shí)鐘信號(hào)產(chǎn)生供cpu模塊工作的時(shí)鐘信號(hào)；

所述cpu模塊還與撥碼開關(guān)電連接，用于將時(shí)鐘管理模塊生成的時(shí)鐘信號(hào)作為同步讀寫時(shí)鐘信號(hào)輸出給rom模塊、數(shù)據(jù)緩存模塊和iic模塊，用于根據(jù)撥碼開關(guān)產(chǎn)生的碼值，進(jìn)行譯碼，并根據(jù)譯碼結(jié)果選取rom模塊中待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)，并將其轉(zhuǎn)存入數(shù)據(jù)緩存模塊中，用于向iic模塊發(fā)送指示信號(hào)，控制iic模塊的讀寫操作；

所述rom模塊，按地址劃分為多個(gè)存儲(chǔ)區(qū)域，每個(gè)存儲(chǔ)區(qū)域存儲(chǔ)一個(gè)擴(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)；

所述數(shù)據(jù)緩存模塊，用于存儲(chǔ)cpu模塊從rom模塊中讀取的待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)，并根據(jù)iic模塊的讀取請求，將所述待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)發(fā)送給iic模塊；

所述iic模塊，與顯卡edid接口連接，用于在接收到cpu模塊發(fā)送的指示信號(hào)后，響應(yīng)顯卡的edid接口的讀請求信號(hào)，向數(shù)據(jù)緩存模塊發(fā)送讀取請求，獲得所述待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)，完成字節(jié)到比特的“并-串”轉(zhuǎn)換，并按照iic通信協(xié)議將數(shù)據(jù)輸出給顯卡edid接口。

采用上述進(jìn)一步方案的有益效果是在系統(tǒng)工作時(shí)，cpu模塊從rom模塊中讀取待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)，寫入數(shù)據(jù)緩存模塊，供iic模塊讀取，可以有效提高數(shù)據(jù)讀取速度，而且iic模塊的設(shè)置，可以在不改變現(xiàn)有的數(shù)據(jù)傳輸物理結(jié)構(gòu)的基礎(chǔ)上，如顯卡edid接口、視頻采集卡等，實(shí)現(xiàn)edid數(shù)據(jù)的靈活更新。且由于fpga為可編程邏輯器件，內(nèi)部邏輯資源豐富，可以根據(jù)所述配置文件中edid數(shù)據(jù)的多少調(diào)整rom模塊的容量大小，因此可以向fpga可編程邏輯器中寫入多種edid數(shù)據(jù)。

進(jìn)一步，所述cpu模塊與rom模塊、數(shù)據(jù)緩存模塊和iic模塊之間的連接采用avalon總線結(jié)構(gòu)。avalon總線是一種協(xié)議較為簡單的片內(nèi)總線，不需要負(fù)責(zé)的握手/應(yīng)答機(jī)制，簡化了avalon總線的時(shí)序行為，且地址、數(shù)據(jù)和控制信號(hào)使用分離的、專用的端口，方便了各個(gè)模塊的設(shè)計(jì)。

進(jìn)一步，所述數(shù)據(jù)緩存模塊為雙向ram，即dpram，采用dpram，一個(gè)機(jī)器周期內(nèi)可同時(shí)對其進(jìn)行讀和寫操作，有效提高了edid數(shù)據(jù)的讀取效率。

作為本發(fā)明的第二方面，提供一種多種edid數(shù)據(jù)選擇性輸出的方法，利用上述的多種edid數(shù)據(jù)選擇性輸出的系統(tǒng)實(shí)現(xiàn)，所述方法包括：

fpga配置芯片從上位機(jī)下載fpga可編程邏輯器的配置文件以及多種擴(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)；

fpga可編程邏輯器從fpga配置芯片讀取所述多種擴(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)并存儲(chǔ)；

fpga可編程邏輯器根據(jù)撥碼開關(guān)的撥碼值選擇待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)輸出至顯卡edid接口。

本發(fā)明方法的有益效果是：由于fpga的可編程特性，可以根據(jù)實(shí)際需要向fpga配置芯片中燒錄指定的配置文件以及多種edid數(shù)據(jù)，然后通過撥碼開關(guān)，進(jìn)行選擇輸出，采用本方法可以有效避免由于edid數(shù)據(jù)固化在eeprom中，如視頻采集卡需采集另一種顯示分辨率，就需要重新燒寫edid數(shù)據(jù)到eeprom，或者更換一個(gè)存儲(chǔ)對應(yīng)分辨率edid的eeprom器件，edid數(shù)據(jù)更新不靈活，不便于適配需要采集多種顯示分辨率的視頻采集卡的問題。

具體的，所述fpga可編程邏輯器包括cpu模塊、rom模塊、時(shí)鐘管理模塊、數(shù)據(jù)緩存模塊和iic模塊；

所述fpga可編程邏輯器根據(jù)撥碼開關(guān)的撥碼值選擇待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)輸出至顯卡edid接口包括：

cpu模塊從撥碼開關(guān)讀取撥碼值，進(jìn)行譯碼，并根據(jù)譯碼結(jié)果讀取rom模塊中待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)，并將其轉(zhuǎn)存入數(shù)據(jù)緩存模塊中，同時(shí)向iic模塊發(fā)送指示信號(hào)，控制iic模塊的讀寫操作；

iic模塊接收到cpu模塊發(fā)送的指示信號(hào)后，響應(yīng)顯卡的edid接口的讀請求信號(hào)，向數(shù)據(jù)緩存模塊發(fā)送讀取請求，獲得所述待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)，完成字節(jié)到比特的“并-串”轉(zhuǎn)換，按照iic通信協(xié)議將擴(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)輸出給顯卡edid接口。

采用上述進(jìn)一步方案的有益效果是在系統(tǒng)工作時(shí)，cpu模塊從rom模塊中讀取待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)，寫入數(shù)據(jù)緩存模塊，供iic模塊讀取，可以有效提高數(shù)據(jù)讀取速度，而且iic模塊的設(shè)置，可以在不改變現(xiàn)有的數(shù)據(jù)傳輸物理結(jié)構(gòu)的基礎(chǔ)上，如顯卡edid接口，視頻采集卡等，實(shí)現(xiàn)edid數(shù)據(jù)的靈活更新。且由于fpga為可編程邏輯器件，內(nèi)部邏輯資源豐富，可以根據(jù)所述配置文件中edid數(shù)據(jù)的多少調(diào)整rom模塊的容量大小，因此可以向fpga可編程邏輯器中寫入多種edid數(shù)據(jù)。

附圖說明

圖1為本發(fā)明實(shí)施例提供的一種多種edid數(shù)據(jù)選擇性輸出的系統(tǒng)結(jié)構(gòu)示意圖；

圖2為本發(fā)明實(shí)施例提供的一種多種edid數(shù)據(jù)選擇性輸出的系統(tǒng)的fpga可編程邏輯器結(jié)構(gòu)示意圖；

圖3為本發(fā)明實(shí)施例提供的一種多種edid數(shù)據(jù)選擇性輸出的方法流程圖；

圖4為本發(fā)明實(shí)施例提供的一種多種edid數(shù)據(jù)選擇性輸出的方法的fpga可編程邏輯器處理邏輯流程圖。

附圖中，各標(biāo)號(hào)所代表的部件列表如下：

1、顯卡edid接口，2、cpci總線，3、電源芯片，4、fpga配置芯片，5、時(shí)鐘芯片，6、撥碼開關(guān)，7、fpga可編程邏輯器，8、時(shí)鐘管理模塊，9、cpu模塊，10、rom模塊，11、數(shù)據(jù)緩存模塊，12、iic模塊，。

具體實(shí)施方式

以下結(jié)合實(shí)例對本發(fā)明的原理和特征進(jìn)行描述，所舉實(shí)例只用于解釋本發(fā)明，并非用于限定本發(fā)明的范圍。

如圖1所示，一種多種edid數(shù)據(jù)選擇性輸出的系統(tǒng)，包括顯卡edid接口1、cpci總線2、電源芯片3、fpga配置芯片4、時(shí)鐘芯片5、撥碼開關(guān)6和fpga可編程邏輯器7；

所述電源芯片3的輸入端與cpci總線2電連接，電源芯片3的輸出端分別與fpga配置芯片4、時(shí)鐘芯片5和fpga可編程邏輯器7電性連接，用于向fpga配置芯片4、時(shí)鐘芯片5和fpga可編程邏輯器7供電；

通過cpci總線2給電源芯片3提供直流5v電源。電源芯片3將cpci總線2的直流5v轉(zhuǎn)換為直流3.3v電壓、直流1.2v電壓，其中直流3.3v電壓輸出給時(shí)鐘芯片5，fpga可編程邏輯器7，直流1.2v電壓輸出給fpga可編程邏輯器7，作為fpga可編程邏輯器7的內(nèi)核電壓。

所述fpga配置芯片4與fpga可編程邏輯器7電連接，用于從上位機(jī)下載fpga可編程邏輯器7的配置文件以及多種edid數(shù)據(jù)，并供fpga可編程邏輯器7讀??；

所述時(shí)鐘芯片5的輸出端與fpga可編程邏輯器7電連接，用于向fpga可編程邏輯器7輸出基準(zhǔn)時(shí)鐘信號(hào)；

所述撥碼開關(guān)6的輸出端與fpga可編程邏輯器7電連接，fpga可編程邏輯器7根據(jù)撥碼開關(guān)6的撥碼值選擇輸出待傳輸?shù)膃did數(shù)據(jù)；

所述fpga可編程邏輯器7與顯卡edid接口1電連接。

由于fpga的可編程特性，可以根據(jù)實(shí)際需要向fpga配置芯片中燒錄指定的配置文件以及多種edid數(shù)據(jù)，然后通過撥碼開關(guān)，進(jìn)行選擇輸出，采用本方法可以有效避免由于edid數(shù)據(jù)固化在eeprom中，如視頻采集卡需采集另一種顯示分辨率，就需要重新燒寫edid數(shù)據(jù)到eeprom，或者更換一個(gè)存儲(chǔ)對應(yīng)分辨率edid的eeprom器件，edid數(shù)據(jù)更新不靈活，不便于適配需要采集多種顯示分辨率的視頻采集卡的問題。

圖2為本發(fā)明實(shí)施例中fpga可編程邏輯器結(jié)構(gòu)示意圖。所述fpga可編程邏輯器7包括時(shí)鐘管理模塊8、cpu模塊9、rom模塊10、數(shù)據(jù)緩存模塊11和iic模塊12；所述cpu模塊9分別與時(shí)鐘管理模塊8、rom模塊10、數(shù)據(jù)緩存模塊11和iic模塊12采用avalon總線連接；

所述時(shí)鐘管理模塊8還與時(shí)鐘芯片5電連接，用于對時(shí)鐘芯片5的輸入信號(hào)鎖相，根據(jù)基準(zhǔn)時(shí)鐘信號(hào)產(chǎn)生供cpu模塊9工作的時(shí)鐘信號(hào)；

時(shí)鐘芯片5產(chǎn)生基準(zhǔn)40mhz時(shí)鐘信號(hào)，輸出給fpga可編程邏輯器7內(nèi)部的時(shí)鐘管理模塊8；時(shí)鐘管理模塊8根據(jù)基準(zhǔn)時(shí)鐘信號(hào)在fpga可編程邏輯器7內(nèi)部產(chǎn)生供cpu模塊9工作的100mhz時(shí)鐘信號(hào)；

所述cpu模塊9還與撥碼開關(guān)6電連接，cpu模塊9通過avalon總線將100mhz時(shí)鐘信號(hào)輸出給rom模塊、數(shù)據(jù)緩存模塊模塊、iic模塊作為同步讀寫地址和數(shù)據(jù)的時(shí)鐘信號(hào)，

cpu模塊通過pio接口(parallelio)從撥碼開關(guān)讀取撥碼值，進(jìn)行譯碼，確認(rèn)從rom模塊讀取數(shù)據(jù)的起始地址。cpu模塊從起始地址開始，通過avalon總線從rom模塊中連續(xù)讀取128個(gè)字節(jié)的edid數(shù)據(jù)；cpu模塊通過avalon總線將edid數(shù)據(jù)輸出給數(shù)據(jù)緩存模塊模塊；

cpu模塊還用于控制iic模塊輸入輸出，當(dāng)cpu模塊通過avalon總線將edid數(shù)據(jù)輸出給dpram模塊時(shí)，cpu模塊通過avalon總線向iic模塊發(fā)出“數(shù)據(jù)準(zhǔn)備好”的指示信號(hào)；iic模塊收到cpu模塊的“數(shù)據(jù)準(zhǔn)備好”信號(hào)，向數(shù)據(jù)緩存模塊模塊輸出讀請求信號(hào)；

所述rom模塊，按地址劃分為多個(gè)存儲(chǔ)區(qū)域，每個(gè)存儲(chǔ)區(qū)域存儲(chǔ)一個(gè)擴(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)；

當(dāng)fpga可編程邏輯器從fpga配置芯片中讀取配置文件和edid數(shù)據(jù)時(shí)，rom模塊自動(dòng)生成與edid數(shù)據(jù)大小相同的存儲(chǔ)區(qū)域，例如配置文件中包括最高分辨率為1280×1024@60hz,1920×1080@60hz，1680×1050@60hz，1024×768@60hz的四個(gè)edid數(shù)據(jù)，則rom模塊大小為512個(gè)字節(jié)，其中第0-127個(gè)字節(jié)為1280×1024@60hz的edid數(shù)據(jù)，第128-255個(gè)字節(jié)為1920×1080@60hz的edid數(shù)據(jù)，第256-383個(gè)字節(jié)為1680×1050@60hz的edid數(shù)據(jù)，第384-511個(gè)字節(jié)為1024×768@60hz的edid數(shù)據(jù)。由于fpga內(nèi)部邏輯資源非常豐富，設(shè)計(jì)者可以按照應(yīng)用需求編輯更大的rom配置文件，從而制作如1k字節(jié)(可存儲(chǔ)8種edid數(shù)據(jù))或更大容量的rom模塊。

所述數(shù)據(jù)緩存模塊為雙向ram，即dpram，用于存儲(chǔ)cpu模塊從rom模塊中讀取的待傳輸?shù)膃did數(shù)據(jù)，并根據(jù)iic模塊的讀取請求，將待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)發(fā)送給iic模塊；

所述iic模塊，與顯卡edid接口連接，用于對待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)進(jìn)行處理，完成字節(jié)到比特的“并-串”轉(zhuǎn)換，并按照iic通信協(xié)議將數(shù)據(jù)輸出給顯卡edid接口。

上述實(shí)施例中，在系統(tǒng)工作時(shí)，cpu模塊從rom模塊中讀取待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)，寫入數(shù)據(jù)緩存模塊，供iic模塊讀取，可以有效提高數(shù)據(jù)讀取速度，而且iic模塊的設(shè)置，可以在不改變現(xiàn)有的數(shù)據(jù)傳輸物理結(jié)構(gòu)的基礎(chǔ)上，如顯卡edid接口、視頻采集卡等，實(shí)現(xiàn)edid數(shù)據(jù)的靈活更新。且由于fpga為可編程邏輯器件，內(nèi)部邏輯資源豐富，可以根據(jù)所述配置文件中edid數(shù)據(jù)的多少調(diào)整rom模塊的容量大小，因此可以向fpga可編程邏輯器中寫入多種edid數(shù)據(jù)。

圖3為本發(fā)明實(shí)施例提供的一種多種edid數(shù)據(jù)選擇性輸出的方法流程圖，

一種多種edid數(shù)據(jù)選擇性輸出的方法，包括以下步驟：

s1，fpga配置芯片從上位機(jī)下載fpga可編程邏輯器的配置文件以及多種擴(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)；

s2，fpga可編程邏輯器從fpga配置芯片讀取所述多種擴(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)并存儲(chǔ)；

s3，fpga可編程邏輯器根據(jù)撥碼開關(guān)的撥碼值選擇待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)輸出至顯卡edid接口。

具體的，步驟s2中所述的fpga可編程邏輯器，包括cpu模塊、rom模塊、時(shí)鐘管理模塊、數(shù)據(jù)緩存模塊、iic模塊。

所述步驟s3包括以下步驟：

s31，cpu模塊從撥碼開關(guān)讀取撥碼值，進(jìn)行譯碼，并根據(jù)譯碼結(jié)果讀取rom模塊中待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)，并將其轉(zhuǎn)存入數(shù)據(jù)緩存模塊，同時(shí)向iic模塊發(fā)送“數(shù)據(jù)準(zhǔn)備好”的指示信號(hào)；

s32，iic模塊接收到cpu模塊發(fā)送的指示信號(hào)后，響應(yīng)顯卡的edid接口的讀請求信號(hào)，向數(shù)據(jù)緩存模塊發(fā)送讀取請求，獲得所述待傳輸?shù)臄U(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)，并完成字節(jié)到比特的“并-串”轉(zhuǎn)換，按照iic通信協(xié)議將擴(kuò)展顯示標(biāo)識(shí)數(shù)據(jù)輸出給顯卡edid接口。

本發(fā)明實(shí)施例中，采用fpga可編程邏輯器作為核心控制和數(shù)據(jù)處理器件，在fpga可編程邏輯器實(shí)現(xiàn)可編程片上系統(tǒng)，包括cpu模塊、rom模塊、數(shù)據(jù)緩存模塊模塊和iic模塊。利用fpga的可編程、可定制的特性進(jìn)行edid存取系統(tǒng)的設(shè)計(jì)，設(shè)計(jì)者可以自行定制各種容量的rom模塊，分段存儲(chǔ)多種分辨率類型的edid數(shù)據(jù)。通過數(shù)據(jù)緩存模塊模塊實(shí)現(xiàn)數(shù)據(jù)的緩存，使用iic模塊完成edid數(shù)據(jù)的“并-串”轉(zhuǎn)換和iic協(xié)議傳輸，完成和顯卡edid接口的通信。本發(fā)明將原本存儲(chǔ)在eeprom中的edid數(shù)據(jù)動(dòng)態(tài)存儲(chǔ)在fpga的rom模塊中，并使用cpu模塊按照外部撥碼開關(guān)對應(yīng)的編碼進(jìn)行譯碼，讀取對應(yīng)的edid數(shù)據(jù)，輸出給數(shù)據(jù)緩存模塊模塊，通過iic模塊和顯卡的edid接口通信。本發(fā)明不需要外掛一個(gè)或者多個(gè)eepom存儲(chǔ)器，可顯著提高板卡集成度，edid數(shù)據(jù)在fpga內(nèi)部的存取靈活便捷，便于視頻采集卡采集不同分辨率的顯卡圖像。

以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。