本發(fā)明型涉及arm處理器使用pc/104接口通信的技術，具體是一種基于arm的pc/104通信方法及pc/104接口寫入數(shù)據(jù)時序和pc/104接口讀取數(shù)據(jù)時序。

背景技術：

當前已經(jīng)進入嵌入式系統(tǒng)全面應用時代,基于arm處理器和嵌入式linux的嵌入式系統(tǒng)以其設計靈活、軟硬件可裁剪、性能優(yōu)越、成本低等特點和優(yōu)勢，倍受設計者和使用者青睞。其在低功耗、低成本應用領域確立了其市場領導地位；同時隨著x86架構的不斷成熟和x86處理器的應用范圍越來越廣，人們逐步開始認識到其本身架構的限制，在工業(yè)控制領域嵌入式arm處理器將有望取代傳統(tǒng)的x86處理器。

pc/104總線是一種近年來在國際上廣泛流行的專門為嵌入式系統(tǒng)而定義的工業(yè)控制總線,被ieee協(xié)會定義為ieee-p996,該系列產(chǎn)品已廣泛應用于通信設備、車輛導航、工程控制等各種領域。由于pc或pc/at的主板和擴展卡的尺寸及功耗標準都太大，isa總線不能滿足嵌入式系統(tǒng)的發(fā)展的需要。pc/104作為從isa總線轉變而來的接口總線,主要是為了適應嵌入式系統(tǒng)發(fā)展的需要，但是這種早期的總線結構是建立在intel的x86架構之上的，在arm體系結構下，還沒有一個統(tǒng)一的標準可以提供對pc/104總線的支持,因為arm在體系架構、總線時序、電氣性能等方面和x86都有很大的區(qū)別。

由于arm處理器不直接支持pc/104通信協(xié)議，沒有對應的控制管腳。目前pc/104與arm處理器通信是通過fpga中轉信號，接收數(shù)據(jù)時即fpga接收pc/104接口發(fā)送的數(shù)據(jù)，然后以其它的通信方式將數(shù)據(jù)發(fā)送到arm處理器，發(fā)送數(shù)據(jù)則相反。項目開發(fā)時對電路板的體積、功耗等有要求，且通常使用的只是pc/104基本的數(shù)據(jù)收發(fā)功能，有必要發(fā)明一種arm的pc/104通信方法，降低開發(fā)難度，降低系統(tǒng)的功耗與體積，提高系統(tǒng)的可靠性。

技術實現(xiàn)要素：

針對上述技術問題，本發(fā)明提供了一種基于arm的pc/104通信方法，該方法實現(xiàn)了arm處理器與pc/104接口之間直接通信功能，提高了系統(tǒng)的可靠性。

為了解決上述技術問題，本發(fā)明采用的技術方案是：

基于arm的pc/104通信方法，arm處理器的外部存儲器接口與pc/104接口直接連接；pc/104接口的地址線sa(0:19)與arm處理器的地址線addr(0:19)連接；pc/104接口的地址允許線aen與arm處理器的片選控制管腳ngcs連接；pc/104接口的存儲器寫命令控制線與arm處理器的寫命令控制管腳nwe連接；pc/104接口的存儲器讀命令控制管腳與arm處理器的讀命令控制管腳noe連接；pc/104接口的數(shù)據(jù)線sd(0:15)與arm處理器的數(shù)據(jù)線data(0:15)連接；pc/104接口的i/ochdry管腳與arm處理器的wait管腳連接。

作為優(yōu)選，所述arm處理器的片選控制管腳ngcs和arm處理器的wait管腳前端均分別接反向器。

pc/104接口寫入數(shù)據(jù)時序，pc/104接口將目標地址寫到地址線sa(0:19)，arm處理器片選控制管腳ngcs將電平拉低，經(jīng)反向器輸出到pc/104接口的地址允許線aen為高電平；arm處理器讀取數(shù)據(jù)準備就緒之后將讀信號控制管腳nwe電平拉低；pc/104接口檢測到為低電平時，i/ochdry管腳輸出高電平，經(jīng)反向器輸出低電平到arm處理器的wait管腳；pc/104接口將數(shù)據(jù)寫入數(shù)據(jù)線，arm處理器的數(shù)據(jù)線data(0:15)讀取數(shù)據(jù)；數(shù)據(jù)讀取完畢之后i/ochdry管腳輸出低電平。arm處理器將寫命令控制管腳nwe電平拉高；片選控制管腳ngcs將電平拉高，經(jīng)反向器輸出到pc/104接口的地址允許線aen為低電平。

pc/104接口讀取數(shù)據(jù)時序，arm處理器將目標地址寫到地址線addr(0:19)，片選控制管腳ngcs將電平拉低，經(jīng)反向器輸出到pc/104接口的地址允許線aen為高電平；arm處理器讀信號控制管腳noe輸出低電平；pc/104接口檢測到為低電平時，i/ochdry管腳輸出高電平，經(jīng)反向器輸出低電平到arm處理器的wait管腳；pc/104接口在i/ochdry管腳電平拉高之后的下一個時鐘周期數(shù)據(jù)線開始讀取數(shù)據(jù)；數(shù)據(jù)讀取完畢之后i/ochdry管腳將電平拉低；arm處理器將讀信號控制管腳noe電平拉高；片選控制管腳ngcs將電平拉高，經(jīng)反向器輸出到pc/104接口的地址允許線aen為低電平。

本發(fā)明與現(xiàn)有技術相比，具有的有益效果是：

該方法在綜合考慮arm處理器外部存儲器通信協(xié)議與pc/104標準協(xié)議的基礎上，以保證pc/104基本通信功能為前提，通過arm處理器外部寄存器接口控制pc/104的接口讀寫時序，實現(xiàn)了arm處理器與pc/104接口之間直接通信功能。與以往通信方式相比較減少了fpga等信號中轉模塊，減少了系統(tǒng)的功耗與體積，提高了系統(tǒng)的可靠性。

本發(fā)明有效解決了現(xiàn)有arm處理器與pc/104接口直連通信協(xié)議不兼容的問題，避免使用信號中轉模塊，適用于對體積、功耗、可靠性有較高要求的arm處理器與pc/104接口通信的電路。

附圖說明

圖1是本發(fā)明的通信時序圖；

圖2是本發(fā)明通信硬件連接示意圖；

其中：1為pc/104接口，2為arm處理器，3為地址線sa(0:19)，4為地址允許線aen，5為存儲器寫命令控制線，6為存儲器讀命令控制管腳，7為數(shù)據(jù)線sd(0:15)，8為i/ochdry管腳，9為地址線addr(0:19)，10為片選控制管腳ngcs，11為寫命令控制管腳nwe，12為讀命令控制管腳noe，13為數(shù)據(jù)線data(0:15)，14為wait管腳。

具體實施方式

下面對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

如圖1～2所示，arm處理器的外部存儲器接口與pc/104接口直接連接。

arm處理器2與pc/104接口1間數(shù)據(jù)通信分為數(shù)據(jù)的讀取與寫入。

pc/104接口1寫入數(shù)據(jù)時序如下：pc/104接口將目標地址寫到地址線sa(0:19)，arm處理器片選控制管腳ngcs將電平拉低，經(jīng)反向器輸出到pc/104接口的地址允許線aen為高電平；arm處理器讀取數(shù)據(jù)準備就緒之后將讀信號控制管腳nwe電平拉低；pc/104接口檢測到為低電平時，i/ochdry管腳輸出高電平，經(jīng)反向器輸出低電平到arm處理器的wait管腳；pc/104接口將數(shù)據(jù)寫入數(shù)據(jù)線，arm處理器的數(shù)據(jù)線data(0:15)讀取數(shù)據(jù)；數(shù)據(jù)讀取完畢之后i/ochdry管腳輸出低電平。arm處理器將寫命令控制管腳nwe電平拉高；片選控制管腳ngcs將電平拉高，經(jīng)反向器輸出到pc/104接口的地址允許線aen為低電平。

pc/104接口1讀取數(shù)據(jù)時序如下：arm處理器將目標地址寫到地址線addr(0:19)，片選控制管腳ngcs將電平拉低，經(jīng)反向器輸出到pc/104接口的地址允許線aen為高電平；arm處理器讀信號控制管腳noe輸出低電平；pc/104接口檢測到為低電平時，i/ochdry管腳輸出高電平，經(jīng)反向器輸出低電平到arm處理器的wait管腳；pc/104接口在i/ochdry管腳電平拉高之后的下一個時鐘周期數(shù)據(jù)線開始讀取數(shù)據(jù)；數(shù)據(jù)讀取完畢之后i/ochdry管腳將電平拉低；arm處理器將讀信號控制管腳noe電平拉高；片選控制管腳ngcs將電平拉高，經(jīng)反向器輸出到pc/104接口的地址允許線aen為低電平。

上面僅對本發(fā)明的較佳實施例作了詳細說明，但是本發(fā)明并不限于上述實施例，在本領域普通技術人員所具備的知識范圍內，還可以在不脫離本發(fā)明宗旨的前提下作出各種變化，各種變化均應包含在本發(fā)明的保護范圍之內。