本發(fā)明涉及電路技術(shù)領(lǐng)域，尤其涉及一種同時使用大電阻和大電容的電路及設(shè)計方法。

背景技術(shù)：

在很多電路中都不可避免的要同時使用大電容和大電阻，例如電容耦合電路、dcoc電路。在這些電路中的電容值和電阻值通常都很大；當(dāng)然大電容和大電阻都是相對來說的，一般認(rèn)為電路中電容值在幾pf以上的為大電容，電阻值在幾十kω以上的為大電阻。通常在使用數(shù)值比較大的mim電容(metalinsulatormetal，金屬-電介質(zhì)-金屬)和poly電阻時，最大的挑戰(zhàn)是這兩種元器件都需要占用很大的空間，導(dǎo)致在電路設(shè)計時很難滿足小型化的要求。

技術(shù)實現(xiàn)要素：

針對現(xiàn)有技術(shù)中存在的mim電容和poly電阻占用很大空間導(dǎo)致難以滿足小型化要求的問題，本發(fā)明實施例提出了一種設(shè)計更為合理的大電阻和大電容的電路及設(shè)計方法。

為了實現(xiàn)上述目的，本發(fā)明實施例提出了一種同時使用大電阻和大電容的電路，包括poly電阻陣列和mim電陣列；所述poly電阻的寬度取工藝最小寬度以實現(xiàn)高阻值；poly電阻陣列由多個形狀相同的poly電阻單元并行排列組成,且poly電阻單元兩端的接觸端口規(guī)則排列于poly電阻陣列的兩側(cè)；所述mim電容陣列包括n個規(guī)則排列的mim電容單元，且電容陣列設(shè)置在poly電阻陣列之上；其中所述poly電阻單元的長度大于所述mim電容陣列的總長度，以使所述poly電阻兩側(cè)的接觸端口伸出所述mim電容陣列的兩側(cè)。

其中，所述mim電容陣列由n個mim電容單元規(guī)則排列組成，其中所述mim電容單元為正方形或長方形，構(gòu)成的電容陣列也為正方形或長方形。

其中,所述電阻陣列由多個矩形poly電阻單元組成，且所述矩形poly電阻以長邊并行排列，形成poly電阻陣列，所述電阻陣列為正方形或長方形。

其中，所述每一矩形poly電阻單元的寬度為w，其中w≥工藝中最小poly寬度。

同時，本發(fā)明實施例還提出了一種同時使用大電阻和大電容的電路設(shè)計方法，包括：

確定所需的電阻值及電容值，確定電路的生產(chǎn)工藝；

根據(jù)所需的電容值確定需要的電容單元規(guī)格以及數(shù)量，然后確定mim電容陣列所需的面積；

依據(jù)電路的生產(chǎn)工藝，以poly允許的最小寬度來確定矩形poly電阻單元的寬度；根據(jù)所需的電阻值確定所需的poly電阻單元長度及數(shù)量，并以此確定poly電阻陣列所需的面積；

根據(jù)poly電阻陣列所需的面積和mim電容陣列所需的面積，確定poly電阻陣列和mim電容陣列的形狀，使mim電容陣列設(shè)置于poly電阻陣列之上，且poly電阻陣列長度大于電容陣列總長度，以便兩側(cè)的接觸端口延伸出所述mim電容陣列的兩側(cè)。

本發(fā)明的上述技術(shù)方案的有益效果如下：上述方案中提出了一種同時使用大電阻和大電容的電路及設(shè)計方法，通過將poly電阻和mim電容層疊設(shè)置，可以實現(xiàn)最大限度的節(jié)省空間，實現(xiàn)電路的小型化。另外，本發(fā)明還可以用于數(shù)字電視芯片和系統(tǒng)。

附圖說明

圖1為本發(fā)明實施例的同時使用大電阻和大電容的電路結(jié)構(gòu)示意圖；

圖2為舉例說明的一個實際電路的結(jié)構(gòu)示意圖。

具體實施方式

為使本發(fā)明要解決的技術(shù)問題、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖及具體實施例進行詳細(xì)描述。

本發(fā)明實施例提出了一種同時使用大電阻和大電容的電路，如圖1所示的，所述mim電容單元為正方形，構(gòu)成mim電容陣列，且所述電容陣列沿豎直和水平方向均平均分布，形成了正方形。所述poly電阻單元為矩形，以矩形的poly電阻的長邊并行排列形成poly電阻陣列。

其中，所述矩形的poly電阻單元的寬度為w，其中w≥電路工藝中最小poly寬度，以最小的面積實現(xiàn)阻值最大化；

其中，要保證poly電阻長度大于電容陣列總長度，使兩側(cè)的接觸端口延伸出mim電容陣列的兩側(cè)，便于電阻連線；

同時，本發(fā)明實施例還提出將大電容層疊于大電阻層之上的設(shè)計方法，大大節(jié)約了面積。

本發(fā)明實施例對于現(xiàn)有的大電阻和大電容的電路，可以節(jié)約面積，且不影響電路效果；尤其在對電容和電阻的絕對值要求不是太嚴(yán)格時，該方法可以節(jié)約50％左右的面積。

圖2是以一個實際的差分電容耦合電路為例，采用tsmc1p5m、0.18um工藝，其中poly電阻約為14.7mω*2，電容取值為4pf*2。

在tsmc018工藝中，4pf*2的mim電容需要16個22um*22um的電容并聯(lián)，以橫8豎3構(gòu)成電容陣列。多出2個電容為其他電路所用。

在tsmc018工藝，poly電阻最小寬度為1um，而poly本身最小寬度為0.18um，那么取0.18um寬的poly來做電阻，大大提升電阻值，同時縮小面積。當(dāng)然tsmc規(guī)則中不會提議這樣做，但實際流片效果很是不錯。6個并聯(lián)的電容長度約147.01um，電阻單元采用長寬比為150um/0.18um的poly電阻，150um的長度剛好使電阻單元兩端的接觸端口延伸在電容陣列之外。14.7mω*2的電阻需要約110根電阻單元串聯(lián)，以長邊150um并行排列，構(gòu)成電阻陣列。

如圖2所示的，本發(fā)明實施例中通過把電阻陣列橫放在電容陣列之下，整體電路中只有mim電容的面積，而所有poly電阻都是隱藏在電容之下，沒有額外占用面積，使整體占用面積相對于不使用該辦法縮小約50％的面積。(圖2中電阻被覆蓋已經(jīng)無法看到，只能看到頂層的mim電容。)

以上所述是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。

技術(shù)特征：

技術(shù)總結(jié)
本發(fā)明提供一種同時使用大電阻和大電容的電路及設(shè)計方法，其中同時使用大電阻和大電容的電路中，poly電阻陣列采用工藝最小poly寬度來實現(xiàn)高阻值，MIM電容陣列設(shè)置在poly電阻陣列之上來節(jié)省面積。其中所述poly電阻陣列由多個形狀相同的poly電阻單元并行排列組成，使所有poly電阻單元兩端的接觸端口規(guī)則排列；其中所述MIM電容陣列由N個規(guī)則排列的MIM電容單元構(gòu)成。其中所述poly電阻單元的長度大于所述MIM電容陣列的總長度，以使所述poly電阻單元兩側(cè)的接觸端口伸出所述MIM電容陣列的兩側(cè)，便于電阻連線。

技術(shù)研發(fā)人員：王亞杰
受保護的技術(shù)使用者：北京海爾集成電路設(shè)計有限公司
技術(shù)研發(fā)日：2017.05.25
技術(shù)公布日：2017.09.22