本發(fā)明涉及一種異構(gòu)多處理器系統(tǒng)的實(shí)時調(diào)試方法。
背景技術(shù)：
高端儀器由于功能強(qiáng)大，涉及的內(nèi)容很多，需要fpga、dsp、x86等一系列處理器協(xié)調(diào)工作，實(shí)現(xiàn)功能，系統(tǒng)復(fù)雜度高，調(diào)試難度就會非常大。但是在由dsp、fpga以及其它類型處理器組成的差異架構(gòu)復(fù)合系統(tǒng)中，樣機(jī)階段以及正式產(chǎn)品都可能會出現(xiàn)各種運(yùn)行錯誤。為了排查這些錯誤，需要對其進(jìn)行調(diào)試以定位問題，所以調(diào)試方法的優(yōu)劣將直接影響研發(fā)效率?，F(xiàn)有技術(shù)中，開發(fā)人員分工不同，調(diào)試過程需要各專業(yè)人員配合連接各自的仿真器，效率較低；斷點(diǎn)、打印調(diào)試信息受制于仿真器通訊速率，影響到實(shí)際運(yùn)行性能，無法還原真實(shí)環(huán)境、復(fù)現(xiàn)某些錯誤；在機(jī)器組裝為成品時，接入仿真器的調(diào)試方式將變得不可行。
技術(shù)實(shí)現(xiàn)要素：
為了降低調(diào)試過程中，不同處理器程序開發(fā)人員的相互依賴，提高開發(fā)效率；使調(diào)試運(yùn)行環(huán)境盡可能接近實(shí)際運(yùn)行環(huán)境，以復(fù)現(xiàn)實(shí)際應(yīng)用中發(fā)現(xiàn)的各類錯誤；使正式產(chǎn)品可被調(diào)試，用于解決各類遺留在發(fā)布產(chǎn)品中的缺陷，本發(fā)明提供了一種異構(gòu)多處理器系統(tǒng)的實(shí)時調(diào)試方法。
為實(shí)現(xiàn)上述目的本發(fā)明的具體方案如下：
一種異構(gòu)多處理器系統(tǒng)的實(shí)時調(diào)試方法：
在開發(fā)初期，各處理器程序內(nèi)部分別實(shí)現(xiàn)功能單一、足夠穩(wěn)定、對運(yùn)行性能影響較小的調(diào)試服務(wù)；
通過調(diào)試監(jiān)控程序?qū)崿F(xiàn)調(diào)試信息的收集及對設(shè)備的控制，開發(fā)機(jī)器通過調(diào)試終端程序與被調(diào)試系統(tǒng)上的調(diào)試監(jiān)控程序通訊，查看調(diào)試信息及控制設(shè)備；
支持實(shí)時讀寫設(shè)備寄存器，各處理器內(nèi)部根據(jù)需要增加各種調(diào)試計數(shù)變量、狀態(tài)寄存器、跟蹤點(diǎn)信息，在調(diào)試終端上根據(jù)寄存器值查找出錯原因；
支持調(diào)試信息的同步顯示、查找與過濾，來自各處理器的調(diào)試信息經(jīng)調(diào)試服務(wù)輸出至調(diào)試終端，調(diào)試終端將這些信息根據(jù)時間標(biāo)記進(jìn)行排序，以便直觀的看到各處理器的執(zhí)行順序。
優(yōu)選的，還包括實(shí)時共享內(nèi)存訪問，各處理器之間傳輸大批量數(shù)據(jù)時，使用基于共享內(nèi)存進(jìn)行數(shù)據(jù)管理，通過調(diào)試終端可以獲取到各處理器傳輸過程的中間數(shù)據(jù)，按約定的協(xié)議解析后以可讀性更好的方式進(jìn)行顯示。
優(yōu)選的，還包括調(diào)試模式與正常模式的動態(tài)切換，調(diào)試終端通過修改調(diào)試變量、寄存器方式，使各處理器進(jìn)入調(diào)試模式，控制調(diào)試信息的輸出與過濾，即使是在正式產(chǎn)品中，也可以立即切模到調(diào)試模式進(jìn)行錯誤排查。
本發(fā)明提供的異構(gòu)多處理器系統(tǒng)的實(shí)時調(diào)試方法不必連接外部調(diào)試硬件即可收集錯誤信息；各處理器開發(fā)人員可不依賴其他人獨(dú)立調(diào)試自身負(fù)責(zé)的設(shè)備；可對上市的正式產(chǎn)品進(jìn)行調(diào)試，解決遺留缺陷。
附圖說明
此處所說明的附圖用來提供對本發(fā)明的進(jìn)一步理解，構(gòu)成
本技術(shù)：
的一部分，并不構(gòu)成對本發(fā)明的不當(dāng)限定，在附圖中：
圖1為本發(fā)明實(shí)施例調(diào)試方法中各處理器實(shí)現(xiàn)調(diào)試服務(wù)示意圖。
具體實(shí)施方式
下面將結(jié)合附圖以及具體實(shí)施例來詳細(xì)說明本發(fā)明，在此本發(fā)明的示意性實(shí)施例以及說明用來解釋本發(fā)明，但并不作為對本發(fā)明的限定。
實(shí)施例
如圖1所示，一種異構(gòu)多處理器系統(tǒng)的實(shí)時調(diào)試方法，在開發(fā)初期，dsp、fpga等各處理器程序內(nèi)部先實(shí)現(xiàn)功能單一、足夠穩(wěn)定、對運(yùn)行性能影響較小的調(diào)試服務(wù)，如下表所示：
一個獨(dú)立運(yùn)行的調(diào)試監(jiān)控程序通過usb、網(wǎng)絡(luò)、pcie等高速接口連接dsp、fpga等處理器內(nèi)部的調(diào)試服務(wù)，實(shí)現(xiàn)調(diào)試信息的收集及對設(shè)備的控制。開發(fā)機(jī)器通過調(diào)試終端程序與被調(diào)試系統(tǒng)上的調(diào)試監(jiān)控程序通訊，查看調(diào)試信息及控制設(shè)備。
支持實(shí)時讀寫設(shè)備寄存器。各處理器內(nèi)部可根據(jù)需要增加各種調(diào)試計數(shù)變量、狀態(tài)寄存器、跟蹤點(diǎn)信息，在調(diào)試終端上根據(jù)這些寄存器值查找出錯原因。
支持調(diào)試信息的同步顯示、查找與過濾。來自dsp、fpga及其它處理器的調(diào)試信息經(jīng)調(diào)試服務(wù)輸出至調(diào)試終端。調(diào)試終端將這些信息根據(jù)時間標(biāo)記進(jìn)行排序，便可以直觀的看到各處理器的執(zhí)行順序。
實(shí)時共享內(nèi)存訪問。dsp、fpga及其它處理器之間傳輸大批量數(shù)據(jù)時，使用基于共享內(nèi)存進(jìn)行數(shù)據(jù)管理。通過調(diào)試終端可以獲取到各處理器傳輸過程的中間數(shù)據(jù)，按約定的協(xié)議解析后以可讀性更好的方式進(jìn)行顯示。
關(guān)于協(xié)議解析：dsp、fpga可分配一塊內(nèi)存用于集中存儲調(diào)試變量、運(yùn)行計數(shù)。通過編寫相應(yīng)的描述文件加載到調(diào)試終端軟件，即可將該調(diào)試內(nèi)存塊中某個地址范圍的二進(jìn)制數(shù)據(jù)按整型、單/雙精度浮點(diǎn)、標(biāo)志位等方式解析，增加調(diào)試信息的可讀性。
調(diào)試模式與正常模式的動態(tài)切換。調(diào)試終端通過修改調(diào)試變量、寄存器等方式，使各處理器進(jìn)入調(diào)試模式，控制調(diào)試信息的輸出與過濾。即使是在正式產(chǎn)品中，也可以立即切模到調(diào)試模式進(jìn)行錯誤排查。
以上對本發(fā)明實(shí)施例所提供的技術(shù)方案進(jìn)行了詳細(xì)介紹，本文中應(yīng)用了具體個例對本發(fā)明實(shí)施例的原理以及實(shí)施方式進(jìn)行了闡述，以上實(shí)施例的說明只適用于幫助理解本發(fā)明實(shí)施例的原理；同時，對于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明實(shí)施例，在具體實(shí)施方式以及應(yīng)用范圍上均會有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對本發(fā)明的限制。