本發(fā)明屬于信號處理系統(tǒng)領(lǐng)域，涉及一種動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)。

背景技術(shù)：

隨著信號處理系統(tǒng)工作環(huán)境越來越復(fù)雜，其功能需求也隨之變得更加多樣化。因此，一個功能便于重構(gòu)的信號處理方法，對滿足不同的功能需求具有重大意義。與傳統(tǒng)的實時數(shù)字信號處理設(shè)備相比，fpga具有體積小、速度快等優(yōu)點，且其動態(tài)可重構(gòu)特性能夠根據(jù)需要實時改變模塊功能，以適應(yīng)不同環(huán)境，提高系統(tǒng)的靈活性。

技術(shù)實現(xiàn)要素：

本發(fā)明目的在于進行實時重構(gòu)控制，提供一種動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)，具體由以下技術(shù)方案實現(xiàn)：

所述動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)，接收前端發(fā)送的a/d實時采樣數(shù)據(jù)流，為后端多核處理器陣列實時分配計算數(shù)據(jù)，包括

重構(gòu)控制模塊，接收及解析重構(gòu)配置信息、控制忙閑，并實時完成系統(tǒng)重構(gòu)及分配數(shù)據(jù)目的id；

數(shù)據(jù)緩存模塊，將控制表與ad數(shù)據(jù)根據(jù)所述配置信息緩存到數(shù)據(jù)fifo；

數(shù)據(jù)發(fā)送模塊，計算每個發(fā)送通道的首地址、目的id，根據(jù)所述目的id將控制表與ad數(shù)據(jù)按照srio協(xié)議傳輸?shù)秸_的接收端，并在接收端內(nèi)存中根據(jù)控制表、ad數(shù)據(jù)，以及波數(shù)順序存儲；

發(fā)送仲裁模塊，對數(shù)據(jù)發(fā)送模塊多個數(shù)據(jù)發(fā)送通道進行仲裁并輸出。

所述動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)的進一步設(shè)計在于，所述配置信息包括處理簇數(shù)、srio目的id號、波數(shù)、目的首址、數(shù)據(jù)量以及配置通道數(shù)。

所述動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)的進一步設(shè)計在于，重構(gòu)控制模塊控制忙閑采用輪詢加忙閑的方式。

所述動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)的進一步設(shè)計在于，所述數(shù)據(jù)緩存模塊將ad數(shù)據(jù)根據(jù)配置信息中的所述配置通道數(shù)進行緩存。

所述動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)的進一步設(shè)計在于，數(shù)據(jù)緩存模塊共包括36個數(shù)據(jù)緩存fifo，其中fifo0～fifo3為控制表fifo，fifo4～fifo11、fifo12～fifo19、fifo20～fifo27、fifo28～fifo35為4組ad數(shù)據(jù)fifo，所述4組ad數(shù)據(jù)fifo將每幀數(shù)據(jù)按照波數(shù)劃分并緩存。

所述動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)的進一步設(shè)計在于，所述數(shù)據(jù)發(fā)送模塊根據(jù)所述目的首址、配置通道數(shù)以及數(shù)據(jù)量，針對每路srio組包分配首地址，并根據(jù)所述srio目的id號、忙閑狀態(tài)，針對每路srio組包分配目的id。

所述動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)的進一步設(shè)計在于，所述發(fā)送仲裁模塊，采用2級crossbar對36路數(shù)據(jù)發(fā)送進行仲裁，并匯總為1路srio輸出。

所述動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)的進一步設(shè)計在于，所述發(fā)送仲裁模塊通過3個crossbar將36路axi數(shù)據(jù)合并為1路axi數(shù)據(jù)后發(fā)送至1個srio核。

所述動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)的進一步設(shè)計在于，所述數(shù)據(jù)發(fā)送模塊與發(fā)送仲裁模塊間通過插入1級axififo實現(xiàn)時序優(yōu)化。

本發(fā)明的優(yōu)點如下：

本發(fā)明提供的動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)，后端可以通過發(fā)送srio配置包及門鈴，對本系統(tǒng)進行動態(tài)配置，可配置部分包括：光纖合并方式、首地址、目的id、波數(shù)及忙閑狀態(tài)。實現(xiàn)為后端多核處理器陣列實時動態(tài)分配計算數(shù)據(jù)，支持多種數(shù)據(jù)合并方式，以及多種波數(shù)下數(shù)據(jù)在接收端內(nèi)存中按順序存儲等功能。

附圖說明

圖1是動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)的結(jié)構(gòu)框圖。

圖2是srio組包狀態(tài)機。

圖3是srio發(fā)送狀態(tài)機。

具體實施方式

下面結(jié)合附圖對本發(fā)明方案進行詳細說明。

本實施例提供的動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)，接收前端發(fā)送的a/d實時采樣數(shù)據(jù)流，為后端多核處理器陣列實時分配計算數(shù)據(jù)。如圖1所示，本實施的動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)包括重構(gòu)控制模塊、數(shù)據(jù)緩存模塊、數(shù)據(jù)發(fā)送模塊以及發(fā)送仲裁模塊。其中，重構(gòu)控制模塊，負責(zé)接收及解析重構(gòu)配置信息、控制忙閑，并實時完成系統(tǒng)重構(gòu)及分配數(shù)據(jù)目的id。數(shù)據(jù)緩存模塊，將控制表與ad數(shù)據(jù)根據(jù)所述配置信息緩存到數(shù)據(jù)fifo。數(shù)據(jù)發(fā)送模塊，負責(zé)計算每個發(fā)送通道的首地址、目的id，根據(jù)所述目的id將控制表與ad數(shù)據(jù)按照srio協(xié)議傳輸?shù)秸_的接收端，并在接收端內(nèi)存中根據(jù)控制表、ad數(shù)據(jù)以及波數(shù)順序存儲。發(fā)送仲裁模塊，對數(shù)據(jù)發(fā)送模塊多個數(shù)據(jù)發(fā)送通道進行仲裁并輸出。

其中重構(gòu)控制分為可重構(gòu)配置信息接收和忙閑控制，主要負責(zé)根據(jù)后端發(fā)來的配置包及空閑門鈴，控制數(shù)據(jù)是否發(fā)送及發(fā)往的地址和id。可重構(gòu)配置信息模塊接收256bsrio數(shù)據(jù)包，數(shù)據(jù)包信息如表1所示。

表1

可重構(gòu)配置信息模塊包括處理簇數(shù)、29組srio目的id號、合并模式、波數(shù)以及首地址。忙閑控制首先根據(jù)處理簇數(shù)創(chuàng)建忙閑表，此后采用輪詢加忙閑的方式控制發(fā)往的id。例如處理簇數(shù)為29，創(chuàng)建29位為空閑的忙閑狀態(tài)寄存器，首輪發(fā)送前全為空閑，則從第1簇依次發(fā)送至第29簇，發(fā)送過的簇置為忙，直到srio接收到清忙門鈴，再將該簇置回空閑狀態(tài)。此后從第1簇到第29簇順序輪詢，輪詢到空閑簇即發(fā)送往該簇。

其中數(shù)據(jù)緩存模塊共包括36個數(shù)據(jù)緩存fifo，其中fifo0～fifo3為控制表fifo(寫256bit，讀64bit)；fifo4～fifo11、fifo12～fifo19、fifo20～fifo27、fifo28～fifo35為4組ad數(shù)據(jù)fifo(讀寫64bit)，主要負責(zé)將每幀數(shù)據(jù)按照波數(shù)劃分并緩存。每次接收到忙閑控制單元發(fā)送的frame_group_start信號后，開始讀ddr256bit數(shù)據(jù)，根據(jù)數(shù)據(jù)長度讀出1幀數(shù)據(jù)。每幀的前8kb數(shù)據(jù)為控制表，同時寫入4個控制表fifo。其余數(shù)據(jù)為ad數(shù)據(jù)，256bitddr讀數(shù)據(jù)分為4路并行的64bit數(shù)據(jù)，對應(yīng)寫入4組ad數(shù)據(jù)fifo，且對ad數(shù)據(jù)按波數(shù)循環(huán)計數(shù)，將每路64bitad數(shù)據(jù)存入計數(shù)值對應(yīng)的ad數(shù)據(jù)fifo。

其中數(shù)據(jù)發(fā)送模塊分為地址產(chǎn)生與id分配和srio組包兩部分，主要負責(zé)將4路控制表及32路ad數(shù)據(jù)按照srio協(xié)議傳輸?shù)秸_的接收端id，并在接收端內(nèi)存中按照控制表、ad數(shù)據(jù)，以及波數(shù)順序存儲。為實現(xiàn)實時地重構(gòu)發(fā)送模塊，每根光纖對應(yīng)的數(shù)據(jù)發(fā)送首地址及id分配如表2所示。

表2

其中id0～id3由忙閑控制單元在frame_group_start信號到來時發(fā)送到該單元，這4個id分別對應(yīng)分配給4個控制表fifo，及4組ad數(shù)據(jù)fifo。根據(jù)4根光纖數(shù)據(jù)合并方式不同，分配相應(yīng)的首地址，其中addr_ini為重構(gòu)控制信息表中的首地址、tab_len為控制表長度、ad_len為ad數(shù)據(jù)長度，表2中列出的地址分別分配給4路控制表及第1、9、17、25路ad數(shù)據(jù)。第2～8、10～16、18～24、26～32路地址計算方法為：addr_ch0+ad_len/beam、addr_ch0+ad_len/beam*2……addr_ch0+ad_len/beam*7，其中addr_ch0為第1、9、17、25路首地址，beam為控制表解析出的波數(shù)。srio組包部分例化了36個組包模塊，每個組包模塊需要提供數(shù)據(jù)量、波數(shù)、目的首址、目的id、門鈴信息等，負責(zé)將每幀數(shù)據(jù)按照srio協(xié)議發(fā)送nw包及結(jié)束門鈴。發(fā)送狀態(tài)機如圖2、3所示。首先按照幀頭、數(shù)據(jù)、門鈴的順序?qū)⒋l(fā)送數(shù)據(jù)存入fifo，如圖2所示；再按srio傳輸協(xié)議將數(shù)據(jù)劃分為小包，插入幀頭及門鈴，如圖3所示。

其中發(fā)送仲裁模塊主要負責(zé)將36路axi數(shù)據(jù)合并為1路axi數(shù)據(jù)發(fā)送給1個srio核。采用2級，共3個crossbar完成此功能。如圖1所示，其中在數(shù)據(jù)發(fā)送模塊與發(fā)送仲裁模塊間插入1級axififo是為了優(yōu)化時序。

本實施例提供的動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)，后端可以通過發(fā)送srio配置包及門鈴，對本系統(tǒng)進行動態(tài)配置?？膳渲貌糠职ǎ汗饫w合并方式、首地址、目的id、波數(shù)及忙閑狀態(tài)，實現(xiàn)為后端多核處理器陣列實時動態(tài)分配計算數(shù)據(jù)，支持多種數(shù)據(jù)合并方式，以及多種波數(shù)下數(shù)據(jù)在接收端內(nèi)存中按順序存儲等功能。

以上對本發(fā)明提供的一種動態(tài)可重構(gòu)實時信號處理負載平衡系統(tǒng)進行了詳細介紹，以便于理解本發(fā)明和其核心思想。對于本領(lǐng)域的一般技術(shù)人員，在具體實施時，可根據(jù)本發(fā)明的核心思想進行多種修改和演繹。綜上所述，本說明書不應(yīng)視為對本發(fā)明的限制。