本發(fā)明涉及圖像處理技術領域，具體的說，是涉及一種大屏拼接控制器。

背景技術：

圖像拼接控制器廣泛應用在市政單位和企業(yè)中，作為信息發(fā)布、實時監(jiān)控、會議等正式場合的應用。通過圖像拼接控制器的控制，能實現(xiàn)各畫面的開窗、分割、漫游、拼接、縮放、多畫面疊加?，F(xiàn)有的圖像拼接控制器通常包括切換卡及其連接的輸入卡、輸出卡和控制卡。

然而，現(xiàn)有的圖像拼接控制器中，切換卡占據(jù)著比較大的成本。其中，任一切換卡所能提供的輸入和輸出端口數(shù)通常是固定的，不能改變其接口數(shù)量或者位置。極大的限制了切換卡端口的利用率，降低了圖像拼接控制器的處理能力和性價比，不利于圖像拼接控制器的推廣應用。

上述缺陷，值得解決。

技術實現(xiàn)要素：

為了克服現(xiàn)有的技術的不足，本發(fā)明提供一種大屏拼接控制器。

本發(fā)明技術方案如下所述：

一種大屏拼接控制器，其特征在于，包括供電電源、交叉背板、控制卡以及N個連接器，所述連接器包括輸入卡和輸出卡，所述供電電源為整個大屏拼接控制器供電，所述交叉背板分別與所述輸入卡、所述輸出卡以及所述控制卡連接，所述輸入卡另一端連接視頻信號源，所述輸出卡另一端連接視頻顯示終端，所述控制卡另一端連接控制主機；在N個所述連接器中，有一個所述連接器作為固定輸入，X個所述連接器作為固定輸出，剩余的所述連接器可配置成輸入或輸出。

根據(jù)上述方案的本發(fā)明，其特征在于，N=16，X=4。

根據(jù)上述方案的本發(fā)明，其特征在于，所述交叉背板包括速信號交換器、FPGA、可編程時鐘器以及時鐘多路緩沖器，所述高速信號交換器完成視頻信號交叉，所述FPGA完成控制信號、底圖數(shù)據(jù)以及字幕數(shù)據(jù)分發(fā)，所述可編程時鐘器和所述時鐘多路緩沖器形成視頻同步時鐘信號。

根據(jù)上述方案的本發(fā)明，其特征在于，所述控制主機與用戶的交互，將用戶的控制信息轉(zhuǎn)化為控制參數(shù)并通過TCP/IP下發(fā)到所述控制卡，同時與所述控制卡通信獲取當前設備的信息。

進一步的，所述控制卡讀取各個所述輸入卡和所述輸出卡的信息，將所述視頻信號源的相關信息傳輸?shù)剿隹刂浦鳈C，所述控制主機的各個控制指令通過所述控制卡發(fā)送到相應的所述輸入卡和所述輸出卡，同時根據(jù)所述控制主機的指令完成所述交叉背板上高速視頻通道的切換操作。

根據(jù)上述方案的本發(fā)明，其特征在于，在所述輸入卡工作過程中，先進行視頻的采集，經(jīng)數(shù)據(jù)打包后，完成加擾，進行反向不歸零編碼后形成高速串行信號并傳輸?shù)剿鼋徊姹嘲濉?/p>

根據(jù)上述方案的本發(fā)明，其特征在于，所述輸出卡實現(xiàn)高速串行信號接收，通過鑒相器、低通濾波器、壓控振蕩電路以及分頻器完成數(shù)據(jù)時鐘的恢復，所述數(shù)據(jù)時鐘為高速串行數(shù)據(jù)中提取的時鐘；通過所述數(shù)據(jù)失寵完成數(shù)據(jù)的并行化，將并行化后的數(shù)據(jù)進行反向不歸零解碼、解擾、字對齊、關鍵信息糾錯，解包后得到完整的視頻流；并將上一步得到的視頻流完成縮放、開窗、分割、拼接、多圖層疊加、漫游以及底圖、字幕疊加顯示的功能。

根據(jù)上述方案的本發(fā)明，其有益效果在于，本發(fā)明可以實現(xiàn)輸入輸出卡板數(shù)量的自由配置，輸出畫面可實現(xiàn)任意路數(shù)拼接顯示，自由路由切換；本發(fā)明的單屏最多可開4個窗，單個信號的輸入源開窗數(shù)不受限；本發(fā)明是一種基于FPGA的硬件架構(gòu)的處理器，整體提高了各個端口的利用率；本發(fā)明具有很強的并行處理能力，畫面流暢平滑，支持輸出幀同步，可保證所有輸出畫面的完美同步。并且本發(fā)明開機速度快不受病毒侵襲，更好的滿足了使用者的要求，有利于推廣應用。

附圖說明

圖1為本發(fā)明的結(jié)構(gòu)示意圖。

圖2為本發(fā)明交換背板視頻交換硬件連接框圖。

圖3為本發(fā)明輸入卡實現(xiàn)流程圖。

圖4為本發(fā)明輸出卡實現(xiàn)流程圖。

具體實施方式

下面結(jié)合附圖以及實施方式對本發(fā)明進行進一步的描述：

如圖1所示，一種大屏拼接控制器，包括供電電源、交叉背板、控制卡及N個連接器。

連接器包括輸入卡和輸出卡，供電電源為整個大屏拼接控制器供電，交叉背板分別與輸入卡、輸出卡以及控制卡連接，輸入卡另一端連接視頻信號采集器，輸出卡另一端連接視頻顯示器，控制卡另一端連接控制主機；在N個連接器中，有一個連接器作為固定輸入，X個連接器作為固定輸出，剩余的連接器可配置成輸入或輸出。

在本實施例中，N=16，X=4，即在輸入輸出板卡數(shù)配置過程中，可以實現(xiàn)輸入最大12路、輸出最小4路，輸入最小1路、輸出最大15路。

如圖2所示，交叉背板完成輸入卡到輸出卡的視頻信號交換，實現(xiàn)控制卡到各個連接器之間的通信，將底圖字幕等數(shù)據(jù)復制到各個輸入卡、輸出卡。

交叉背板包括高速信號交換器、FPGA、可編程時鐘器、時鐘多路緩沖器。高速信號交換器完成視頻信號交叉；FPGA完成控制信號，底圖數(shù)據(jù)，字幕數(shù)據(jù)的分發(fā)；可編程時鐘器和時鐘多路緩沖器構(gòu)成視頻同步時鐘信號。

在控制主機上運行相應的應用軟件，完成與用戶的交互，將之轉(zhuǎn)化為控制參數(shù)并通過TCP/IP下發(fā)到控制卡，同時與控制卡通信獲取當前設備的信息。

控制卡讀取各個子卡（輸入卡、輸出卡）的信息和信號源的相關信息傳輸?shù)娇刂浦鳈C，控制主機的各個控制指令通過控制卡發(fā)送到所相應的子卡。同時根據(jù)控制主機的指令完成背板上高速視頻通道的切換操作。

如圖3所示，輸入卡將采集的視頻信號轉(zhuǎn)成高速串行信號并發(fā)送給交叉背板。在輸入卡工作過程中，先進行視頻的采集，經(jīng)數(shù)據(jù)打包后，完成加擾，進行反向不歸零編碼后形成高速串行信號并傳輸?shù)浇徊姹嘲濉?/p>

如圖4所示，輸出卡實現(xiàn)高速串行信號接收，通過鑒相器、LPF（低通濾波器）、VCO（壓控振蕩電路）以及分頻器完成數(shù)據(jù)時鐘的恢復，該數(shù)據(jù)時鐘為高速串行數(shù)據(jù)中提取的時鐘；通過數(shù)據(jù)失寵完成數(shù)據(jù)的并行化，將并行化后的數(shù)據(jù)進行反向不歸零解碼、解擾、字對齊、關鍵信息糾錯，解包后得到完整的視頻流；并將上一步得到的視頻流完成縮放、開窗、分割、拼接、多圖層疊加、漫游以及底圖、字幕疊加顯示的功能。

本發(fā)明整體提高了各個端口的利用率，增加了整個控制器的拼接處理能力，更好的滿足了使用者的要求，有利于推廣應用。

應當理解的是，對本領域普通技術人員來說，可以根據(jù)上述說明加以改進或變換，而所有這些改進和變換都應屬于本發(fā)明所附權(quán)利要求的保護范圍。

上面結(jié)合附圖對本發(fā)明專利進行了示例性的描述，顯然本發(fā)明專利的實現(xiàn)并不受上述方式的限制，只要采用了本發(fā)明專利的方法構(gòu)思和技術方案進行的各種改進，或未經(jīng)改進將本發(fā)明專利的構(gòu)思和技術方案直接應用于其它場合的，均在本發(fā)明的保護范圍內(nèi)。