相關(guān)申請的交叉引用

本申請要求于2015年2月25日提交的美國非臨時專利申請no.14/631,078的權(quán)益，該申請的全部內(nèi)容通過援引納入于此。

本申請涉及通用異步接收機發(fā)射機(uart)，尤其涉及線復(fù)用uart。

背景

常規(guī)微處理器通常包括用于與其他實體進行通信的通用異步接收機發(fā)射機(uart)接口。該uart接口使用常規(guī)上為16倍比特率的過采樣時鐘，使得每個收到比特由16個樣本表示。為了在uart傳輸協(xié)議下發(fā)送二進制1，傳送uart接口將其tx引腳驅(qū)動至電源電壓vdd達如由其過采樣時鐘的16個循環(huán)決定的比特時段歷時。接收uart接口使用其自己的過采樣時鐘來對其比特時段進行計數(shù)。邏輯0的傳輸是類似的，因為傳送uart接口使其傳送引腳接地達如由其過采樣時鐘(16個循環(huán))決定的比特時段歷時。所得到的數(shù)據(jù)傳輸是以8比特幀的形式，并且可以包括奇偶校驗和校驗和比特。

具有硬件流控制的uart傳輸協(xié)議可參考圖1更好地理解，其解說了設(shè)備1和設(shè)備2的uart接口。每個uart接口具有4個引腳或端子：傳送引腳tx、接收引腳rx、請求發(fā)送(rts)引腳、以及清除發(fā)送(cts)引腳。每個設(shè)備的傳送引腳耦合至相對設(shè)備的接收引腳。類似地，每個設(shè)備的rts引腳耦合至相對設(shè)備的cts引腳。假定設(shè)備1準備好從設(shè)備2接收數(shù)據(jù)。設(shè)備1隨后將在其rts引腳上斷言電壓，使得所得到的被斷言的電壓在設(shè)備2的cts引腳上被接收。如果設(shè)備2具有要發(fā)送的數(shù)據(jù)幀，則其隨后將在其tx引腳上發(fā)送該數(shù)據(jù)幀以在設(shè)備1的rx引腳上被接收。用于將數(shù)據(jù)從設(shè)備1傳送給設(shè)備2的傳輸協(xié)議是類似的，因為設(shè)備1僅可在設(shè)備2已在其rts引腳上斷言電壓的情況下發(fā)送數(shù)據(jù)幀。所得到的傳輸協(xié)議有利地不需要軟件干預(yù)或控制。任一設(shè)備中的(諸)處理器由此減輕關(guān)于uart數(shù)據(jù)傳輸?shù)娜魏喂芾碡摀?dān)。

盡管uart接口是簡單且相對穩(wěn)健的，但是集成電路需要要求4個引腳以用于它們的實現(xiàn)。這些額外的引腳向所得到的集成電路添加了成本和復(fù)雜度。相應(yīng)地，在本領(lǐng)域中存在對具有減少的引腳數(shù)目的uart接口的需求。

概述

為了消除對用于uart接口的四個引腳的常規(guī)需求，提供了一種“線復(fù)用”uart接口，其中uart傳送緩沖器以及uart清除發(fā)送(cts)緩沖器兩者均使用共享的傳送引腳來起作用。類似地，uart接收緩沖器以及uart請求發(fā)送(rts)控制電路兩者均使用共享的接收端子來起作用。以此方式，常規(guī)rts引腳和常規(guī)cts引腳兩者均可被消除。

可關(guān)于對示例實施例的以下詳細描述更好地領(lǐng)會這些有利特征以及附加有利特征。

附圖簡述

圖1是一對設(shè)備中的常規(guī)uart接口的框圖。

圖2a是根據(jù)本公開的一實施例的一對設(shè)備中的線復(fù)用uart接口的框圖。

圖2b是根據(jù)本公開的一實施例的通過線復(fù)用uart接口的停止比特傳輸?shù)臅r間圖。

圖3a是圖2a的設(shè)備中的uart接口的更詳細示圖。

圖3b解說了圖3a的uart接口中的阻抗切換電路。

圖4解說了根據(jù)本公開的一實施例的用于uart幀的低阻抗時段和高阻抗時段。

圖5是根據(jù)本公開的一實施例的用于線復(fù)用uart接口的示例操作方法的流程圖。

本公開的各實施例及其優(yōu)點通過參考以下詳細描述而被最好地理解。應(yīng)當(dāng)領(lǐng)會，相同參考標記被用來標識在一個或多個附圖中所解說的相同元件。

詳細描述

為了增大密度并減少引腳計數(shù)，提供了一種經(jīng)修改的uart接口，其中流控制被嵌入在傳送(tx)引腳與對應(yīng)接收(rx)引腳之間的信令中。相反，常規(guī)uart系統(tǒng)需要附加請求發(fā)送(rts)引腳來容適rts消息接發(fā)的傳送以及附加清除發(fā)送(cts)引腳來容適rts消息接發(fā)的接收。因為rts/cts流控制被嵌入在tx和rx引腳上的信令中，所以所得到的經(jīng)修改的uart接口在本文中被表示為“線復(fù)用”uart接口。如本文中所使用的，術(shù)語“引腳”、“端子”、或“焊盤”可互換地被用來一般地指代集成電路藉以耦合至外部設(shè)備的輸入/輸出裝置。如本文中所使用的術(shù)語“引腳”由此涵蓋焊盤和其他替換輸入/輸出集成電路結(jié)構(gòu)。

圖2a中示出了示例系統(tǒng)200，其中設(shè)備201和設(shè)備202兩者均被配置有線復(fù)用uart接口，這些線復(fù)用uart接口各自包括傳送(tx)緩沖器和傳送流控制邏輯電路205以及接收(rx)緩沖器和接收流控制邏輯電路210。注意到，設(shè)備僅具有用于其uart接口的兩個引腳：tx引腳和rx引腳。如關(guān)于圖1的常規(guī)uart接口所討論的，每個設(shè)備201和202包括用于驅(qū)動其tx引腳的tx緩沖器215。類似地，每個設(shè)備201和202包括耦合至其rx引腳的rx緩沖器225。引線203將設(shè)備201上的tx引腳耦合至設(shè)備202上的rx引腳。類似地，引線204將設(shè)備202上的tx引腳耦合至設(shè)備201上的rx引腳。cts功能性通過tx引腳發(fā)生。由此，設(shè)備201和202各自具有耦合至其tx引腳的cts控制電路220。類似地，rts功能性通過rx引腳發(fā)生。設(shè)備201和202由此各自具有耦合至其rx引腳的rts控制電路230。

如常規(guī)的，由tx緩沖器215傳送的uart幀以停止比特結(jié)束，在該停止比特中tx引腳電壓被斷言為電源電壓(vdd)電平。換言之，停止比特為二進制高值。如先前所討論的，uart接口常規(guī)上關(guān)于傳送和接收uart幀使用16x(16倍)過采樣時鐘。通過緩沖器215和220以及控制電路225和230的信號傳送和接收可以根據(jù)如uart領(lǐng)域中常規(guī)的16x過采樣時鐘來定時。就此而言，為了傳送二進制1，tx緩沖器215可以跨過采樣時鐘(未解說)的16個樣本將其tx引腳的電壓斷言為電源電壓電平。關(guān)于該電壓斷言，tx緩沖器215被配置成具有可變輸出阻抗以允許將cts功能性復(fù)用到tx引腳上。tx緩沖器和傳送流邏輯電路205由此控制tx緩沖器215的輸出阻抗，以使得在uart幀中的數(shù)據(jù)比特的傳輸期間，tx緩沖器215具有相對較低的輸出阻抗(諸如50歐姆)。在對應(yīng)于16x過采樣時鐘的8比特uart幀中，tx緩沖器215將由此針對數(shù)據(jù)幀傳輸(不包括停止比特)跨8x16＝128個采樣時鐘循環(huán)具有低輸出阻抗。該停止比特表示過采樣時鐘的附加16個循環(huán)。為了確保每個tx緩沖器215跨其引線(諸如引線203和204)將停止比特的開始驅(qū)動為高，tx緩沖器和傳送流邏輯電路205控制tx緩沖器215的輸出阻抗在停止比特的至少初始過采樣時鐘循環(huán)內(nèi)保持為低。給定該低輸出阻抗的情況下，tx緩沖器215隨后可快速地將tx引腳的電壓(并且由此通過引線203或204將接收設(shè)備中對應(yīng)的rx引腳的電壓)斷言為電源電壓vdd電平。在停止比特的剩余部分期間，tx緩沖器和傳送流邏輯電路205將tx緩沖器215的輸出阻抗改變?yōu)橄鄬^高的水平(諸如10k歐姆)。

圖2b中解說了代表性停止比特250。初始低輸出阻抗時段a和后續(xù)高輸出阻抗時段b的歷時響應(yīng)于16xuart過采樣時鐘的循環(huán)而確定。在一個實施例中，初始低輸出阻抗時段發(fā)生在16xuart過采樣時鐘的前兩個循環(huán)期間。在此類實施例中，高輸出阻抗時段隨后將出現(xiàn)在16xuart過采樣時鐘的剩余14個循環(huán)上。鑒于初始低輸出阻抗時段，停止比特250可被快速地驅(qū)動至期望邏輯高電平。

再次參照圖2a，對tx緩沖器的輸出阻抗控制允許rts/cts功能性如下進行。例如，假定設(shè)備201剛剛傳送了uart幀中的數(shù)據(jù)比特并且現(xiàn)在已在停止比特傳輸期間驅(qū)動其tx緩沖器215的輸出阻抗為高。設(shè)備202中的rx緩沖器和接收流控制邏輯電路210檢測停止比特的傳輸，并確定設(shè)備202是否準備好接收另一uart幀。如先前所討論的，此類決定是常規(guī)uart接口中的例程。如果常規(guī)uart設(shè)備準備好接收另一uart幀，則它將在此刻將其rts引腳的電壓驅(qū)動至電源電壓vdd電平。該被斷言的電壓隨后將作為二進制高cts信號被常規(guī)傳送uart設(shè)備接收。相反，常規(guī)接收uart設(shè)備可以在其未準備好接收另一uart幀的情況下使其rts引腳上的電壓放電。該常規(guī)rts/cts信令如本文中所公開的那樣被有利地容適，而無需使用單獨的rts和cts引腳。為了實現(xiàn)該密度增強，rts控制電路230被配置成具有兩個可選輸入阻抗，正如tx緩沖器215具有兩個可選輸出阻抗那樣。例如，rts控制電路230可以具有低輸入阻抗(諸如50歐姆)和高輸入阻抗(諸如10k歐姆)。

為了控制收到uart幀的流動，rx緩沖器和接收流控制邏輯電路210控制rts控制電路230的輸入阻抗。繼續(xù)設(shè)備201已傳送uart幀中的數(shù)據(jù)比特和該幀的停止比特中處于低輸出阻抗的(諸)初始循環(huán)、該停止比特隨后被切換至高阻抗達剩余停止比特采樣循環(huán)的示例，可能是設(shè)備202當(dāng)前不能夠再接收uart幀的情形。例如，設(shè)備202可以具有為滿的并且由此不能夠再存儲uart幀的接收fifo緩沖器(以下進一步討論)。在此類情形中，rx緩沖器和接收流控制邏輯電路210將在停止比特傳輸?shù)?諸)初始采樣循環(huán)之后命令其rts控制電路230進入低輸入阻抗?fàn)顟B(tài)。因為設(shè)備201中的tx緩沖器215在那時將處于高輸出阻抗?fàn)顟B(tài)，因此設(shè)備202中的rts控制電路230的低輸入阻抗將快速地耗盡其rts引腳上的電荷并且由此降低設(shè)備201的tx引腳處的電壓。設(shè)備201中的cts控制電路檢測到其tx引腳上的電壓跌落，并發(fā)信號通知其tx緩沖器和傳送流控制邏輯電路205抑制發(fā)送附加uart幀。在各uart幀傳輸之間的默認狀態(tài)中，每個tx緩沖器215被配置成通過高輸出阻抗來將其tx引腳驅(qū)動至電源電壓電平。在某時刻，設(shè)備202將清除其接收緩沖器，使得rx緩沖器和接收流控制邏輯電路210將命令其rts控制電路230再次采用其默認輸入高輸入阻抗模式。來自設(shè)備201中的tx緩沖器215的驅(qū)動隨后將恢復(fù)其tx引腳上的電壓，其由對應(yīng)cts控制電路220類似于檢測常規(guī)uart接口中被斷言的cts信號那樣檢測。在檢測到其tx引腳上的高電壓之際，設(shè)備201中的cts控制電路220隨后將該高電壓檢出發(fā)信號通知對應(yīng)tx緩沖器和傳送流控制邏輯電路205。作為響應(yīng)，tx緩沖器和傳送流控制邏輯電路205可以發(fā)起另一uart幀傳輸。

如果設(shè)備202中的fifo緩沖器不是滿的，則其rx緩沖器和接收流控制邏輯電路210將不改變其rts控制電路230的默認高輸入阻抗模式。設(shè)備201中的tx緩沖器215隨后將其tx引腳維持在高電壓處達停止比特的歷時。該高電壓被設(shè)備201中的cts控制電路220檢測到，使得其tx緩沖器和傳送流控制邏輯電路205將在沒有任何間歇或等待時段的情況下發(fā)起另一uart幀傳輸。這些有利屬性可關(guān)于以下tx緩沖器和傳送流控制邏輯電路205以及rx緩沖器和接收流控制邏輯電路210的示例實施例來更好地領(lǐng)會。

圖3a中示出了系統(tǒng)200的更詳細視圖。設(shè)備201和設(shè)備202兩者均是集成電路。為了解說清楚起見，在設(shè)備201中僅示出了傳送電路系統(tǒng)，而設(shè)備202僅示出了其接收電路系統(tǒng)。由此在設(shè)備201中僅示出了tx緩沖器和傳送流控制邏輯電路205、tx緩沖器215、cts控制電路220和傳送fifo緩沖器300。相反，在設(shè)備202中僅示出了rx緩沖器和接收流控制邏輯電路210、rx緩沖器225、rts控制電路230和接收fifo緩沖器320。設(shè)備201中的處理器或其他數(shù)據(jù)源(未解說)通過系統(tǒng)總線向傳送fifo300提供uart數(shù)據(jù)字。如常規(guī)的，每個fifo300和320可以包括fifo水標邏輯以監(jiān)視其接收附加數(shù)據(jù)的能力。根據(jù)其先進先出邏輯，傳送fifo300隨后將其最早加載的uart數(shù)據(jù)字加載到傳送移位寄存器305中。傳送控制電路310使用移位時鐘來選通移位寄存器305以移入其uart數(shù)據(jù)字，該移位時鐘每根據(jù)16x過采樣時鐘(未解說)的16個循環(huán)的周期來循環(huán)。傳送控制電路310從移位寄存器305接收移入比特并控制tx緩沖器215根據(jù)移入比特的二進制值來驅(qū)動tx引腳的電壓。例如，可以控制tx緩沖器215在16x過采樣時鐘的16個循環(huán)上以電源電壓vdd驅(qū)動其tx引腳以傳送二進制1數(shù)據(jù)比特。相反，可以控制tx緩沖器215在16x過采樣時鐘的16個循環(huán)上使其tx引腳接地以傳送二進制0數(shù)據(jù)比特。

在uart幀中的數(shù)據(jù)比特傳輸期間，傳送控制電路310命令tx緩沖器215使用其低輸出阻抗。另外，傳送控制電路310命令tx緩沖器215在后續(xù)停止比特的某一初始部分上(諸如16x過采樣時鐘的一個或兩個循環(huán)上)使用其低輸出阻抗。傳送控制電路310隨后命令tx緩沖器215在停止比特傳輸?shù)氖Ｓ嗖糠謨?nèi)并且還在各uart幀傳輸之間的任何等待時段期間使用其高輸出阻抗。在停止比特傳輸?shù)氖Ｓ嗖糠制陂g，cts控制電路220就使用某一閾值電平(諸如vdd/2)來檢測傳送引腳電壓是二進制1還是二進制0。cts控制電路220隨后可以相應(yīng)地驅(qū)動其輸出信號(txok(好))。響應(yīng)于cts控制電路220例如使其輸出信號接地，傳送控制電路310將不選通移位寄存器305以移入下一uart數(shù)據(jù)字直到cts控制電路220再次檢測到tx引腳電壓為二進制高值，使得其相應(yīng)地斷言其輸出信號。傳送控制電路310隨后命令tx緩沖器215進入其低輸出阻抗?fàn)顟B(tài)以開始另一uart幀傳輸(假定存在要傳送的一個uart幀傳輸，這取決于傳送fifo緩沖器300的狀態(tài))。

在設(shè)備202中，rx緩沖器225將通常具有與tx緩沖器215的高輸出阻抗模式相當(dāng)?shù)南鄬^高的輸入阻抗。例如，rx緩沖器225可以包括反相器(或比較器)，其中來自rx引腳的收到信號驅(qū)動反相器晶體管的柵極。因為mosfet晶體管在它們的柵極處呈現(xiàn)相對較高的阻抗，因此所得到的rx緩沖器225具有對應(yīng)高輸入阻抗?；趓x引腳上的收到電壓信號的二進制狀態(tài)，rx緩沖器225將輸出比特驅(qū)動至接收控制電路225，其進而響應(yīng)于移位時鐘的選通而將該輸出比特移入到接收移位寄存器325中。如關(guān)于傳送控制電路310所討論的，接收控制電路335接收16x過采樣時鐘(未解說)。在替換實施例中，可以使用其他過采樣時鐘頻率。接收移位寄存器325的移位時鐘選通可以每16x過采樣時鐘的16個循環(huán)發(fā)生一次。一旦整個uart數(shù)據(jù)字被加載到移位寄存器325中，uart數(shù)據(jù)字就可以被移入到接收fifo緩沖器320中，使得其可以最終在系統(tǒng)總線上并行地呈現(xiàn)給處理器或設(shè)備202中的其他數(shù)據(jù)阱(未解說)。

接收控制單元335控制設(shè)備202中rts控制電路230的輸出阻抗。在默認模式期間(諸如在接收uart數(shù)據(jù)比特和停止比特的初始部分時)，接收控制電路335命令rts控制電路230使用相對較高的輸出阻抗(諸如10k歐姆)。在該默認模式期間，rts控制電路230由此被有效地隔離以避免影響rx引腳的電壓。接收控制電路335檢測收到停止比特的開始并檢查接收fifo緩沖器320內(nèi)的接收(rx)fifo水平以確定接收fifo緩沖器320是否有足夠的存儲可用于接收另一uart字。如同傳送fifo緩沖器300，接收fifo緩沖器320可以包括水標邏輯或其他合適電路以生成rxfifo水平信號。如果存在足夠的存儲可用，則接收控制電路335在開始比特的剩余部分上不改變rts控制電路230的默認高輸出阻抗。但是如果不存在足夠的存儲可用，則接收控制電路335將rts控制電路230的輸出阻抗改變?yōu)橄鄬^低的水平(諸如50歐姆)。與傳送緩沖器215的相對較高的輸出阻抗相比，由rts控制電路230的相對較低的輸出阻抗導(dǎo)致而得到的分壓器使得rts控制電路230快速地耗盡其rx引腳上以及設(shè)備201的tx引腳上的電荷。設(shè)備201中的cts控制電路220隨后檢測到該電壓跌落，使得設(shè)備201進入其中其抑制發(fā)送附加uart幀的等待模式直到tx引腳電壓被還原。設(shè)備202中的rx控制電路335確定rxfifo水平何時指示有接收另一uart幀的存儲能力，此時rx控制電路335命令rts控制電路230恢復(fù)其默認高輸出阻抗。設(shè)備201的tx引腳處得到的電壓恢復(fù)隨后觸發(fā)另一uart幀的傳輸。

在一個實施例中，tx緩沖器和傳送流控制邏輯電路205可被認為包括用于在傳送端子上復(fù)用uart傳送緩沖器以傳送uart幀并用于在該傳送端子上復(fù)用清除發(fā)送(cts)控制電路以接收cts信號的第一裝置。類似地，rx緩沖器和接收流控制邏輯可被認為包括用于在接收端子上復(fù)用uart接收緩沖器以接收uart幀并用于在該接收端子上復(fù)用請求發(fā)送(rts)控制電路以傳送rts信號的第二裝置。

圖3b中示出了tx緩沖器215和rts控制電路230的示例實施例。tx緩沖器215中的開關(guān)s1通過電阻器rhigh(r高)耦合至tx緩沖器輸出。類似地，另一開關(guān)s2通過電阻器rlow(r低)耦合至tx緩沖器輸出。rhigh的電阻相對較高(諸如10k歐姆)，而電阻器rlow的電阻低得多(諸如50歐姆)。在uart數(shù)據(jù)比特的傳輸期間，tx緩沖器215中的開關(guān)s2閉合，而開關(guān)s1斷開。這提供了以上所討論的具有相對較低的輸出阻抗的tx緩沖器。類似地，開關(guān)s1閉合且開關(guān)s2斷開以提供相對較高的輸出阻抗。rts控制電路230中開關(guān)s3和s4連同另一對電阻器rhigh和rlow的類似布置提供了其期望的低和高輸入阻抗。

圖4中示出了由設(shè)備201或202傳送的示例uart幀。另外，還示出了傳送設(shè)備中tx緩沖器和接收設(shè)備中rts控制電路的阻抗?fàn)顟B(tài)。在該實施例中，幀為8比特長，但是此類長度可以在替換實施例中變化。如在uart領(lǐng)域中為慣例的，傳送uart設(shè)備通過將其tx引腳拉低達開始比特歷時來開始幀。如同幀中的數(shù)據(jù)比特和停止比特，開始比特可以具有16x過采樣時鐘的16個循環(huán)的時段。在替換實施例中，可以使用不同采樣時鐘速率來對uart幀中的各比特的歷時進行定時。隨后可以傳送數(shù)據(jù)比特，繼之以始終將tx引腳拉高的停止比特。

如在uart領(lǐng)域中也為慣例的，接收uart設(shè)備使用過采樣時鐘(諸如16x過采樣時鐘)對收到幀進行采樣。在開始比特、uart數(shù)據(jù)比特和停止比特的初始部分的傳輸期間，傳送設(shè)備中的tx緩沖器使用其低輸出阻抗。在此時間期間，接收設(shè)備中的rts控制電路使用其高輸入阻抗，使得tx緩沖器能響應(yīng)于數(shù)據(jù)比特內(nèi)容而將其tx引腳的電壓快速地擺動至恰適二進制值(vdd或地)。另外，tx緩沖器也可以在停止比特的初始部分期間(諸如在16x過采樣時鐘的一個循環(huán)上)將tx引腳快速地充電至vdd。在如先前關(guān)于圖2b所討論的用于停止比特的過采樣時鐘的剩余循環(huán)上，tx緩沖器使用其高輸出(o/p)阻抗。在圖4中關(guān)于停止比特的該tx緩沖器高輸出阻抗時段解說了兩種接收機狀態(tài)。在第一狀態(tài)(情形#1)中，rxfifo水平低于fifo閾值設(shè)置點(諸如在接收器控制電路(未解說)內(nèi)確定的)。此種狀況指示在接收fifo緩沖器(未解說)內(nèi)有存儲能力。接收設(shè)備中的rts控制電路由此維持其默認高輸出阻抗達停止比特的歷時。在第二狀態(tài)(情形#2)中，rxfifo水平大于fifo閾值設(shè)置點。如以上關(guān)于圖2b的停止比特250所討論的，tx緩沖器初始地使用低輸出阻抗來驅(qū)動停止比特的開始。例如，tx緩沖器可以用高電壓來驅(qū)動tx引腳以使用低輸出阻抗達過采樣時鐘的首兩個循環(huán)來開始停止比特。對于停止比特的過采樣時鐘的剩余循環(huán)，tx緩沖器用高輸出阻抗來驅(qū)動tx引腳。因為tx緩沖器初始地使用低輸出阻抗來驅(qū)動停止比特，所以tx緩沖器非?？焖俚貙x引腳電壓(以及由此接收節(jié)點的rx引腳電壓)拉至電源電壓vdd。在電壓被建立為高的情況下，發(fā)射機隨后可以使用高輸出阻抗來驅(qū)動停止比特的剩余部分。

響應(yīng)于檢測到rx引腳的高電壓達停止比特，接收節(jié)點中的rts控制電路可以執(zhí)行以下兩件事情之一：其可以通過低輸入阻抗或者通過高輸入阻抗來將rx引腳耦合至地。rts控制電路響應(yīng)于接收uart接口是否準備好接收另一幀而作出此類選擇。如果接收uart接口準備好接收幀(在圖4中指示為情形#1的rx＝ok狀況)，則rts控制電路通過高輸入阻抗(優(yōu)選地顯著大于tx緩沖器中所使用的高輸出阻抗的高阻抗)將rx引腳耦合至地。結(jié)果是tx緩沖器和rts控制電路在接收uart接口準備好接收幀的情況下形成維持rx引腳電壓為高的分壓器。傳送uart接口通過其cts控制電路感測該高電壓。如果cts控制電路在停止比特時段的高輸出阻抗部分期間感測到其tx引腳電壓為高，則傳送uart接口自由地發(fā)送另一數(shù)據(jù)幀。

另一方面，如果接收uart接口未準備好接收另一數(shù)據(jù)幀(如在圖4中由情形#2的rx＝notok(不ok)狀況所指示的)，則rts控制電路在其接收到停止比特時通過相對較低的阻抗將其rx引腳耦合至地。由于tx緩沖器正通過高輸出阻抗驅(qū)動tx引腳為高，因此結(jié)果是rx和tx引腳電壓將被充分地放電至地，其被傳送設(shè)備解讀為cts信號＝0狀況傳送uart接口中的cts控制電路感測其tx引腳上的該低電壓(如同常規(guī)uart接口將感測(現(xiàn)在不存在的)cts引腳的低狀態(tài)那樣)，使得傳送設(shè)備將抑制發(fā)送另一數(shù)據(jù)幀。當(dāng)接收uart接口中的rts控制電路如圖4的情形#1中那樣通過其高輸入阻抗將其rx引腳耦合至地時，傳送uart接口可行進至傳送另一幀?，F(xiàn)在將討論用于線復(fù)用uart接口的示例操作方法。

圖5中示出了用于第一設(shè)備中的線復(fù)用uart接口的示例操作方法的流程圖。初始動作500包括：對于第一設(shè)備，在具有第一輸入阻抗的端子上接收第一uart幀中的數(shù)據(jù)比特。在如在圖4中針對情形#1所示的“高z”輸入阻抗上接收uart幀中的數(shù)據(jù)比特是動作500的示例。另外，該方法包括動作505：響應(yīng)于確定該第一設(shè)備準備好接收第二uart幀，并且包括在該第一設(shè)備接收該第一uart幀中的停止比特時維持該第一輸入阻抗。圖4中所解說的情形#1是動作505的示例，其中接收設(shè)備中的rts控制電路在停止比特的剩余塊的接收期間維持其默認高輸入阻抗(以及由此其rx引腳的默認高輸入阻抗)。最終，該方法包括動作510：響應(yīng)于確定該第一設(shè)備未準備好接收第二uart幀，并且包括在該第一設(shè)備接收該第一uart幀中的停止比特時將該端子的輸入阻抗從該第一輸入阻抗改變?yōu)樾∮诘谝蛔杩沟牡诙斎胱杩?。圖4中所解說的情形#2是動作510的示例，其中接收設(shè)備中的rts控制電路在停止比特的剩余塊的接收期間切換成其低輸入阻抗。

注意到，圖2a的設(shè)備還可被配置有常規(guī)rts和cts引腳，使得它們可以與如關(guān)于圖1所討論的常規(guī)uart信令后向兼容。另外，如本文中所討論的通過阻抗控制的硬件流控制可被應(yīng)用于除uart之外的其他通信接口。

如本領(lǐng)域普通技術(shù)人員至此將領(lǐng)會的并取決于手頭的具體應(yīng)用，可以在本公開的設(shè)備的材料、裝置、配置和使用方法上做出許多修改、替換和變化而不會脫離本公開的精神和范圍。有鑒于此，本公開的范圍不應(yīng)當(dāng)被限定于本文所解說和描述的特定實施例(因為其僅是作為本公開的一些示例)，而應(yīng)當(dāng)與所附權(quán)利要求及其功能等同方案完全相當(dāng)。