本實(shí)用新型涉及大數(shù)據(jù)量緩存和處理技術(shù)領(lǐng)域，尤其涉及一種基于乒乓操作結(jié)構(gòu)控制數(shù)據(jù)緩存的緩存系統(tǒng)。

背景技術(shù)：

在通信技術(shù)中，數(shù)據(jù)存儲(chǔ)是數(shù)據(jù)流在加工過(guò)程中產(chǎn)生的臨時(shí)文件或加工過(guò)程中需要查找的信息，數(shù)據(jù)以某種格式記錄在計(jì)算機(jī)內(nèi)部或外部存儲(chǔ)介質(zhì)上。數(shù)據(jù)流反映了系統(tǒng)中流動(dòng)的數(shù)據(jù)，表現(xiàn)出動(dòng)態(tài)數(shù)據(jù)的特征；數(shù)據(jù)存儲(chǔ)反映系統(tǒng)中靜止的數(shù)據(jù)，表現(xiàn)出靜態(tài)數(shù)據(jù)的特征。

目前對(duì)于數(shù)據(jù)緩存方式主要是采用以下兩種：FPGA(Field-Programmable Gate Array，即現(xiàn)場(chǎng)可編程門(mén)陣列)內(nèi)部的塊RAM(Random Access Memory，隨機(jī)存取存儲(chǔ)器)做FIFO(First Input First Output，先入先出隊(duì)列)或雙口 RAM構(gòu)建緩存空間進(jìn)行數(shù)據(jù)存儲(chǔ)；或采用外掛存儲(chǔ)芯片構(gòu)建緩存空間進(jìn)行數(shù)據(jù)存儲(chǔ)。但是采用FPGA內(nèi)部的塊RAM構(gòu)建緩存空間，其存儲(chǔ)的數(shù)據(jù)量有限，無(wú)法實(shí)現(xiàn)大量數(shù)據(jù)的緩存；而外掛存儲(chǔ)芯片雖然可實(shí)現(xiàn)大量數(shù)據(jù)的緩存，例如外掛DDR3 SDRAM芯片(DDR3 SDRAM是DDR3的全稱，DDR3是計(jì)算機(jī)的內(nèi)存規(guī)格)，但由于DDR3 SDRAM芯片的半雙工的工作模式，因此，用戶無(wú)法像FIFO或者雙口RAM一樣同時(shí)進(jìn)行數(shù)據(jù)讀寫(xiě)操作。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型提供了一種基于乒乓操作結(jié)構(gòu)控制數(shù)據(jù)緩存的緩存系統(tǒng)，以解決現(xiàn)有技術(shù)中基于現(xiàn)有的數(shù)據(jù)緩存方式存在的容量小或者無(wú)法同時(shí)讀寫(xiě)的問(wèn)題。

為達(dá)到上述目的，本實(shí)用新型提供了以下技術(shù)方案：

一種基于乒乓操作結(jié)構(gòu)控制數(shù)據(jù)緩存的緩存系統(tǒng)，包括：現(xiàn)場(chǎng)可編程門(mén)陣列FPGA和兩組DDR3 SDRAM芯片組，其中，所述FPGA包括：設(shè)置在所述FPGA上的數(shù)據(jù)輸入接口、乒乓寫(xiě)控制器、乒乓讀控制器、DDR3 SDRAM 控制器以及數(shù)據(jù)存儲(chǔ)器，其中：

所述數(shù)據(jù)輸入接口接收外部發(fā)送來(lái)的緩存數(shù)據(jù)，并將所述緩存數(shù)據(jù)發(fā)送至所述乒乓寫(xiě)控制器；

所述乒乓寫(xiě)控制器與所述數(shù)據(jù)輸入接口相連接，用于接收所述數(shù)據(jù)輸入接口發(fā)送的緩存數(shù)據(jù)并進(jìn)行所述緩存數(shù)據(jù)的寫(xiě)操作，并存儲(chǔ)緩存控制信息；

所述DDR3 SDRAM控制器與所述乒乓寫(xiě)控制器相連接，用于記錄所述乒乓寫(xiě)控制器的緩存控制信息，并控制所述乒乓寫(xiě)控制器對(duì)所述緩存數(shù)據(jù)進(jìn)行緩存操作處理，并對(duì)所述緩存控制信息進(jìn)行發(fā)送；

所述乒乓讀控制器與所述DDR3 SDRAM控制器相連接，用于接收所述 DDR3 SDRAM控制器發(fā)送的緩存控制信息，并對(duì)所述緩存數(shù)據(jù)進(jìn)行讀操作；

所述數(shù)據(jù)存儲(chǔ)器與所述乒乓讀控制器相連接，用于接收所述乒乓讀控制器進(jìn)行讀操作后的緩存數(shù)據(jù)，并對(duì)所述讀操作后的緩存數(shù)據(jù)進(jìn)行存儲(chǔ)；

所述兩組DDR3 SDRAM芯片組分別與所述DDR3 SDRAM控制器相連接，用于擴(kuò)充緩存空間，對(duì)所述讀操作后的緩存數(shù)據(jù)進(jìn)行異步存儲(chǔ)。

其中，所述兩組DDR3 SDRAM芯片組包含相同數(shù)量的DDR3 SDRAM芯片。

其中，所述兩組DDR3 SDRAM芯片組中讀寫(xiě)數(shù)據(jù)量相同。

其中，所述數(shù)據(jù)輸入接口為PCIe接口。

其中，所述FPGA的型號(hào)為Virtex-7xc7vx690tffg1930-1。

其中，所述DDR3 SDRAM的型號(hào)為MT41K256M16HA-125。

由上述方案可知，與現(xiàn)有技術(shù)相比，本實(shí)用新型提供了一種基于乒乓操作結(jié)構(gòu)控制數(shù)據(jù)緩存的緩存系統(tǒng)，該緩存系統(tǒng)包括：FPGA現(xiàn)場(chǎng)可編程門(mén)陣列和兩組DDR3 SDRAM芯片組，其中，所述FPGA現(xiàn)場(chǎng)可編程門(mén)陣列包括：設(shè)置在所述FPGA上的數(shù)據(jù)輸入接口、乒乓寫(xiě)控制器、乒乓讀控制器、DDR3 SDRAM控制器以及數(shù)據(jù)存儲(chǔ)器，本實(shí)用新型基于現(xiàn)有的數(shù)據(jù)緩存方式存在的容量小或者無(wú)法同時(shí)讀寫(xiě)的問(wèn)題，采用乒乓操作結(jié)構(gòu)控制DDR3 SDRAM芯片擴(kuò)展構(gòu)建大容量異步FIFO以進(jìn)行數(shù)據(jù)緩存，包含兩組DDR3 SDRAM芯片，一組DDR3 SDRAM芯片實(shí)現(xiàn)寫(xiě)數(shù)據(jù)的同時(shí)，另一組DDR3 SDRAM芯片實(shí)現(xiàn)讀數(shù)據(jù)，用戶可同時(shí)進(jìn)行數(shù)據(jù)的讀寫(xiě)，且由于DDR3 SDRAM芯片可擴(kuò)展構(gòu)建大容量存儲(chǔ)空間，使得可擴(kuò)展出較大的緩存空間。

附圖說(shuō)明

為了更清楚地說(shuō)明本實(shí)用新型實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本實(shí)用新型的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為傳統(tǒng)的乒乓緩存的結(jié)構(gòu)示意圖；

圖2為乒乓緩存的操作示例圖；

圖3為本實(shí)用新型提供的一種基于乒乓操作結(jié)構(gòu)控制數(shù)據(jù)緩存的緩存系統(tǒng)示意圖；

圖4為本實(shí)用新型提供的一種基于乒乓操作結(jié)構(gòu)控制數(shù)據(jù)緩存的緩存系統(tǒng)數(shù)據(jù)讀寫(xiě)流程示意圖。

具體實(shí)施方式

下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對(duì)本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例。基于本實(shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。

乒乓緩存(PingPong Buffer)機(jī)制是一種比較常用的增加數(shù)據(jù)帶寬的緩存方式，可以用在任何一個(gè)需要讀操作和寫(xiě)操作同時(shí)進(jìn)行的系統(tǒng)中，比如交換機(jī)和路由器系統(tǒng)中的數(shù)據(jù)重組緩存，或者計(jì)算機(jī)系統(tǒng)中的數(shù)據(jù)批量傳輸。乒乓緩存采用兩塊單端口存儲(chǔ)器，在每個(gè)時(shí)鐘周期，每塊存儲(chǔ)器只需要執(zhí)行一種操作，例如：讀或者寫(xiě)。乒乓緩存的一般結(jié)構(gòu)如圖1所示，假設(shè)乒乓緩存的總?cè)萘渴荕，其單位是存儲(chǔ)單元，它的輸入處理和輸出處理分別用An和 Dn表示。乒乓緩存包含兩塊物理上分開(kāi)的存儲(chǔ)器件，每個(gè)的容量分別是M/2，兩個(gè)存儲(chǔ)器接口是綁在一起的，從外部看到只是一個(gè)緩存，可操作容量是M/2。在乒乓緩存中，讀操作和寫(xiě)操作可以同時(shí)發(fā)生，但是分別交替作用在不同的存儲(chǔ)器器件上。圖2是乒乓緩存的操作示例圖。如圖2所示，當(dāng)輸入An數(shù)據(jù)單元到達(dá)的時(shí)候，如果其中一塊緩存buffer1正在被讀，那么這些數(shù)據(jù)單元會(huì)被寫(xiě)到另外一塊緩存buffer2上；當(dāng)緩存1寫(xiě)滿，緩存2讀空之后，操作就交換了過(guò)來(lái)，An寫(xiě)入緩存2中，而Dn從緩存1總讀取數(shù)據(jù)。從An或者Dn的角度看，操作都是在兩個(gè)緩存之間交替進(jìn)行的，乒乓緩存是目前比較常用的緩存機(jī)制，其基本的原理被業(yè)界廣泛接受。

本實(shí)用新型提供了一種基于乒乓操作結(jié)構(gòu)控制數(shù)據(jù)緩存的緩存系統(tǒng)，具體的：

請(qǐng)參閱附圖3，圖3為本實(shí)用新型提供的一種基于乒乓操作結(jié)構(gòu)控制數(shù)據(jù)緩存的緩存系統(tǒng)示意圖。如圖3所示，本實(shí)用新型公開(kāi)了一種基于乒乓操作結(jié)構(gòu)控制數(shù)據(jù)緩存的緩存系統(tǒng)，具體該緩存系統(tǒng)包括：現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 101和兩組DDR3 SDRAM芯片組102，其中，F(xiàn)PGA101包括：設(shè)置在所述FPGA上的數(shù)據(jù)輸入接口103、乒乓寫(xiě)控制器104、乒乓讀控制器105、 DDR3 SDRAM控制器106以及數(shù)據(jù)存儲(chǔ)器107，其中：

數(shù)據(jù)輸入接口103接收外部發(fā)送來(lái)的緩存數(shù)據(jù)，并將緩存數(shù)據(jù)發(fā)送至乒乓寫(xiě)控制器104；

乒乓寫(xiě)控制器104與數(shù)據(jù)輸入接口103相連接，用于接收數(shù)據(jù)輸入接口發(fā)送的緩存數(shù)據(jù)并進(jìn)行緩存數(shù)據(jù)的寫(xiě)操作，并存儲(chǔ)緩存控制信息；

DDR3 SDRAM控制器106與乒乓寫(xiě)控制器104相連接，用于記錄乒乓寫(xiě)控制器的緩存控制信息，并控制乒乓寫(xiě)控制器104對(duì)緩存數(shù)據(jù)進(jìn)行緩存操作處理，并對(duì)所述緩存控制信息進(jìn)行發(fā)送；

乒乓讀控制器105與DDR3 SDRAM控制器106相連接，用于接收DDR3 SDRAM控制器106發(fā)送的緩存控制信息，并對(duì)緩存數(shù)據(jù)進(jìn)行讀操作；

數(shù)據(jù)存儲(chǔ)器107與乒乓讀控制器105相連接，用于接收乒乓讀控制器105 進(jìn)行讀操作后的緩存數(shù)據(jù)，并對(duì)所述讀操作后的緩存數(shù)據(jù)進(jìn)行存儲(chǔ)；

兩組DDR3 SDRAM芯片組102分別與DDR3 SDRAM控制器106相連接，用于擴(kuò)充緩存空間，對(duì)所述讀操作后的緩存數(shù)據(jù)進(jìn)行異步存儲(chǔ)。

其中，所述兩組DDR3 SDRAM芯片組包含相同數(shù)量的DDR3 SDRAM芯片。

圖4為本實(shí)用新型提供的一種基于乒乓操作結(jié)構(gòu)控制數(shù)據(jù)緩存的緩存系統(tǒng)數(shù)據(jù)讀寫(xiě)流程示意圖。具體的，如圖4所示，該緩存系統(tǒng)的數(shù)據(jù)讀寫(xiě)包括用戶接口的控制，用戶接口的收發(fā)端各包含了一個(gè)FPGA內(nèi)部塊RAM構(gòu)建的異步FIFO，該FIFO空間可設(shè)置的小點(diǎn)，只需要對(duì)數(shù)據(jù)進(jìn)行時(shí)鐘域的轉(zhuǎn)換，在用戶接口的發(fā)送端，即：靠近用戶發(fā)送設(shè)備的一端，F(xiàn)IFO的寫(xiě)時(shí)鐘與用戶發(fā)送設(shè)備的時(shí)鐘相同，讀時(shí)鐘與DDR3 SDRAM芯片的寫(xiě)時(shí)鐘相同，在用戶接口的接收端，即：靠近用戶接收設(shè)備的一端，F(xiàn)IFO的寫(xiě)時(shí)鐘與DDR3 SDRAM 芯片的讀時(shí)鐘相同，DDR3 SDRAM芯片的寫(xiě)時(shí)鐘與用戶接收設(shè)備的時(shí)鐘相同，從而匹配收發(fā)設(shè)備的時(shí)鐘，使得收發(fā)設(shè)備不必時(shí)鐘同源，兩組DDR3 SDRAM芯片的控制具體為，該FIFO緩存器包括讀寫(xiě)兩個(gè)接口，可同時(shí)進(jìn)行讀寫(xiě)操作，而由于DDR3 SDRAM芯片的半雙工工作模式，1組DDR3 SDRAM 只能進(jìn)行寫(xiě)操作或者是讀操作，而無(wú)法像FIFO那樣同時(shí)進(jìn)行讀寫(xiě)操作，為了對(duì)DDR3 SDRAM芯片同時(shí)進(jìn)行讀寫(xiě)操作，需要同時(shí)使用兩組DDR3 SDRAM 芯片，對(duì)一組進(jìn)行寫(xiě)操作時(shí)，另外一組芯片進(jìn)行讀操作，相互獨(dú)立，互不干擾，即可以如FIFO一樣同時(shí)完成讀寫(xiě)操作，所以兩組DDR3 SDRAM芯片即可，不需要更多的DDR3 SDRAM芯片，其中，雖然DDR3 SDRAM芯片只能為兩組，但每組DDR3 SDRAM芯片數(shù)量可根據(jù)需要進(jìn)行擴(kuò)展。通過(guò)擴(kuò)展數(shù)據(jù)位寬來(lái)加大DDR3 SDRAM芯片的存儲(chǔ)空間，地址位寬不變。為了確保對(duì)每組DDR3 SDRAM芯片的操作能順利進(jìn)行，保證所需要的時(shí)間一致，每組 DDR3 SDRAM芯片內(nèi)包含的數(shù)據(jù)量必須相同。用戶發(fā)送設(shè)備發(fā)送過(guò)來(lái)的數(shù)據(jù)寫(xiě)入到所構(gòu)建的FIFO中進(jìn)行緩存，用戶接收設(shè)備可隨時(shí)從該緩沖空間讀取數(shù)據(jù)。

如圖4所示，F(xiàn)PGA外掛兩組DDR3 SDRAM芯片，在FPGA邏輯中，采用乒乓模式將用戶發(fā)送設(shè)備發(fā)送過(guò)來(lái)的數(shù)據(jù)data1按照一定的量寫(xiě)入到用戶接口的異步FIFO中，DDR3 SDRAM芯片組1從該FIFO中讀取數(shù)據(jù)，即第一組DDR3 SDRAM芯片，進(jìn)行緩存，然后交換，接下來(lái)發(fā)送的數(shù)據(jù)data2再等量的寫(xiě)入到用戶接口的異步FIFO中，具體的，往兩組DDR3 SDRAM芯片里寫(xiě)等量數(shù)據(jù)的原因：同時(shí)對(duì)兩組DDR3 SDRAM芯片進(jìn)行操作時(shí)，比如：DDR3 SDRAM芯片組1進(jìn)行寫(xiě)操作的同時(shí)，DDR3 SDRAM芯片組2進(jìn)行讀操作，DDR3 SDRAM芯片組1寫(xiě)入N個(gè)數(shù)的同時(shí)，得保證DDR3 SDRAM芯片組2中的數(shù)據(jù)能被完全讀出去，避免時(shí)間長(zhǎng)了數(shù)據(jù)溢出，而這個(gè)過(guò)程是交互的，若數(shù)據(jù)不等量，可能會(huì)出現(xiàn)DDR3 SDRAM芯片組1的數(shù)據(jù)寫(xiě)完了， DDR3 SDRAM芯片組2的數(shù)據(jù)還未讀完，或者DDR3 SDRAM芯片組2的數(shù)據(jù)寫(xiě)完了，DDR3 SDRAM芯片組1的數(shù)據(jù)未讀完，數(shù)據(jù)讀寫(xiě)時(shí)間長(zhǎng)了之后，數(shù)據(jù)溢出，所以得讓DDR3 SDRAM芯片組1和DDR3 SDRAM芯片組2數(shù)據(jù)等量；DDR3 SDRAM芯片組2：即第二組DDR3 SDRAM芯片，從該FIFO 中讀取數(shù)據(jù)進(jìn)行緩存，在DDR3 SDRAM芯片組2緩存數(shù)據(jù)期間，用戶接收設(shè)備可以從DDR3 SDRAM芯片組1中讀取數(shù)據(jù)，然后交換角色進(jìn)行，這樣發(fā)送設(shè)備發(fā)送過(guò)來(lái)的數(shù)據(jù)可以不間斷的寫(xiě)入DDR3 SDRAM芯片中進(jìn)行緩存，且接收設(shè)備也可以隨時(shí)從DDR3 SDRAM芯片只讀取數(shù)據(jù)，互不影響。目前 DDR3 SDRAM芯片的內(nèi)存容量單條可達(dá)到8GB，所以根據(jù)用戶使用的DDR3 SDRAM芯片的型號(hào)可以采用DDR3 SDRAM芯片實(shí)現(xiàn)幾個(gè)GB的數(shù)據(jù)緩存。

具體的，上述數(shù)據(jù)輸入接口為PCIe接口；FPGA的型號(hào)可以為Virtex-7 xc7vx690tffg1930-1，但是不僅限于該型號(hào)；DDR3 SDRAM的型號(hào)可以為 MT41K256M16HA-125，但是不僅限于該型號(hào)。

本實(shí)施例中，F(xiàn)PGA型號(hào)可為Virtex-7xc7vx690tffg1930-1，DDR3 SDRAM 型號(hào)可為MT41K256M16HA-125，存儲(chǔ)容量4Gbit，數(shù)據(jù)總線為16bit。本實(shí)施例中總共用了4片DDR3 SDRAM芯片，每組用兩片，通過(guò)對(duì)這兩組DDR3 SDRAM芯片進(jìn)行并行操作，單個(gè)擴(kuò)展數(shù)據(jù)位寬為32bit，存儲(chǔ)容量8Gbit，因此，兩組的存儲(chǔ)容量為16Gbit，而該型號(hào)DDR3 SDRAM芯片的工作速度可達(dá)到800MHz，寫(xiě)入數(shù)據(jù)的位寬為32bit，所以理論帶寬為3.2GB，實(shí)測(cè)速度可達(dá)到3GB，滿足高速要求。

該基于乒乓操作結(jié)構(gòu)控制數(shù)據(jù)緩存的緩存系統(tǒng)的數(shù)據(jù)存儲(chǔ)方法具體為：

該系統(tǒng)可以用在實(shí)現(xiàn)存儲(chǔ)板的回放功能中，因存儲(chǔ)板上電后，計(jì)算機(jī)開(kāi)始寫(xiě)數(shù)據(jù)時(shí)，EMMC數(shù)據(jù)存儲(chǔ)模塊接收到寫(xiě)命令時(shí)，EMMC芯片有一個(gè)啟動(dòng)時(shí)間，此時(shí)，上位機(jī)寫(xiě)下的數(shù)據(jù)有1G左右的容量，若等待芯片可寫(xiě)之后計(jì)算機(jī)再寫(xiě)數(shù)據(jù)，會(huì)影響效率，若計(jì)算機(jī)直接下發(fā)寫(xiě)命令之后開(kāi)始寫(xiě)，此時(shí)，會(huì)丟失部分?jǐn)?shù)據(jù)，所以需要先將數(shù)據(jù)存儲(chǔ)在DDR3 SDRAM芯片中。

待EMMC數(shù)據(jù)存儲(chǔ)模塊可寫(xiě)數(shù)據(jù)時(shí)，從DDR3 SDRAM芯片中讀取數(shù)據(jù)。 DDR3 SDRAM芯片需要在將計(jì)算機(jī)寫(xiě)下來(lái)的數(shù)據(jù)寫(xiě)入到芯片中的同時(shí)將存儲(chǔ)的數(shù)據(jù)讀出給EMMC存儲(chǔ)模塊，即在保證存儲(chǔ)容量足夠的情況下，能可讀可寫(xiě)，從而保證計(jì)算機(jī)寫(xiě)下來(lái)的數(shù)據(jù)不間斷，提高效率。因此，采用了乒乓操作結(jié)構(gòu)實(shí)現(xiàn)這一功能，計(jì)算機(jī)寫(xiě)入的第一包數(shù)據(jù)存儲(chǔ)在DDR3 SDRAM芯片組1中，此時(shí)DDR3 SDRAM芯片組2未進(jìn)行任何操作，EMMC數(shù)據(jù)存儲(chǔ)模塊可讀取DDR3 SDRAM芯片組2中的數(shù)據(jù)，而計(jì)算機(jī)寫(xiě)完第一包數(shù)據(jù)之后，寫(xiě)入的第二包數(shù)據(jù)存儲(chǔ)在DDR3 SDRAM芯片組2中，釋放DDR3 SDRAM 芯片組1，EMMC數(shù)據(jù)存儲(chǔ)模塊可讀取DDR3 SDRAM芯片組1中的數(shù)據(jù)，通過(guò)對(duì)兩組芯片進(jìn)行交替的讀寫(xiě)操作實(shí)現(xiàn)數(shù)據(jù)不間斷的讀寫(xiě)。

在實(shí)際使用的過(guò)程中，在所使用的FPGA芯片接口資源足夠的情況下， DDR3 SDRAM芯片組的存儲(chǔ)容量可通過(guò)增加每組芯片的數(shù)量來(lái)擴(kuò)展存儲(chǔ)容量和存儲(chǔ)速度，以滿足實(shí)際的存儲(chǔ)需要。DDR3 SDRAM芯片組通過(guò)并行的數(shù)據(jù)接口讀寫(xiě)數(shù)據(jù)，可通過(guò)在硬件上擴(kuò)展DDR3 SDRAM芯片數(shù)據(jù)位寬的方式添加DDR3 SDRAM芯片，地址位不變，所有芯片的地址位與FPGA的接口相同，這樣，數(shù)據(jù)位寬越多，在相同的DDR3 SDRAM芯片系統(tǒng)時(shí)鐘下，并行寫(xiě)入的數(shù)據(jù)越多，速度越快，存儲(chǔ)容量也越大。

綜上所述，本實(shí)用新型提供一種基于乒乓操作結(jié)構(gòu)控制數(shù)據(jù)緩存的緩存系統(tǒng)，該緩存系統(tǒng)包括：FPGA現(xiàn)場(chǎng)可編程門(mén)陣列和兩組DDR3 SDRAM芯片組，其中，所述FPGA現(xiàn)場(chǎng)可編程門(mén)陣列包括：設(shè)置在所述FPGA上的數(shù)據(jù)輸入接口、乒乓寫(xiě)控制器、乒乓讀控制器、DDR3 SDRAM控制器以及數(shù)據(jù)存儲(chǔ)器，本實(shí)用新型基于現(xiàn)有的數(shù)據(jù)緩存方式存在的容量小或者無(wú)法同時(shí)讀寫(xiě)的問(wèn)題，采用乒乓操作結(jié)構(gòu)控制DDR3 SDRAM芯片擴(kuò)展構(gòu)建大容量異步 FIFO以進(jìn)行數(shù)據(jù)緩存，包含兩組DDR3 SDRAM芯片，一組DDR3 SDRAM 芯片實(shí)現(xiàn)寫(xiě)數(shù)據(jù)的同時(shí)，另一組DDR3 SDRAM芯片實(shí)現(xiàn)讀數(shù)據(jù)，用戶可同時(shí)數(shù)據(jù)的讀寫(xiě)，且由于DDR3 SDRAM芯片可擴(kuò)展構(gòu)建大容量存儲(chǔ)空間，使得可擴(kuò)展出較大的緩存空間。。

本說(shuō)明書(shū)中各個(gè)實(shí)施例采用遞進(jìn)的方式描述，每個(gè)實(shí)施例重點(diǎn)說(shuō)明的都是與其它實(shí)施例的不同之處，各個(gè)實(shí)施例之間相同或相似部分互相參見(jiàn)即可。

對(duì)所公開(kāi)的實(shí)施例的上述說(shuō)明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本實(shí)用新型。對(duì)這些實(shí)施例的多種修改對(duì)本領(lǐng)域的專業(yè)技術(shù)人員來(lái)說(shuō)將是顯而易見(jiàn)的，本文中所定義的一般原理可以在不脫離本實(shí)用新型的精神或范圍的情況下，在其它實(shí)施例中實(shí)現(xiàn)。因此，本實(shí)用新型將不會(huì)被限制于本文所示的這些實(shí)施例，而是要符合與本文所公開(kāi)的原理和新穎特點(diǎn)相一致的最寬的范圍。